JPS63225995A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばマイクロコ
ンピュータシステム等における拡張用のメモリ装置に利
用して有効な技術に関するものである。

〔従来の技術〕

文字及び図形をＣＲＴ　（陰極線管）の画面上に表示さ
せる画像処理用のＲＡＭとして、例えば、日経マグロウ
ヒル社１９８５年２月１１日付「日経エレクトロニクス
ｊＱ２１９〜頁２２９に記載されたシリアルアクセスメ
モリ　（デュアルポートＲＡＭ）が公知である。このＲ
ＡＭは、メモリアレイのデータ線をスイッチ回路を介し
てデータレジスタにパラレルに接続させ、このデータレ
ジスタと外部端子との間でデータをシリアルに出力させ
るようにするものである。これにより、選択されたワー
ド線に結合されたメモリセルの記憶情報がシリアルに出
力されるので、ＣＲＴのラスクスキャンタイミングに同
期した画素データの取り出しが容易に行えるものとなる
。このように、ダイナミック型ＲＡＭを基本として、そ
の多機能化が図られている。

〔発明が解決しようとする問題点〕

例えば８ビツト構成のマイクロコンピュータシステムで
は、物理的なアドレス空間は約６４Ｋに限定される。こ
のため、メモリ空間を拡張しようとすると、データ信号
を用いて拡張用のメモリアドレス信号として取り込む等
の信号処理が必要になる。そこで、簡単にメモリ空間を
拡張するときには、フロッピーディスクメモリ装置等を
用いればよい、しかしながら、フロッピーディスクメモ
リ装置を用いたのでは、システムの大型化やコスト高に
なるとともにそのアクセス速度が遅いという問題がある
。そこで、本願発明者は上記のようなＲＡＭを基本とし
て、ディスクメモリのようにシリアルアクセスさせると
いう新規な半導体記憶装置を考えた。

この発明の目的は、シリアルアクセス機能を持つ新規な
半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリセルがワード線とデータ線の交点にマ
トリックス配置されてなるメモリアレイに対して、デー
タ線方向の複数ビットに１つのセクタアドレスを割り当
てるとともに、上記セクタアドレスを先頭アドレスとし
て上記複数ビットに対応したメモリセルのアクセスを外
部から供給されるタイミング信号に回期して実質的にシ
リアルに行うアドレス選択回路を設ける。

〔作　用〕

上記した手段によれば、ディクスメモリ等と同様にメモ
リアクセスが行われるからシステムのメモリ空間を容易
に拡張できるものとなる。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。同図の各回路ブロックは、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成される
。

この実施例の半導体記憶装置は、特に制限されないが、
１ビツトの単位でアクセスされる（×１ビット構成）ダ
イナミック型ＲＡＭを基本構成として、以下に説明する
ようにシリアルアクセス動作を行うアドレス選択回路が
付加される。

特に制限されないが、同図におけるメモリアレイＭ−Ａ
ＲＹは、１０２４Ｘ１０２４　（約１Ｍビット）の記憶
容量を持つようにされる。このため、内部では１０２４
のＸアドレス及びＸアドレスが与えられる。メモリアレ
イＭ−ＡＲＹは、特に制限されないが、マトリックス配
置されたアドレス選択用ＭＯ３ＦＦ、Ｔ（絶縁ゲート型
電界効果トランジスタ）と情報記憶用のキャパシタとか
らなるダイナミック型メモリセルを含んでいる。上記メ
モリセルのアドレス選択用ＭＯＳ　Ｆ　ＥＴは、そのゲ
ートが対応するワード線に結合され、ドレインが相補デ
ータ線のうち対応する一方のデータ線に結合される。す
なわち、データ線は一対の平行に配置される相補データ
！（折り返しビット線又はディジット線方式）により構
成される。上記メモリアレイＭ−ＡＲＹのうち、例えば
データ線方向を４等分して２５６ビツトを１つのセクタ
として割り当てる。これにより、１つのＸアドレスに対
して４つのセクタアドレスが割り当てられることになる
から、全体で４０９６のセクタを持つものとなる。なお
、上記メモリアレイＭ−ＡＲＹのデータ線には公知のダ
イナミック型ＲＡＭと同様にセンスアンプや、必要に応
じてアクティブリストア回路、プリチャージ回路及びダ
ミーセル等が設けられるものである（図示せず）。

上記メモリアレイＭ−ＡＲＹにおける相補データ線の信
号は、スイッチ回路ＳＷを介して、特に制限されないが
、データランチ回路ＦＦに転送される。上記スイッチ回
路ＳＷを構成するスイッチＭＯ３ＦＥＴは、転送用のタ
イミング信号φＳによってオン状態にされ、メモリアレ
イＭ−ＡＲＹのそれぞれの相補データ線とラッチ回路Ｆ
Ｆとを接続させるものである。

上記ラッチ回路ＦＦに保持されたデータをシリアルに出
力させるため、又はシリアル書き込み信号をラッチ回路
ＦＦに順次保持させるために、ラッチ回路ＦＦの各相補
的な保持信号ＤＯ，ＤＯないしＤｎ、Ｄｎは、例示的に
示されているスイッチＭＯ３ＦＥＴＱＩ、Ｑ２及びＱ３
．Ｑ４等を介して共通のデータ線（シリアル入出力線）
ＣＤ。

ＣＤとの間で授受される。上記各スイッチＭＯ３ＦＦ、
ＴＱＩ、Ｑ２及びＱ３．Ｑ４は、シフトレジスタＳＲに
よって形成された択一的な選択信号によってスイッチ制
御される。

この実施例では、特に制限されないが、上記のようなセ
クタ単位での連続的なシリアル入出力を実現するため、
シフトレジスタＳＲの最終段の出力信号は、初段回路側
に帰還させるようにされる。

これによって、シフトレジスタＳＲは、リング状のシフ
ト動作を行うものとされる。上記シフトレジスタＳＲは
、特に制限されないが、後述するセクタアドレス信号の
うち、下位２ビツトのアドレス信号を受けるデコーダＹ
ＤＣＲによって、セクタの先頭に相当する０、２５６．
５１２．７６８ビツトに選択的に初期値（論理“ｌ”）
が設定される。言い換えるならば、シフトレジスタＳＲ
には、上記メモリアレイＭ−ＡＲＹのデータ線方向に４
等分した先頭のカラムアドレスに対応されたビットに論
理“１”の選択信号が設定される。

上記シフトレジスタＳＲは、外部端子ＣＫから供給され
たクロック信号に基づいて、タイミング制御回路ＴＣに
より形成されたシフトクロック信号φを受けて、上記選
択信号（ｌｔ＊理“１゛）のシフト動作を行う。

上記シリアル入出力線ＣＤ、ＣＤは、入出力回路１０Ｂ
における入力回路の出力端子及び出力回路の入力端子に
接続される。上記出力回路は、読み出し動作のとき動作
状態にされ、入力回路は出力ハイインピーダンス状態に
される。また、入力回路は書き込み動作のとき動作状態
にされ、出力回路は出力ハイインピーダンス状態にされ
る。これによって°、外部端子りからシリアルにデータ
の出力又は入力が行われる。

アドレスバッファＡＤＢは、チップ選択信号Ｃ８がロウ
レベルにされたタイミングに同期してセクタアドレス信
号ＡＯ〜Ａｌｌを取込み、例えば上位ビットのアドレス
Ａ２〜Ａｌｌをアドレスカウンタ回路ＡＣＯＵＮＴの初
期値として送出する。

また、アドレスバッファＡＤＢは、残りの下位２ビツト
のアドレス信号ＡＯとＡＩを上記デコーダ回路ＹＤＣＲ
に供給する。

上記アドレスカウンタ回路ＡＣＯＵＮＴは、上記上記ア
ドレス信号Ａ２〜ＡｌｌをＸアドレスデコーダＸＤＣＲ
に供給する。ＸアドレスデコーダＸＤＣＲは、そのアド
レス信号Ａ２〜Ａｌｌの解読を行うとともに、図示しな
いワード線選択タイミング信号に同期して所定のワード
線及びメモリアレイＭ−ＡＲＹの構成に応じてダミーワ
ード線の選択動作を行う。これによって、１つのワード
線の選択動作が行われる。上記１つのワード線には、４
セクタ分のアドレスが割り当てられることから、上記ワ
ード線の選択動作によって４セクタに相当するアドレス
選択が行われるものとなる。

ＹアドレスデコーダＹＤＣＲは、上記アドレス信号ＡＯ
とＡＩの解読を行い、上記シフトレジスタＳＲに対する
初期値（論理“１”）を形成する。

例えばアドレス信号ＡＯとＡ１が共にロウレベルなら、
先頭とットＯ（Ｏ番目セクタ）に、ＡＯがハ゛イレベル
でＡｌがロウレベルなら２５６ビット（１番目セクタ）
に、ＡＯがロウレベルでＡｌがハイレベルなら５１２ビ
ツト（２番目セクタ）に、ＡＯとＡｔが共にハイレベル
なら７６８ビツト（３番目セクタ）に上記初期値が設定
される。

タイミング制御回路ＴＣは、特に制限されないが、外部
端子から供給されるチップ選択信号Ｃ８、ライトイネー
ブル信号ＷＦ、、クロック信号ＣＫを受け、動作モード
の識別を行うとともにそれに応じた各種タイミング信号
を形成する。このタイミング信号には、ワード線選択タ
イミング信号やセンスアンプを活性化タイミング信号等
も含まれるものである。

また、特に制限されないが、タイミング制御回路ＴＣは
、上記１セクタ分のシリアル出力動作を検出するための
カウンタ回路Ｇ　ＣＯＵ　Ｎ　Ｔ　カ設Ｌｔられる。こ
のカウンタ回路ＣＣ０ＵＮＴは、上記１セクタ分のシリ
アル出力動作を検出すると制御信号ＳＧを入出力回路１
０Ｂに供給して、後に詳細に説明するようにセクタの区
切りを示す信号を送出させる。この間、上記シフト動作
を行うクロック信号φの発生が停止（スキップ）され、
シフト動作が中断される。また、複数のワード線にまた
がって連続的に複数セクタのアクセスを行うようにする
ため、タイミング制御回路ＴＣは、次のワード線選択へ
の切り換えのためのアドレス歩進パルスφＣを発生させ
て上記アドレスカウンタ回路ＡＣＯＵＮＴに供給する。

端子Ｃ３Ｉは、シリアルチップ選択信号が供給される。

このシリアルチップ選択信号Ｃ３Ｉがロウレベルにされ
ると、上記アドレスカウンタＡＣＯＵＮＴがリセットさ
れるとともに、上記アドレス信号ＡＯとＡ１がロウレベ
シレにされ、先頭のセクタアドレスからのシリアルアク
セスが自動的に行われる。また、端子Ｃ８Ｏは、最終の
セクタに対するアクセスが行われるとその信号をロウレ
ベルにする。このため、タイミング制御回路ＴＣは、上
記アドレスカウンタ回路ＡＣＯＵＮＴからのオーバーフ
ローｋ　号ＣＡを受け、上記カウンタ回路ＣＣ０ＵＮＴ
の計数出力から上記信号Ｃ８ｏを発生させる。

リフレッシュ制御用タイマーＲＦＴＭは、リフレッシュ
に必要な時間周期を持って、特に制限されないが、ワー
ド線の１廻りに相当するリフレッシュ用のアドレス歩進
パルスとリフレッシュ制御信号ＲＥＦを発生させる。こ
れによって、アドレスカウンタ回路ＡＣＯＵＮＴは、リ
フレッシュ動作の終了の後はリフレッシュ前のアドレス
になるため、リフレッシュ動作によるアドレスの破壊が
防止できる。リフレッシュ制御信号ＲＥＦは、上記タイ
ミング制御回路ＴＣに供給され、リフレッシュ動作のた
めの内部タイミング信号を発生させる。このとき、リフ
レッシュモードのとき外部からのアクセスが禁止される
。

次に、第２回に示したタイミング図に従って、この実施
例の半導体記憶装置のシリアル読み出し動作の一例を説
明する。

チップ選択信号Ｃ８がハイレベルからロウレベルに変化
するタイミングで、上記アドレスバッファＡＤＢが動作
状態になって特定のセクタアドレスＡｔに対応したアド
レス信号ＡＯ〜Ａｌｌの取り込みが行われる。上記チッ
プ選択信号Ｃ８がハイレベルからロウレベルに変化され
るタイミングで、ライトイネーブル信号ＷＥ　（図示ぜ
す）がハイレベルのときタイミング制御回路ＴＣは、こ
れを検出して読み出しモードと判定する。

上記アドレス信号ＡＯとＡ１は、Ｙデコーダ回路ＹＤＣ
Ｒに供給され、シフトレジスタＳＲに設定された前述の
ような４つのうちのセクタ先頭アドレスの指定（初期値
設定）が行われる。また、上記アドレス信号Ａ２〜Ａｌ
ｌの１０ビツトの信号は、アドレスカウンタ回路ＡＣＯ
ＵＮＴに初期値として設定される。アドレスカウンタ回
路ＡＣＯＵＮＴに設定された上記アドレス信号は、その
ままＸデコーダ回路ＸＤＣＲにカウンタアドレス出力信
号Ａ２’　〜Ａ１１゛として供給される。これによって
、上記セクタアドレスに対応したワード線の選択動作が
行われる。このワード線の選択動作及びセンスアンプの
増幅動作は、上記タイミング制御回路ＴＣから発生され
る時系列的なタイミング信号によって行われる。そして
、上記センスアンプの増幅動作を待って、データ転送タ
イミング信号φＳが発生される。これによって、上記１
ワ一ド線分の読み出し信号は、ラッチ回路ＦＦに転送さ
れる。

この転送動作を待って、クロック信号ＣＫを供給すると
シフトレジスタＳＲがシフト動作を開始する。これによ
って、シフトレジスタＳＲに指定されたセクタアドレス
（０，２５６，５１２，７６８）のいずれかから、選択
信号が時系列的に出力されるため、入出力線にはそれに
対応したラッチ回路（データ線に対応している）の保持
信号が時系列的に出力される。したがって、上記読み出
しモードによって入出力回路ＩＯＨの出力回路が動作状
態にされているため、クロック信号ＣＫに同期してシリ
アルにデータＤＯ−Ｄ２５５が出力されるものとなる。

上記のシリアル−出力動作が開始されると、タイミング
制御回路ＴＣは、アドレス歩道パルスφＣを発生させる
。これによってアドレスカウンタ回路ＡＣＯＵＮＴは、
＋１の歩道動作を行い、次のワード線に対応したアドレ
ス信号Ａ２°〜Ａｌｌ°を出力する。これにより、Ｘデ
コーダ回路ＸＤＣＲは、次のアドレスに対応したワード
線の選択動作及びセンスアンプの増幅動作を開始する（
図示せず）。

上記シリアル出力動作において、カウンタ回路ＣＣ０Ｕ
ＮＴは、クロック信号ＣＫを計数して出力したデータの
数を計数する。この計数出力が２５５になると、信号Ｓ
Ｇを発生させるとともにシフトレジスタＳＲに供給され
るクロック信号φの供給を中断（スキップ）させる。上
記入出力回路１０Ｂは、予め指定された情報ビットを上
記クロック信号ＣＫに同期して出力する。同図では斜線
を付したように２ビツトの信号が出力される。この２ビ
ツトの信号は、図示しない図示しないメモリインターフ
ェイス回路に、セクタの区切りを示すフロッピーディス
クメモリ装置におけるギャップ信号に相当する信号とし
て出力される。

これにより、上記インターフェイス回路は、１セクタ分
の出力を確認する０例えば引き続き読み出しを行う場合
には、単に上記クロック信号ＣＫを送出し続けるように
する。

例えば、先頭の３番目のセクタ（７６８）から上記のよ
うに２５６ビツトの読み出しが行われる場合、タイミン
グ制御回路ＴＣは、上記カウンタ回路ＣＣ０ＵＮＴの出
力信号（ＳＧ）と上記下位のセクタアドレス信号ＡＯ，
ＡＩとから、上記セクタギャップ信号を出力している間
にデータ転送タイミング信号φＳを発生させる。これに
よって、既に選択されている次のワード線に対応する読
み出し信号°がラッチ回路ＦＦに転送される。

したがって、上記クロック信号ＣＫの供給によってシフ
トレジスタＳＲは、上記選択信号（論理“ｌ”）を最終
段ビットから初段ビットに帰還されるため、自動的に次
のワード線に対応した０番目のセクタに対応した２５６
ビツトのデータ読み出しが可能となる。また、このシリ
アル出力動作と並行して、上記同様にタイミング制御回
路ＴＣは、アドレス歩進パルスφＣを発生させる。これ
によってアドレスカウンタ回路ＡＣＯＵＮＴは、＋１の
歩進動作を行い、次のワード線に対応したアドレス信号
Ａ２’　〜Ａ１１゛を出力する。これにより、Ｘデコー
ダ回路ＸＤＣＲは、次のアドレスに対応したワード線の
選択動作及びセンスアンプの増幅動作を開始する（図示
せず）。

次のワード線に対応したシリアル出力動作において、カ
ウンタ回路ＣＣ０ＵＮＴは、クロック信号ＧＫを計数し
て出力したデータの数を計数する。

この計数出力が２５５になると、信号ＳＧを発生させる
とともにシフトレジスタＳＲに供給されるクロック信号
φの供給を中断（スキップ）させる。

上記入出力回路１０Ｂは、上記同様に予め指定された情
報ビットを上記クロック信号ＣＫに同期して出力する。

これにより、上記インターフェイス回路は、１セクタ分
の出力をＷ１認する。例えば引き続き読み出しを行う場
合には、単に上記クロック信号ＧＫを送出し続けるよう
にする。以下同様な動作によって、上記ｌワード線分に
相当する４セクタの読み出しが終了すると、上記同様に
データ転送動作と、次のワード線の選択切り換えが行わ
れる。

これによって、先頭のセクタアドレスを指定するだけで
、クロック信号を供給し続けるという簡単なメモリ制御
によって最終のセクタまで自動的に読み出すことができ
る。

なお、図示しないが書き込み動作のときには、チップ選
択信号Ｃ８がロウレベルにされるとき、ライトイネーブ
ル信号ＷＥをロウレベルにする。

これによりタイミング制御回路ＴＣは、書き込みモード
と判定する。この書き込み動作においても、上記ワード
線の選択とラッチ回路のデータ転送動作までは同様に行
われる。この後、クロック信号ＣＫに同期して書き込み
信号がシリアルに供給される。したがって、ラッチ回路
ＦＦにはシフトレジスタＳＲにより指定されたビットか
ら順に保持している読み出し信号が書き込み信号に置き
換えられる。

書き込み動作のときには、タイミング制御回路ＴＣは、
前記読み出し動作の場合と同様に上記セクタアドレス信
号ＡＯ，ＡＩとカウンタ回路ＣＣ０ＵＮＴの計数出力か
ら上記シフトレジスタＳＲにおける最終段のシフト動作
を検出すると、言い換えるならば、上記最上位のアドレ
スが割り当てられるラッチ回路ＦＦへの書き込みデータ
の入力を判定すると、センスアンプを非動作状態にして
データ転送タイミング信号φＳを発生させる。これによ
って、上記ラッチ回路ＦＦの保持信号が選択されている
メモリセルにパラレルに書き込まれるものとなる。なお
、上記のようにラッチ回路ＦＦに対して選択されたワー
ド線に対応された記憶情報をいったん読み出したのは、
２番目以降のセクタアドレスが指定された場合、それよ
り下位のセクタにはもとの情報を保持させる必要がある
からである。これによって、工ないし３番目のセクタか
らのシリアル書き込みが可能になる。

上記書き込み後は、ワード線の切り換えと上記同様なラ
ッチ回路への同様な読み出し動作を行った後、ランチ回
路ＦＦへのシリアル入力動作が行われる。この場合にも
上記ラッチ回路ＦＦの読み出しを行うようにしたのは、
書き込み最終セクタを２番目以下のセクタで終了すると
き、それ以降のセクタの情報の保持のためである。

上記のようなメモリアクセスにおいて、タイミング制御
回路ＴＣは、最終セクタのアクセスを上記アドレスカウ
ンタ回路ＡＣＯＵＮＴからのキャリー信号ＣＡと、カウ
ンタ回路ＣＣ０ＵＮＴの計数出力から判定すると、終了
信号ＣＳＯをロウレベルにする。この信号ＣＯ８は、次
に説明するようにチップ間にまたがって連続的にセクタ
の単位でのメモリアクセスに利用される。

第３図には、上記のような半導体記憶装置を用いたメモ
リ装置の一実施例のブロック図が示されている。

アドレス信号ＡＯ〜Ａｌｌ及び信号ＣＫ、　ＷＥは、各
半導体記憶装置ＭＯ〜Ｍ２等にパラレルに供給される。

また、チップ選択端子Ｃ８には、それぞれに対応したチ
ップ選択信号Ｃ３Ｏ−Ｃ３２が供給される。

最も下位のアドレスが割り当てられる半導体記憶装置Ｍ
Ｏの端子Ｃ３Ｉは、ハイレベル（Ｖ　ｃｃ）が定常的に
供給される。この半導体記憶装置ＭＯの上記出力信号Ｃ
８Ｏは、次のアドレス（Ｃ５ｌ）が割り当てられる半導
体記憶装置Ｍ１の端子Ｃ３Ｉに供給される。以下同様に
上記半導体記憶装置Ｍ１の端子ＣＳＯは次の半導体記憶
装置Ｍ２の端子Ｃ３Ｉのようにチェーン形式に接続され
る。

これにより、例えばチップ選択信号Ｃ８Ｏのロウレベル
によって半導体記憶装置ＭＯにおいて上記のような読み
出しが行われ、その最終セクタに対するアクセスが終了
すると、端子Ｃ８Ｏがハイレベルからロウレベルにされ
る。これによって、半導体記憶装置Ｍｌの端子ｃｓｒが
ロウレベルにされる。この端子Ｃ３Ｉのロウレベルによ
って半導体記憶装置Ｍｌは選択状態にされるとともに、
アドレスカウンタ回路ＡＣＯＵＮＴがリセットされると
とに、内部のアドレス信号ＡＯとＡＩがロウレベルにさ
れる。

したがって、半導体記憶装置Ｍ１が実質的に選択状態に
され、その先頭のセクタから順にメモリアクセスを行う
ものとなる。これによって、上記のように１つの半導体
記憶装置の記憶容量（例えば前記のように４０９６セク
タ）を超える連続的なシリアルアクセスが可能となる。

なお、１セクタを上記のように２５６バイトとする場合
には、上記半導体記憶装置を８個並列接続すればよい、
このことは、×１ビットのダイナミック型ＲＡＭにより
×８ビット　（１バイト）のメモリ装置を構成する場合
と同様である。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 ＋１１メモリセルがワード線とデータ線の交点にマトリ
ックス配置されてなるメモリアレイに対して、データ線
方向の複数ビットに１つのセクタアドレスを割り当てる
とともに、上記セクタアドレスを先頭アドレスとして上
記複数ビットに対応したメモリセルのアクセスを外部か
ら供給されるタイミング信号に同期して実質的にシリア
ルに行うアドレス選択回路を設けることによって、ディ
クスメモリ等と同様にメモリアクセスが行われるからシ
ステムのメモリ空間を容易に拡張できるという効果が得
られる。

（２）上記メモリアレイは、基本的にはランダム・アク
セスが可能であることから、ディスクメモリのような回
転動作により生じる待ち時間がなく、指定されたセクタ
を即時に選択きるから高速アクセスが可能になるという
効果が得られる。

（３）インターフェイス回路を含んですべて半導体記憶
装置によりメモリ装置が構成できるため、プリント基板
等の実装基板により構成でき、小型化及び低コスト化を
実現できるという効果が得られる。

（４）フロップ−ディスクメモリのように機械的な部品
がないから、メモリ装置として高信幀性及び高耐久性を
実現することができるという効果が得られる。

（５）セクタ間を示す信号をシリアル出力データに挿入
することによって、インターフェイス部でのメモリ管理
が容易になるという効果が得られる。

（６）最終セクタのアクセス終了信号を、他の半導体記
憶装置のチップ選択信号として、その先頭セクタから引
き続いてアクセスさせる機能を付加することによって、
簡単にメモリ容量の拡張を行うことができるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリアレイ
Ｍ−ＡＲＹの具体的構成は、データ線長やワード線長を
短くするために複数のメモリマットから構成されるもの
であってもよい。これに応じて、上記シフトレジスタも
複数個設けられるものである。このような構成に応じて
前記実施例と実質的に同様な動作を行うようワード線や
シフトレジスタの選択動作及びシフト動作の制御が行わ
れるものである。また、ワード線の選択動作の同様にシ
フトレジスタを、カウンタ回路とデコーダ回路に置き換
えることができるものである。

また、第１図において、セクタ長は５１２又は１０２４
に切り換え可能としてもよい６例えば、セクタ長を５１
２ビツトにするとき、アドレス信号ＡＯが不用になるの
で、それをカウンタ回路ＣＣ０ＵＮＴの計数値の５１２
に切り換える信号として角いるようにすればよい。また
、セクタ長を１０２４ビツトにするときには、上記アド
レス信号ＡＯとＡ１とが不用になるので、これらを上記
カウンタ回路ＣＣ０ＵＮＴの計数動作を１０２４に切り
換える信号として用いるようにすればよい。

またＹデコーダ回路ＹＤＣＲも不用になる。上記カウン
タ回路ＣＣ０ｔＪＮＴを１０ビツトのバイナリ−カウン
タ回路として形成しておいて、マスタースライス方式に
より上記のような切り換えを行うことによって量産性を
向上を図ることができる。

また、別に制？ＩＩ＠子を設けてソフトウェアにより上
記のようなセクタ長を切り換えるようにするものであっ
てもよい。上記セクタ長の設定は、種々の変更を行うこ
とができるものである。

また、メモリアレイのシリアルアクセスは、上記データ
ラッチ回路を省略してダイナミック型ＲＡＭにおけるペ
ージモードやカラムスタティック動作と類似の動作によ
り行うようにするものであってもよい。この場合、ワー
ド線の切り換えの毎にインターバルが設けられるからア
クセス動作が遅くなるがその分肉部回路が簡単になる。

また、外部端子りを４．８．１６・・・・等複数段け、
これらに対応して第１図に示す構成を設けることにより
、同時に複数ビットからなるデータのシリアルな出力又
は入力を行うものであってもよい。

また、メモリアレイＭ−ＡＲＹは、スタティック型メモ
リセルにより構成するものであってもよい。この場合に
は、前記のようなリフレッシュ動作が不用になるため、
いっそうの高速アクセスが可能となる。また、ＥＰＲＯ
ＭやマスクＲＯＭのように読み出し専用のメモリであっ
てもよい。

この発明は、複数ビットの単位でのシリアルなメモリア
クセス機能を持つ半導体記憶装置として各種情報処理シ
ステムに広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、メモリセルがワード線とデータ線の交点に
マトリックス配置されてなるメモリアレイに対して、デ
ータ線方向の複数ビットに１つのセクタアドレスを割り
当てるとともに、上記セクタアドレスを先頭アドレスと
して上記複数ビットに対応したメモリセルのアクセスを
外部から供給されるタイミング信号に同期して実質的に
シリアルに行うアドレス選択回路を設けることによって
、ディクスメモリ等と同様にメモリアクセスが行われる
からシステムのメモリ空間を容易に拡張できる。また、
基本的にはセクタ単位のアドレス指定がランダムに行わ
れるため、ディクスメモリに比べて高速化が図られる。

【図面の簡単な説明】 第１図は、この発明の一実施例を示すブロック図、 第２図は、その動作の一例を示すタイミング図、第３図
は、この発明の他の一実施例を示すブロック図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＳＷ・・スイッチ回路、
ＦＦ・・ラッチ回路、ＳＲ・・シフトレジスタ、ＡＤＢ
・・アドレスバッファ、ＡＣＯＵＮＴ・・アドレスカウ
ンタ、ＸＤＣＲ・・Ｘアドレスデコーダ、ＹＤＣＲ・・
Ｙアドレスデコーダ、ＲＦＴＭ・・リフレッシュタイマ
ー、Ｔｃ・・タイミング制御回路、ＣＣ０ＵＮＴ・・カ
ウンタ回路、ｒＯＢ・・入出力回路、Ｍ　Ｏ−Ｍ　２・
・半導体記憶装置 第１図 ０５　ＶＥ　ＣＫＣ３１０５０ 第　２　図 ａ

Claims (1)

1. 【特許請求の範囲】 １、メモリセルがワード線とデータ線の交点にマトリッ
   クス配置されてなるメモリアレイに対して、データ線方
   向の複数ビットに１つのセクタアドレスを割り当てると
   ともに、上記セクタアドレスを先頭アドレスとして上記
   複数ビットに対応したメモリセルのアクセスを外部から
   供給されるタイミング信号に同期して実質的にシリアル
   に行うアドレス選択回路を設けたことを特徴とする半導
   体記憶装置。 ２、上記メモリセルは、ダイナミック型メモリセルによ
   り構成され、上記メモリアレイのデータ線は転送ゲート
   回路を介してラッチ回路に結合されるとともに、そのラ
   ッチ回路はシフトレジスタにより形成される選択信号に
   より制御されるスイッチ回路を介して共通化された入出
   力線に接続されるものであることを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、上記複数ビットのシリアル
   アクセスを計数するカウンタ回路を含み、上記複数ビッ
   トの記憶情報をシリアルに出力する毎にセクタの区切り
   を示す信号を送出させる機能を持つものであることを特
   徴とする特許請求の範囲第１又は第２項記載の半導体記
   憶装置。 ４、上記半導体記憶装置は、割り当てられる最終セクタ
   アドレスに対するシリアルアクセスの終了信号を外部に
   送出する機能を持つものであることを特徴とする特許請
   求の範囲第１、第２又は第３項記載の半導体記憶装置。