JPH03184085A - ビデオディスプレイシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、ビデオデータの記憶の為のビットマツピング
されたメモリを使うビデオシステムに関し、さらに詳し
くは、直列と並列両方のアクセスが可能なＭＯ３ランダ
ムアクセス形式読出し／書込みメモリ装置を使うビデオ
ディスプレイ又はそれと同様の装置内で使用される半導
体メモリ装置に関する。

ビデオディスプレイは、ワードプロセッサ、ホームコン
ピュータ、ビジネスコンピュータ及びターミナル等これ
と同様の装置のような広範囲のマイクロコンピュータに
基づくシステムで使用されている。このようなシステム
の典型的な仕様装備の中のビデオ画面上に表示されるデ
ータはビデオメモリから読出される。ビデオメモリはビ
ットマツピングされ、即ちメモリアレイ内に記憶される
データと（画素と呼ばれる）画面上の目で見ることので
きる点との間の一対一対応を含んでいる。

メモリは特にカラービデオの場合には非常に大規模なも
のでなくてはｆ；らず、ビデオデータへのアクセスレー
トは、２（ＩＪＨｚ又はそれ以上の速度で非常に高速で
ある必要がある。更に有効期間のほぼ何分の１かの期間
に更新を行えるようにマイクロコンピュータは、メモリ
にアクセスしなければならずメモリの操作速度に関する
要請をさらにきびしくしている。速度に関する要請は、
バイポーラ又は、スタティック’、ＩＯＳ　ＲＡＭを使
うことによって満足することができるであろうがこれら
の装置は、コスト高でビット密度が低い為システム自体
の大きさ及び複雑型が増し、システムのコストは高くな
ってしまう。

ワントランジスタダイナミックセルを使うＮチ丁ンネル
シリコンゲートＭ　ＯＳ型メモリ装置では、セルのサイ
ズを最少にすることができ、ビット密度を上げ、コスト
を低減することができる。故にこれ与は、コンピュータ
やデジタル装置に最も広範囲：こ使用されている。この
ような装置を非常：こ大量に生産することによって、「
ラーニングカーブ」の法則に従いコストは低下の一途を
たどり、生産量の増加に伴いこのコストの低下現象が続
く傾向にある。さらに、描線の解像度やその他の工程技
術が改良されたことが要因となってビア）密度は、装置
あたり最近ＩＯ生年間ＩＫから４Ｋまでの増加を実現す
ることができた。今日では１６Ｋから６４にビットの装
置が大量生産され２５６にビット又は１メガビツトの装
置が設計されている。ＭＯＳダイナミックＲＡＭはバイ
ポーラやスタティックＭＯ３ＲＡＭに比べ比較的アクセ
スタイムが低速であるが現在の生産のすう勢では高速ダ
イナミックＲＡＭは、通常歩留りが低く故に最も高価で
ある。

直列ポートを持つダイナミックＲＡ；４装置は、Ｇ。

Ｒ，Ｍｏｈａｎ　Ｒａｏに付与された米国特許第４．３
４７．５８７号、Ｄｏｎａｌｄ　Ｊ、　Ｒｅｄ＋ｖｉｎ
ｅ、　Ｌｉｏｎｅｌ　Ｓ、Ｗｈｉｔｅ及びＧ。

Ｒ，Ｍｏｈａｎ　Ｒａｏに付与された米国特許第４．２
８１．４０１号及び第４．３３０．８５２号、及ＵＤｏ
ｎａｌｄ　Ｊ、　ＲｅｄｖＪｉｎｅに付与された米国特
許第４．３２２．６３５号及び第４，３２１．６９５号
に開示されている。これちは全てテキサス・インスツル
メンツに譲渡されている。これらの装置は、米国特許第
４．２３９．９９３号に説明される広範囲に使用されて
いる６４にビット「バイ１」ダイナミックＲＡＭ装置と
構造が同様であるが直列Ｉ１０の為に２５６ビソト直列
シフトレジスタが加えられている。

本発明の第１の目的は、基本的な設定と同じ凡用ＭＯＳ
ダイナミックＲＡＭに追加のシーケンシャル直列アクセ
ス機能を加えたものを使って性能を落とさずに従来の並
列ランダムアクセス機能も保持し、大量生産による経済
性も持ちＭＯＳ　ＤＲＡＭの設計における改良も行われ
る一方で、高い解像度のカラービデオディスプレイに必
要とされる高いビットレート性能を満足させるビデオデ
ィスプレイのようなシステム内で使用する為のデュアル
ポート半導体メモリ装置を提供することである。本発明
の第２の目的は、コストが低く大量生産ｉこ適していて
ビデオディスプレイシステムのような応用：こ特に適し
ているこの改良された直列／並列形式のメモリ装置内で
のアクセスを提供することである。

発明の概要 本発明の実施例に従うとビデオディスプレイシステムは
、ビットマツピングされたビデオ情報を高速クロックレ
ートで直列読出しする為にアクセスされ且つ表示すべき
情報を発生し、更新する為に並列にアクセスされるビデ
オデータを記憶する為のメモリ装置を使用する。マイク
ロコンピュータによるメモリへの並列アクセスは、直列
ビデオデータがクロック出力される一方で発生するので
、マイクロコンピュータＩ１０とビデオ出力との対立は
非常にわずかの量ですむ。直列レジスタがつけ加えられ
たダイナミックＭＯ３ＲＡ！、Ｉがこのデュアルポート
メモリを提供する。

特定の実施例に関する説明 第１図を参照すると、本発明の第１実施例であるデ二ア
ルポート、ヒ゛ットマッピングメモリ装置を使うビデオ
ディスプレイシステムが図示されている。従来のラスタ
ー走査ＣＲＴ形式のビデオディスプレイ１が使用され、
このディスプレイに対するビデオ信号入力２は、約２０
！、ｌＨｚ又はそれ以上のビットレートのビット直列デ
ータから成る。標準のテレビ信号は、毎秒６０フレーム
を提供し、とびこし走査で各フレームごとに５１２の走
査線を提供し、各々の走査線は、数百の点又は画素から
戊ると考えることができる。これらの数のデータの発生
は２０ＭＨｚのオーダーで行われる。黒白画像に対して
は、各々の点は、単純な白又は黒の表示の為に要する１
ビツトから１６の濃淡の灰色を表示する為に要するだい
たい４ビツトまでによって規定される。色を示す為には
、３又は４ストリーム又はブレーンのデータが必要でた
とえ比較的簡単ｔヨディスプレイの場合でも画素１つに
対して少なくとも１バイト（＝８ビット）のデータを必
要とする。縦横走査及び同期回路３及びビデオ信号形成
回路４はこの発明の一部ではなく、ここでは説明しない
が、必要とされる完全なテレビモニター又は受信器がデ
ィスプレイ１と共働していると仮定する。入力２の上の
ビデオデータは後で説明するビットマツピングビデオメ
モリ５から受げとったものであり、このメモリは、２つ
のレベルを持つ白黒ディスプレイのような簡単な例の場
合には、ビデオ画面ｌ上の対応する各々のビットに対し
１ビツトを有している。メモリ５は、直列ポート２の他
に「並列」ポート６を有していて、このポート６は、マ
イクロコンピュータ（又はマイクロプロセッサ）８の多
重アドレス／データ入力／出カバスフに接続される。メ
モリ５は、バス７上のアドレスを受けとって直列ポート
２の為のアドレスを規定し、並列ポート６を介したメモ
リへの書込み（又はメモリからの読出し）を行う為のア
ドレスも規定している。マイクロコンピュータ８をメモ
リ５に接続する制御バス９は、基礎クロック周期φを提
供している。このクロック周期φは、直列ビデオデータ
を回線２の上にクロック出力させ、メモリ装置及びマイ
クロコンピュータの特徴に従って必要とされるアドレス
ラッチ、ＲＡＳ　、ＣＡＳ　、直列選択、書込み可能等
と５）ったメモリ制御信号も出力させている。

メモリ５は、メモリセルの行列から威すビデオディスプ
レイ１のサイズ及び形式と選択したメモリの形式とに従
って区分されたメモリアレイ１０を有している。即ち、
標準の２つのレベルを持つ白黒テレビラスフ走査には、
完全なｌフレーム当たり約５１２Ｘ５１２又は２５６に
ビットのメモリが必要とされるので、６４にメモリ装置
が使用される場合メモリ５を構成する為には４つ必要と
なる。これら４つのメモリは、回線２上に交互に２５６
ビツトのブロックに対する出力を接続しているが或いは
他の形式も適宜に使うことができる。

解像度の低い白黒ディスプレイは、たった１つの６４に
メモリアレイを使用し２５６Ｘ２５６の画素を提供して
いる。

第１図のシステムで使用されるメモリ装置５の一例を第
２図に示す。これは、ＭｃＡｌｅｘａｎｄｅｒ。

Ｗｈｉｔｅ、及びＲａｏに付与され、テキサス・インス
ツルメンツに譲渡された米国特許第４．２３９．９９３
号に示すワントランジスタ型セルを使った６４にビット
Ｍ　ＯＳダイナミック読出し／書込みメモリであってこ
れｌこ直列レジスタが加えられていて、ランダムアクセ
ス部分はこの実施例ではバイトの規模になっていて典型
的８ビツトマイクロコンピユータ８に適合させである。

以下で説明する通り、例えば８チツプを含むようにメモ
リが区分される場合側々の装置はｘ１メモリであってこ
れらの８つの部分は、マイクロコンピュータによってア
クセスされるように並列して接続される。ｘ４メモリの
ような他の区分方法も用いることはできる。

第２図のメモリ装置は、典型的に全ての装置が２４本の
ピン又は端子を持つ標準のデュアルインラインパッケー
ジ内に通常搭載される約１／３０スクエアインチ（約０
．２１３ｃｍ＞のサイズの１つのシリコンチップに含ま
れるＮチ丁ンネル自己整合シリコンゲートニ重ポリシリ
コン層ＭＯ３技術で形成される。この例では、装置は２
５６の行及び２５６の列から絞る通例のパターンに配置
され、各々が３２７６８個のセルを含む２つの半分部分
２０ａ、２０ｂに三等分されたアレイを有している。２
５６本の行又）よＸ線のうち、アレイの半分部分１０ａ
に１２８本、もう半分の部分１０ｂに１２８本が存在す
る。２５６本の列又はＹ線はアレイのそれぞれの半分部
分１０ａ及び１０ｂに半分が割り当てられるように三等
分されるつアレイの中央には　２５６のセンス増幅器１
１がある。

これらは、Ｗｈｉｔｅ、　ＭｃＡｄａｍｓ及びＲｅｄｗ
ｉｎｅに付与し、これもテキサス・インスツルメンツに
譲渡された上記米国特許第４．２３９．９９３号又は米
国特許第４．０８１．７０１号に開示された発明に従っ
て作った差動形式双安定回路である。各々のセンス増幅
器は、列線の中央に接続されるので、１２８のメモリセ
ルは半分の列線によってそれぞれの側の各々のセンス増
幅器に接続される。チップはただ１つの５Ｖ電源Ｖｄｄ
及び接地端子Ｖｓｓのみを必要とする。

三等分された行又は、Ｘアドレスデコーダ１２は、１６
本の回線１３によって８つのアドレスバッファ又ｉまラ
ッチ回路１４に接続される。バッファ１４は、Ｒｅｅｓ
ｅ、　Ｗｈｉｔｅ及びＮ１　ｃ　Ａ　１　ｅ　Ｘ　ａ　
ｎ　ｄ　ｅ　ｒ付与されテキサス・インスツルメンツに
譲渡された米国特許第４．２８８．７０６号に開示され
る発明に従って形成されている。８つのアドレス入力端
子１５によって８ビツト×アドレスがアドレスバッファ
１４の入力に与えられる。Ｘデコーダ１２は、バス７ヲ
介しマイクロコンピュータ８から受けとった入力端子上
の８ビツトアドレスによって規定される２５６本の行線
のいずれか１本を選択する機能を行う。

列アドレスも入力ピン１５で受けとられ、列アドレスラ
ッチ１６の中でラッチされる。バイト規模のランダムア
クセスデータ入力／出力に関しては、マイクロコンピュ
ータは、いくつかあるチップの中のいずれかを選択する
為に追加の列アドレスビットを出力するが、列アドレス
ビットは５つのみ必要とされる。これらのチップは、従
来構造のチップ選択デコーダによって制御されている。

列アドレスラッチ１６の出力は回線１７によってアレイ
の中央にあるデコーダ１８に接続され、２５６本の列線
のうち８本を選択し８本の回線１９上にバイト規模の入
力／出力を発生する。ダミーセル（図示せず）は、通常
の実装方法通りに各々のセンス増幅器の各側に含まれる
。

故に上記で説明した通り、メモリ装置は、バイト規模又
はその他の並列アクセスが可能な形式の標準のダイナミ
ックＲＡＭと同様である。しかしながら本発明に従うと
、単ｌビット又はバイト規模のランダムアクセスに加え
て直列の入力／出力が可能である。２つ別々の半分部分
２０ａ及び２０ｂに三等分された２５６ビツト直列シフ
トレジスタ２０を利用し、半分部分はそれぞれアレイｌ
Ｏの相対する両側に位置される。シフトレジスタ２０は
、一方の側の１２８の転送ゲー）２１ａ又は、他方の側
の同数の転送ゲート２１ｂによって読出しサイクルには
アレイ１０の列線からロードされ、書込みサイクルには
列線にロードする。

（これは、第１図に示す最も簡単な応用例には必要ない
。）直列書込みの為の装置へのデータ入力は、マルチプ
レクス回路２３を介しシフトレジスタの半分部分の入力
２４ａ及び２４ｂに接続されるデータ入力端子２２か５
行われる。データは、回線２５ａ、２５ｂからデータ出
力マルチプレクス回路２６、バッファ及びデータ出力端
子２７を通ってレジスタの半分部分２０ａ、２０ｂから
直列に読出される。シフトレジスタ２０　ａ及び２０ｂ
は、クロックΦによって操作され、クロックφは、各々
のクロックサイクルに対し２段を持ツレシスタの役を通
しビットをシフトする為ニ使用される。読出し操作の為
に、２５６ビツトの三等分したレジスタ２０ａ、２０ｂ
から２５６ビツトを出力するには１２８サイクルのクロ
ックΦの期間だけですむ。ゲー）２１ａ、２１ｂに制御
信号ΦＴが与えられると、２５６ビツトのシフトレジス
タとアレイの半分部分１０ａ、１０ｂ内の２５６本の列
線とが接続される。直列書込み操作では、Ｘｖｒによっ
て（ラッチ１４内のアドレスによって選択された）１本
の行線がアクティブにされ、この行のメモリセルの中へ
データが書込まれた後でセンス増幅器１１は、ΦＴの後
に発生するΦＳによって操作され、列線をフル論理レベ
ルにセットする。直列読出しサイクルは入力１５上のア
ドレスによって開始する。このアドレスは、解読され２
５６本のＸ又は行アドレス線（及び反対側のダミーセル
）をアクティブにする。センス増幅器１１は次にΦＳク
ロックによってアクティブとなり列線をフル論理レベル
にセットし、さらにΦＴによってアクティブにされた転
送ゲート２１ａ及び２１ｂは２５６ビツトを選択した行
線から対応するシフトレジスタの半分部分２０ａ、２０
ｂへと移動させる。次にシフトクロックΦが与えられ、
２５６ビツトは各クロックサイクルごとに２段で処理を
行うマルチプレクス回路２６を介し直列形式で出力ビン
２７上に移動され、故に１２８クロツクΦサイクルを必
要とする。出力ビン２７は第１図のビデオ入力２に接続
される。

第３Ａ図のａに示す行アドレスストローブ□が制御入力
２８に与えられるとき、Ｘアドレスが入力１５に現われ
なくてはならない。第３Ａ図のｂに示す列アドレススト
ローブ６丁、及び読出し／書込み制御Ｗは、装置にラン
ダム並列アクセスを行うその他の制御信号２８である。

これろの入力は、クロック発生及び制御回路３０に与え
られる。回路３０は装置の種々の部分の操作を規定する
いくつかのクロック及び制御信号を発生する。

例えば、第３Ａ図のａに示す通り■が低レベルになると
ＲＡＳから得られるこれらのクロック（まバッファ１４
を、その時入力１５に現われる８ビツトを受は入れ、ラ
ッチさせる。行アドレスは、第３Ａ図のＣで示す期間中
、有効な状態でなくてはならない。直列アクセスは入力
２９上の丁１直列選択命令によって制御される。直列読
出し操作では、第３Ａ図のｂに示す期間中１百はアクテ
ィブロー（低レベル）になり断信号は高レベルになり、
端子２７上のデータ出力は第３Ａ図のｄに示す１２８サ
イクルの期間の間発生する。直列書込みの操作の間、第
３Ａ図のｂに示す通りＳＳ及びＷ信号は、アクティブロ
ー（低レベル）でなくてはならず第３Ａ図のｅに示す通
り、前の１２８サイクルの期間の間データ入力ビットは
、有効でなくてはならない。行アドレスが入力１６に発
生しＲＡＳが低レベルになる度ごとにリフレッシュが起
こる。故に、シフトレジスタの半分部分２０ａ及び２０
ｂがデータ入力ビン２７を通って読み出されるときの１
２８サイクルの間、新しい行アドレスをＲＡＳ信号とい
っしょにチップ５内にロードすることによってリフレッ
シュを起こすことができる。シフトレジスタ２０ａ及び
２０ｂの動作は、ΦＴが発生しない限り、妨げられるこ
とはない。

転送命令ΦＴは、５５によって制御される。シフトレジ
スタの半分部分２０ａ及び２０ｂでは、データがシフト
して出てゆく一方、直列するデータがシフトしプ；から
入力されてくるので読出し操作が開始された直後も書込
み操作を始めることができる。第１図のシステムでは必
要とされないが、この特徴は他の実施例に関し重要であ
る。

第３Ｂ図のＪからｑのタイミング表で示す通り、並列ア
クセスは発生する。これらの図は、第３Ａ図のａ−ｉに
比較し、時間の尺度が拡大されている点に注意しなくて
はならない。入力２８に行アドレスストローブ信号ＲＡ
Ｓが与えられる時、入力１５には、Ｘアドレスが存在し
ていなければならない。同様にもう一方の入力２８に列
アドレスストローブ信号ＣＡＳが与えられる間は、Ｙ又
は列アドレスが入力１５に現れなくてはならない。入力
２８にある読出し書込み制御信号Ｗは、並列するアクセ
スを行う為の他の制御信号であるｃ駆が第３Ｂ図のｊで
示す通り低レベルになる時、ＲＡＳから作り出されたク
ロックによって、バッファ１４は、入力線１５にその時
現われる８　ＴＴＬレベルビットを受は入れ、ラッチす
るようになる。第３Ｂ図のｋで示すように雨が低レベル
になる時は、ついで回路３０でクロックが発生され、こ
れによってバッファ１６は入力１５上の丁ＴＬレベルＹ
アドレスをラッチする。第３Ｂ図のｍで示す期間の間荷
及び列アドレスは有効でなくてはならない。読出しサイ
クルに関しては、入力２９上のＷ信号は、ｉ３Ｂ図のｎ
に示す期間の間高レベルにあって、端子１９に存在する
出力は、第３Ｂ図のＯに示す時間の有効となる。書込み
サイクルについては、第３Ｂ図のｐで示す期間Ｗ信号は
旺レベルでなくてはなるず、第３Ｂ図のｑに示す期間の
間、端子１９上のデータ入力ビットは、有効でなくては
ならない。

行アドレスは、次にくる各々のアクセスによって１づつ
インクレメントされるので、端子２２．２７及びシフト
レジスタ２０を介する直列アクセスは、通常ひき続き連
続している。ビデオデータは、次から次へと続く２５６
ビツトの直列ブロックからなる連続するス）　ＩＪ−ム
（流れ）であるので、ΦＴ転送りロックが発生した後の
直列アクセスの為の次のアドレスは、常に最後の行アド
レスに１を加えたものになる。最も簡単な実施例では、
マイクロコンピュータ８が、直列読出しの為の行アドレ
スを送っているので、各々の直列読出し命令が発生した
後でマイクロコンピュータ内のアドレスカウンタは、イ
ンクレメントされる。この機能は以下で説明する通り第
２図のチップ上で行われる。これに対し、端子１９を介
しでの並列アクセスは順番にではなくランダムに行われ
、アドレスはマイクロコンピュータ８内で発生されな（
すれば？よさない。

第４図では、第２の装置に関するセルアレイ１０の一部
及び共働するシフトレジスタ段２０ａ及び２０ｂが概略
図で示されている。アレイの中央に位置された４つの２
５６の同一のセンス増幅器１１は、半分の４本の列線３
８ａ及び３８ｂに接続され、図示されている。各々の半
分の列線３８ａ又は３８ｂには、容量素子４０及びトラ
ンジスタ４１を持つ１２８のワントランジスタセルが接
続される。このセルはＣ−ＫＫｏｕに付与されテキサス
・インクレメントに譲渡された米国特許第４．２０４．
０９２号又は米国特許第４．０１２．７５７号に開示さ
れる形式のものである。行線４３は、行デコーダ１２の
出力線であって各々の行に含まれる全てのトランジスタ
のゲートに接続される。アレイの中には２５６の同一の
行線４３がある。各々の半分の列線３８ａ又は３８ｂに
は、図示されていないが従来の形式のダミーセルが接続
される。

Ｘｗ　（Ｘ書込み）アドレスが左側のアレイの半分部分
１０ａの中の回線４３のうちの１本を選択する時、これ
と共働するトランジスタ４１がオンになり、この選択さ
れたセルの為の容量素子４０を半分の列線３８ａに接続
する。一方、同時にこの選択された線の反対側にあるダ
ミーセルがアクティブ！ごなり、ダミー容量素子を半分
の列線３８ｂに接続する。

直列Ｉ１０　レジスタ２０ａ及び２０ｂはセルアレイの
反対側に位置されるシフトレジスタ段５０ａ又は５０ｂ
から構成される。各々の段の入力５１は、通常の方法で
次にくる段の出力５２を受けとるように接続される。レ
ジスタは、チップ外部から与えられるクロックΦから生
まれた２相のクロックΦ１１Φ２と遅延されたクロック
Φ１ｄ及びΦ２ｄで操作される。即ち、クロックΦは、
反対の位相のもう１つのクロックを発生する為に使用す
る。各々のこれらクロックは遅延クロックを発生する為
に使用される。第１段５０ａ又は５０ｂの入力２４ａ又
は２４ｂは、データ入力マルチプレクス回路２３から接
続され、最終段５０ａ及び５０ｂからの出力は、データ
出力マルチプレクス回路２６に与えられる。転送ゲー）
２１ａ。

２１ｂは、半分の列線３８ａ又は３８ｂとシフトレジス
タ段５０ａ又は５０ｂとの間を直列に接続するソースか
らドレインへの電気的バスを持つ２５６の同一のトラン
ジスタから構成される。トランジスタ５３のゲートは回
線５４によってΦＴのソースに接続される。

シフトレジスタの段５０　ａ又は５０ｂは、Ｄｏｎａｌ
ｄ　Ｊ、Ｒｅｄｗｉｎｅに付与され、テキサス・インス
ツルメンツに譲渡された米国特許第４．３２２．６３５
号に開示される雑音限界が向上され、高速性能を持つ四
位相ダイナミックラジオレス（比率の少い）形式である
。この形式のシフトレジスタ段は、最小のサイズのトラ
ンジスタを用い、低電力消費でさらに高いレートでクロ
ックされることが可能である。各々のレジスタ段５０ａ
又は５０ｂは第１及び第２のインバータートランジスタ
５５．５６と５）っしょになった各々のインバーターの
為のクロックロードトランジスタ５７又は５８から構成
される。転送トランジスタ５９又は６０が各々のインバ
ーターを次のインバーターに接続している。

負荷装置５７．５８のドレインは÷Ｖｄｄになり、イン
バータートランジスタ５５及び５６のソースは、回線６
１及び６２上に与えられたΦ１又はΦ２に接続される。

各段の操作は、第３Ａ図のｆ、からｆ、に示すＴ１から
Ｔ、の時間を４つ別々の瞬間に分けた各々の瞬間におけ
る回路の条件を調べることによって理解される。時間Ｔ
１にではΦ１及びΦ１ｄは高レベルであり、一方Φ２及
びΦ２ｄは低レベルである。この時間は、トランジスタ
５７．５９がオンになっていて、ノード６３．６４が高
レベルまで充電されている、条件が定まってないプレチ
ャージ期間である。この時間の間トランジスタ５８．６
０は、オフであり故にレジスタ内のデータに応じて、ノ
ード５１及び５２は、高レベル又は低レベルのいずれか
とｔよることになる。Φ２は低レベルでノード６４はプ
レチャージされるので、トランジスタ５６がオンになる
ことによって、トランジスタ５６のソースは、そのソー
スを通って放電され、低論理の状態またはＶｓｓまで戻
る。この動（乍によってトランジスタ５６のドレイン・
チマンネル及びソースを低論理状態まで下げられること
でノード６４に好ましい電荷蓄積条件が設定される。

時間Ｔ２では、Φ１は低論理となりΦ１ｄは、高論理の
ままであるので、この時間の間に、ノード６３及び６４
は充電される。入力ノード５１に、低レベルの電荷が存
在する場合、これらノード６３及び６４は高レベルのま
まであり、ノード５１に高レベルの電荷が蓄積されてい
る場合、これらノード６３．６４は、トランジスタ５５
を通ってＶｓｓ　（Φ１が低レベル）まで放電すること
によって低レベルになる。どちらの場合でも、入力５１
上のデータと逆のデータがノード６４に転送される。Φ
１ｄが低レベルになると、トランジスタ５９はオフにな
り、ノード６４上の電圧が絶縁され、時間Ｔ３へと移る
。全てのクロックは低レベルであり回路は、零条件に設
定されている。

時間Ｔ４では、Ｔ１の期間に最初の半分の段に対し発生
した期間と同様の後の半分の段に対する条件の設定され
ていないブレチ丁−ジ時間が開始し最終的結果は、Φ２
ｄの最後のデータの再び逆の状態を求めたものとなり、
出力５２上に現れる。

故に１ビツト又は１段の遅延時間には、Φ１とΦｌｄの
紐とΦ２とΦ２ｄの組を加えた期間が必要とＩよる。

シフトレジスタ役は、アレイ１０の相対する両側の列線
３８ａ又は３８ｂの１本おきの線に接続される。三等分
にした配置の利点は隣りあう列線の間ではなく、１本お
いた列線同士の２本の線の間に接続する為に適するよう
に各段ごとに６個のトランジスタを設計するのはずっと
容易になるという点である。ここで示す形式のダイナミ
ックＲＡＭアレイ内の列線の間の間隔は、数ミクロンで
ある。シフトレジスタを構成する６つのトランジスタを
作る為の配置区域は、明らかにこの列線の間隔の２倍と
！より広くなる。

三等分されたシフトレジスタの半分部分５０ａ、５０ｂ
の両方をアレイの同じ側に位置し、半分をもう半分の上
部：こ配置することによっても同じ結果が得られる。偶
数ビットが全てアレイの一方の側に位置され、奇数ビッ
トが全て反対側に位置された第１図又は第３Ａ図及び第
３Ｂ図の配置は、センス増幅器の操作に最適なバランス
を持つ点で有利である。１９８２年３月２４日号のエレ
クトロニクスの１３４頁に記載される折り重ｔヨる（フ
ォールデッド）ビットを使用するダイナミックＲＡ■は
、アレイの同じ側にシフトレジスタの両方の半分部分を
有しているが、第４図と電気的に等価に１つおきの列線
に接続されている。

シフトレジスタ役を接続する為に使用されない時、その
使用されない側の各々の列線の先端には、ダミー転送ト
ランジスタ５３′が位置される。このことによってセン
ス増幅器１１に対する入力は電気的にも物理的にも均衡
が保たれさらに、ダミー容量素子６７にも接続されこの
容量素子は、レジスタ２０ａ、２０ｂから送られてくる
電圧を検知する時に機能する。ΦＴ倍信号線５４上に現
れる時、両側の列線３８ａ、３８ｂには、両側にあるト
ランジスタ５３又は５３′の容量素子を通して、同量の
雑音が接続されるので、差動センス増幅器に入力が与え
られると雑音パルスは有効に取り消される。バランスを
とる為、ダミー容量素子（図示せず）と同一の容量素子
６７が段５０ａ又は５０ｂが検知される側と反対側の列
線に接続される。

一つおきのビットに接続する入力２４　ａ、　２４ｂを
持つマルチプレクス回路２３は、Φ１ｄ及びΦ２ｄによ
って駆動されるゲートを持つ１対のトランジスタ７０ａ
、７０ｂを有している。これらのトランジスタと直列に
接続するトランジスタ７１は、ゲート上に直列選択ＳＳ
をラッチしているのでデータだけが、マルチチップメモ
リ板肉の選択された単数又は複数のチップのシフトレジ
スタの中に転送される。直列データ出力マルチプレクス
回路２６は、トランジスタ？２ａ、７２ｂを有している
。これらのドレインにはΦ１又はΦ２が接続され、これ
らのゲートには、最終段出力２５ａ又は２５ｂが接続さ
れる。論理ゲートの付いたトランジスタ７３ａ、７３ｂ
は、トランジスタ？２ａ、７２ｂの各々のゲートをそれ
らのそれぞれのソースｉこ接続する。Φｌ、Φ２で駆動
されることによって他が有効になるとトランジスタ７１
ａ、７１ｂは、短絡を起こしｌの出力はＶｓｓになって
しまう。

ＮＯＲゲート７５は端子２７に出力を発生する。

直列データ入力又は直列データ出力の入出カレートは、
クロックレートΦの２倍ある。第３Ａ図のｄ又は第３Ａ
図のｅで示す通り２５６の直列ビットを転送入力したり
転送出力する為：ごは、１２８のφサイクルが必要とさ
れる。これは、シフトレジスタを三等分することによっ
て得られる結果である。１ビツトのデータの位置を１つ
シフトさせるのに２つのクロックサイクルが必要とされ
るので、２５６段全てを直列に接続する場合には、２５
６のクロックサイクルが必要とされる。

この形式の一部は例えば約１０ＭＨｚでクロックされる
ので、２０．ＭＨｚの直列データレートが可能となる。

第４図の回路では、センス増幅器の両側に位置される８
本のデータ線７０と８本のデータパー線７１　（それぞ
れ、４本のデータ・データパー線のみ図示する）の組に
よってランダムアクセスが可能ｊ二なる。列線３８ａ、
３８ｂは、Ｙ選択トランジスタ７２によってデータ線７
０及びデータパー線７１に選択的に接続される。Ｙ選択
レジスタ７２のゲートは、Ｙデコーダ１８の出力を受け
とっている。Ｙデコーダ１８は、＜２５６本の列線から
）８本の列線を選択し、データ線７０のある側の８つの
トランジスタ７２のゲート及び、データ線７１のある側
の対応する８つのトランジスタ７２のゲートに論理１電
圧を与えているので選択された８本の列線は、（当然、
適当なバッファを通して）入力／出力端子１９に接続さ
れる。回線７０．７１及び端子１９によるランダムアク
セス又（ま並列アクセスには、直列アクセスの為には、
１２８クロックφ期間を要したのに比べたったの約１サ
イクル時間しか必要としない。メモリの為の１サイクル
時間は、Φ期間と同様である必要はない。例えば、クロ
ックΦのレートが１０ＭＨｚであればこの期間（ま、１
００ナノ秒となり、これに対し並列読出しアクセスは１
５０ナノ秒となる。

ΦＴ、ΦＳ及びＸＷ倍信号タイミングは直列続出し、リ
フレッシュ及グ直列書込みとによって異なる。電圧は、
第３Ａ図のｇ、ｈ及びｉに示される通りである。読出し
及びリフレッシュは、リフレッシュが、転送命令φＴを
含まないことの他は同様であり、書込みには、シーケン
スが逆になるので逆にする必要がある。直列読出しサイ
クルの場合、メモリ容量素子４０の行から送られてきた
データは、ｘＷ雷電圧よってトランジスタ４１．の行を
通って列線に転送され、さらにΦＳでセンス増幅器１１
によって検知され、次にΦＴにお′、）で転送ゲート２
１ａ、２１ｂを通し、シフトレジスタ２０ａ、２０ｂに
接続される。直列書込みサイクルの為には、逆のシーケ
ンスが発生しなくてはならない。この場合、シフトレジ
スタ内のデータが列線に転送されるのでまずΦＴにおい
て転送ゲート２１ａ、２１ｂがオンとならなくてはなら
ず、次にデータはφＳにお５）で検知され、ＸＷが高レ
ベル：こなると瞬時に選択された行のトランジスタ４１
をオンにした後、さらに直列シフトレジスタのデータの
状態をセルアレイｌＯ内の選択された行の容量素子１０
にロードする。

ちょうどアドレスが検知されサイクルの開始時にＷ命令
を検知され、さらにクロック発生器３０内のこの情報を
使用することによって適当なシーケンスが選択される。

　ＲＡＳ及び「百が発生することから発生される命令Φ
Ｔは、第３Ａ図のｇから１に示す通りＷが高レベルか低
レベルかどちらであるかに応じてＲＡＳより早い又は遅
い時点のタイミングで切り換えられる。

第５図を参照すると、本発明のシステムで使用されるマ
イクロコンピュータは、追加のチップ外プログラム又は
データメモリ８０　（必要とされる場合）、及び種々の
周辺入力／出力装置を持ち、これらが全てアドレスデー
タバス７及び制御バス９で相互接続される従来の構造の
単一チップマイクロコンピュータ装置８を有している。

単一の双方向性多重アドレス／データバス７が図示され
ているがこの代わりに別個のアドレスバス、データバス
を使用することもできる。プログラムアドレス及びデー
タ又はＩｌｏ　アドレスも外部バス上で別々にすること
ができる。マイクロコンピュータはフォンノイマン又は
バーバード形式、又はこれら２つの形式を組合わせた形
式のもである。

マイクロコンビコータ８は、例えばテキサス・インスツ
ルメンツによって部品番号ＴＭＳ−７０００として市販
される装置の１つ又はモトローラ６８０５、ザイログＺ
８又はインテル８０５１等の部品番号で商業的に入手可
能な装置の１つを使うことができる。内部構成の細部は
、変更するがこれらの装置は、一般にプログラムを記憶
する為のチップ上ＲＯＭ又はリードオンメモリ８２を中
に含み、場合によっては、チップ外から送られてくるプ
ログラムアドレスも持つことができるが、どんな場合で
もメモリ５の為のチップ外データアクセス手段は有して
いる。

図に示す典型的マイクロコンピュータ８は、データ及び
アドレスを記憶する為のＲＡＭ又はランダムアクセス読
出し／書込みメモリ８３と、演算又は論理操作を行うＡ
ＬＵ８４と（通常何本かの別個のバスから構成される）
データ及びプログラムアドレスをある位置から他の位置
へ転送する内部データ及びプログラムバス装置８５とを
有しているＲＯ！、１８２内に記憶された命令は、１度
にｌっづつ命令レジスタ８７の中へとロードされ、この
レジスタから与えられた命令は、制御回路８８内で解読
されマイクロコンピュータの操作を規定する制御信号８
９を発生する。自動式インフレメンテインであるか又は
ＡＬＵ８４をカウンタの内容が通過することによってイ
ンクレメントされる形式のプログラムカウンタ９０にＲ
ＯＭ８２はアドレスされる。スタック９１は、割込みや
サブルーチンの発生に応じて、プログラムカウンタの内
容を記憶する為に内蔵されている。ＡＬＵは２つの入力
９２及び９３を有し、これらのうち１方は、データバス
８５からロードされる１つ又は２つ以上の一時的記憶レ
ジスタ９４に接続される。累算器９５はＡＬＵの出力を
受けとり、累算器の出力はバス８５によってＲＡＭ８３
又は、データ入力／出力レジスタ及びバッファ９６のよ
うな最適な転送先へと接続される。割込みは、割込み制
御９７によって処理される。割込み制御は、制御バス９
を介しチップ外の回路と接続されていて、マイクロコン
ピュータ装置８及びシステムの複雑性に応じ割込み要求
、割込み認識、割込み優先コード及びこれと同様のもの
を処理している。リセット入力も割込みとして取り扱わ
れる。Ａｌｔ１８４及び割込み制御９７と共働する状態
レジスタ９８は、ＡＬＵ　！作から与えられるゼロ、桁
上げ、桁あふれ等のような状態ビットを一時的に記憶す
る為に設けられている。割込みがあると状態ビットはＲ
ＡＭ８３内に、又は割込み時の為のスタックに保持され
る。メモリアドレスは、外部バス７に接続されるバッフ
ァ９６を通ってチップ外に接続される。特定のシステム
及びそのシステムの複雑性に応じてチップ外データ又は
プログラムメモリ８０及びｌ１０８１、さらにチップ外
ビデオメモリ５をアドレスする為にこのデータ通信路は
使用される。これらのバス７に接続されるアドレスは、
Ｒ＾１．１８３、累算器９５又は、命令レジスタ８７さ
らにプログラムカウンタ９０内でも発生する。（制御ビ
ット８９に応答して）メモリ制御回路９９は、制御バス
９に与える命令を発生したり又は制御バス９からの命令
に応答し、適宜にアドレスストローブ、メモリイネイブ
ル、書込みイネイブル、ホールド、チップ選択等を行う
。

操作では、マイクロコンピュータ装置８は、１又は一連
のマシンサイクル又は状態時間の間にプログラム命令を
実行する。例えば水晶発振器によって与えられる５　Ｍ
Ｈｚのクロック入力に関しては、１００の入力をマイク
ロコンピュータチップに与える為にはマシンサイクルは
２００ナノ秒となる。

その為連続するマシンサイクル又は状態において、プロ
グラムカウンタ９０は、インクレメントされ新シいアド
レスを発生し、このアドレスは、ＲＯＭ８２に与えられ
命令レジスタ８７への出力を発生する。この出力は制御
回路８８で解読され、一連のマイクロコード制御ビット
８９の組を発生し、バス８５及び種々のレジスタ９４．
９５．９６．９８等をロードする為に必要な種々の工程
を行なわせる。例えば、典型的なＡＬｔｌ演算又は論理
操作は、（命令語のフィールドの）アドレスを命令レジ
スタ８７からバス８５を介しＲＡＭ８３（これはソース
アドレスのみ又はソースアドレスと転送先アドレスの両
方を含む）の為のアドレス回路にロードする工程と、Ｒ
ＡＭ８３から一時的レジスタ９４及び／又はＡＬ（Ｊの
入力９２にアドレスされたデータを転送する工程とを含
む。マイクロコードビット８９は加算、減算、比較、論
理積、論理和、排他的論理和等といった命令の組の中か
らとりだした１つの形式にＡＬ（Ｉの操作を規定する。

状態レジスタ９８はデータ及びＡ　Ｌ　Ｕの操作に応じ
てセットされ、Ａ　Ｌ　［Ｊの結果は、累算器９５の中
ヘロードされる。他の例では、データ出力命令は、ＲＡ
？、Ｉアドレスを命令のフィールドからバス８５を介し
ＲＡＭ　８３に転送しこのアドレスで指定されたデータ
をＲＡＭ８３からバス８５を介し出力バッファ９６に転
送し、故に外部アドレス／データバス７上に出力させる
工程を含んでいる。書込みイネイブル等の様な所定の制
御出力がメモリ制御回路９９ｊこよって制御バス９の回
線に発生される。このデータ出力の為のアドレスは、前
のサイクルでバッファ９６を介しバス７上に接続された
アドレスである。前のサイクルではこのアドレスは、メ
モリ制御９９から制御バス９に送られるアドレスストロ
ーブ出力によってメモリ８０又はメモリ５の中でラッチ
される。外部メモリ制御装置は、ＲＡＳ及び軒ストロー
ブを発生する為に使用される。

バス７が８ビツトである場合には、メモリ５の為の２バ
イトのアドレスは、２マシンサイクルを使ってバス７に
接続されバス７が１６ビツトである場合はｌマシンサイ
クルで接続される。

マイクロコンピュータ８の命令の組は、内部的ソース又
は、送信先がＲＡＭ８３、プログラムカウンタ９０、−
時的レジスタ９４命令レジスタ８７等であるビデオメモ
リ５、追加メモリ８０又は１１０ボー）８１からの読出
し及び書込みを行う命令を含む。マイクロコード化され
たプロセッサでは、上記のような各々の操作は、内部バ
ス８５及び外部バス７上をアドレス及びデータが転送さ
れる一連のマシン状態を含む。選択的に、本発明は、マ
イクロコード化されていない形式のマイクロコンピュー
タ８を使用してもよい。このマイクロコンピュータでは
、１つの命令は１マシン状態時間で実行される。マイク
ロコンピュータ８を選択する上で必要な条件は、データ
及びアドレスと種々のメモリ制御信号がチップ外から入
手できることと、時間的拘束条件の中でビデオデータを
発生し更新する為のデータ処理レートが適当であること
の二点である。

マイクロコンピュータシステム及びメモリ技術は、８ビ
ツトあるいは１６ビツトのシステム又は、２４ビツト、
３２ビツト等といった他の構成でも有効であることはわ
かっているが本発明のビデオメモリ装置はバス７に関し
ては８ビツトのデータ送信路について説明されている。

本発明は二８ビットのデータ送信路、及び１．２ビツト
から１６ビツトのアドレス指定機能を有する形式で外部
メモリ８０は必要とせず、周辺回路８１は単にキーボー
ド又：まそれと同様のインターフェイス装置にたぶんデ
ィスクドライブを加えたものだけで構成される小型のシ
ステムで実益を発揮する。１６Ｅ６４８８形式の装置の
ようなバスインターフェイスチップを例えば周辺回路８
１の中に含ませることもできる。

第６図で示す通り、ビデオメモリ５は、１つの×８メモ
リ装置を使うかわりに８つの×１メモリ装置を使って構
成される。この実施例では、８つの半導体チップ５が使
用されていて、８つ全てのチップは６４ＫＸ１又はたぶ
ん１６ＫＸ１の形式であり、各々は第２図で前に説明し
た直列出力レジスタを有しているが、８ビツトの１１０
回１１９０代わりに１ビツトの規模のＩｌｏを有してい
る。

フルカラーテレビ形式のディスプレイ１に対しては、３
色ドツト当たり８ビツトを使うと、６４に×１メモリ装
置から戊る４つのバンク（１つのバンクに８つのチップ
を用いる）で構成されるメモリシステムが必要；こなる
。画面上の各々の走査線は、（図で示す１本だけのビデ
オデータ入力線２の代わりに）８本のビデオ信号入力線
２の各々の線の為に１方の後で他方が交互にクロックさ
れる２つの２５６ビツトレジスタを使用することができ
る。マイクロプロセッサ８及びバス７は、第６図で示す
通り各チップに対し１本づつの８本のデータ線６によっ
て（第２図に示す×８フォーマットの代わりに〉各々の
チップ上の「×１」フォーマット内の８ビツトのビデオ
データに並列にアクセスする。８つ全てのチップに対す
るアドレス入力１５はバス７から同一のアドレスを受け
とり、８つ全てのチップはバス９から同一の制御入力を
受けとっている。各チップに対し１本である８本の直列
出力は、８ビツトシフトレジスタ１２７のそれぞれのビ
ットに接続される。直列クロックΦは、８つのチップ１
５に接続される前に８つに分割される。直列レジスタ１
２７に印加されるクロックΦは８ビツトシフトされビデ
オ信号入力線上に出力され、さらに、他の８ビツトが個
々のチップ上にあるレジスタ２０からレジスタ１２７へ
とロードされる。他の選択例としては、補助シフトレジ
スタ１２７を使う代わりに、８本の出力線２７をカラー
テレビの８本の並列するビデオ信号入力に接続すること
ができる。

いくつかのシステムに関して本発明の重要な特徴は、第
２図の直列データ２２を持つことである。

直列入力とは、第２図に示すチップの入力２２に接続す
る回路１０６に入力される一連の直列ビデオデータを供
給する第７図に示す受信装置又はビデオテープ再生機構
１０５から与えられるビデオデータを指す。この入力さ
れてくるビデオデータは、直列レジスタ２０ａ、２０ｂ
からセルアレイ１０の中へと書込まれる。これと同時に
ＲＡＭアレイ内では、ビデオデータは、並列アクセスポ
ート１９を使ってマイクロコンピュータ８によって処理
され、その後レジスタ２０ａ、２０ｂと端子２７を介し
、ビデオ信号線２へ印加される。この装置の１つの使用
例では、受信器又は、テープ１０５から与えられるビデ
オ信号の先頭にマイクロコンピュータを介し文章又は図
表をつけ加える為：こ使われる。他の使用例では、ビデ
オデータを直列にアレイ１０内に書込み、データを並列
に読出しマイクロコンピュータのＲＡＭ８３内ｉこ一時
的にバイトを記憶させておき、ＡＬＵ８４によって演算
操作を行った後で修正されたデータを再びアレイ１０内
に書込み、そこから直列にデータをビデオ信号入力２に
読みだすことによって、受信器又はテープ１０５から受
けとったビデオ信号を向上又は修正する為に使用してい
る。これに関し本発明のシステムの利点は、レジスタ２
［１ａ、２０ｂが直列して読出されると同時に直列して
ロードされることもできることである。即ち、第３Ａ図
のｄ及びｅで示す通りデータ入力とデータ出力がオーバ
ーラツプして行われる。直列入力及び直列出力に使用さ
れる１２８クロツクサイクルの間、アレイ１０は書き直
し、更新又は修正操作を行う為マイクロコンピュータ８
によっても並列にアクセスされることができる。

第８図を参照すると、アレイ１０を含む半導体チップは
リフレッシュアドレスカウンタ１０８も有している。リ
フレッシュアドレスカウンタ１０８は、８ビツトの２５
６のうちの１つの行アドレスを発生しマルチプレクス回
路１０９によって行データ１２の入力１３に接続される
ので、行デコーダは、バッファ１４を介しアドレス入力
端子１５から又はカウンタ１０８からのいずれかからア
ドレスを受（すとることができる。このカウンタは自動
インクレメントの形式であるので、入力Ｉｎｃを受けと
る時は常に現在の計数に計数１が加えられる。カウンタ
１０８は、Ｌｉｏｎｅｌ　Ｓ、　Ｗｈｉｔｅ及びＧＲ，
Ｍｏｈａｎ　Ｒａｏに付与した米国特許第４．２０７．
６１８号及び第４．３４４．１５７号と、Ｄａｖｉｄ　
Ｊ０Ｍｃε１ｒｏｙｌ、’付与した米国特許第４．３３
３．１６７号に開示されているチップ上リフレッシュア
ドレス発生回路として機能する。上記特許は全てテキサ
ス・インクレメントに譲渡されている。リフレッシュに
は列アドレスは必要とされなシ）、ΦＳクロックの接続
される前の行アドレスｘｗは、第３Ａ図のａＳｈ及びｉ
に関連して説明した通り、アドレス指定された行の２５
６個全てのセルをリフレッシュさせる為に働く。直列読
出し又は直列書込みの為に行がアドレスされる時、この
行アドレスもこの行の中のデータをリフレッシュする。

同様に読出し書込みの際の並列アクセスもその行をリフ
レッシュする。

故に、テレビ走査を行う為に必要とされる通常のサンプ
ルレートで直列読出しによってビデオデータがサンプリ
ングされれば各々の行は、４ｍｓのリフレッシュ期間（
６０フレ一ム／秒はサンプリングの間の１７ミリ秒であ
る）内はアドレスされることがない。直列読出しと直列
読出しの間の時間は、マイクロコンピュータ８は必ずで
はないがだいたい全ての行にアクセスし、リフレッシュ
を行うような頻度で並列読出し及び書込みを行っている
。故に、ＲＯＭ８２内のマイクロコンピュータプログラ
ムはインクレメントされた行アドレス及びＲＡＳをある
一定の伝送レートで送り出す為のカウンタループを有し
、これによってリフレッシュアドレスの詳細が確実に合
致するようにしている。

しかしながら、リフレッシュオーバーヘッドでマイクロ
コンピュータのプログラムの実行時間が占められるのを
避ける為に第８図で示す実施例は、チップ上のアドレス
を提供する為にカウンタ１０８を設け、マイクロコンピ
ュータは駆制御信号を与える為だけである。即ち、ＲＡ
Ｓを受けとり開は受けとらない時であって、Ｗと肉が高
論理であると、マルチプレクス回路１０９はカウンタ１
０８の内容が行デコード回路１２に接続されるように切
り換えられ、ΦＳがアクティブにされる時は行をリフレ
ッシュする。直列のデータ入力出力も並列のデータ入力
出力も開始されることはない。次のリフレッシュを行う
為カウンタ１０８をインクレメントする■ＮＣ命令が発
生される。更に、他の実施例では、チップ上リフレッシ
ュ信号は例えば米国特許第４．３４４．１５７号に示す
タイマー１１０からチップ上で発生される。タイマー１
１０はリフレッシュ命令を少くとも（４ミリ秒）×（１
／２５６）＝１６マイクロ秒ごとに１度発生する。この
リフレッシュ命令は前にチップ外のリフレッシュ要求で
説明したのと同様にマルチプレクス回路１０９ΦＳ及び
Ｉｎｃ命令をアクティブにする。ビデオのような最も使
用されるシステム内のレジスタ２０を介した直列Ｉ１０
では、常に順番に並ぶ一連の行にアクセスする必要があ
る。故に、第８図に示すようなチップ上の２５６のうち
の１つのカウンタ１１１が使用されると直列アクセスを
行う為にマイクロコンピュータ８からの行アドレスを与
える必要性をなくすことができる。サンプルレートが充
分に高いものであれば、これ：ま、リフレッシュカウン
タ１０８と同じ機能を行う。

即ち、リフレッシュの為の別個のカウンタを設ける必要
がないので１つだけカウンタが必要となる。

第８図に示す通り、しかしカウンタ１１１は、南命令が
発生する時はいつでもマルチプレクス回路１０９に対し
行アドレスを発生しくＷ信号に応じて）直列読出し又：
ま書込みを開始し、故に並列アクセスの為だ）すに荷丁
及び５Ｉに使用されるようにしてもよい。カウンタ１０
８は自動的にインクレメントされるので、アクティブさ
れる度ごとにマルチブレクス１０９にアドレスを発生し
、カウンタはまたインクレメントされるので次の要求に
よって次の一連の行アドレスが発生される。

本発明の他の特徴はシフトクロックΦが、マイクロコン
ピュータ８とは別に発生されることである。第８図に示
す通り、クロック発生回路１１３はシフトクロックΦを
発生する為に使用されるユこのクロックは分割回路１１
４で１２８に分割され、行アドレスカウンタ１１１への
入力を発生しさらにクロック回路３０への入力も発生し
１２８Φサイクルの終わる度ごとに直列読出しを開始す
る。Φ発生回路１１３及び１２８で分割する回路１１４
は、第８図で示す通りチップ外にあるが或は選択的にア
レイ１０といっしょにチップ上に作ることもできる。レ
ジスタ２０及び回線１９を介するアレイｌＯへの直列ア
クセス及び並列アクセスは非同期であることに注意して
ほしい。即ち、Φ発生回路１１３はマイクロコンピュー
タ８のクロックと同期させる必要はないがその代わり第
１図のビデオディスプレイ１又は第７図の受信器１０５
からのビデオ信号１０６とは同期されている。

第７図の実施例の示すこれらの特徴と直列入力とを有利
に利用するシステムは、例えばゲーム、教育機器、又は
カタログオーダー等に適した機械と人が相互に連絡可能
なホームテレビに用いることができる。即ち背景を示す
ビデオデータは、ケーブル又はＶＯＲから直列入力２２
を介し接続され、使用者は（１１０８１によって接続さ
れるキーボード、操作管、その地回様の装置を使って）
自分の入力をマイクロコンピュータ８を介し背景である
ビデオデータの上に重ねて自分の入力を入力し、その結
果使用者の入力を含むビデオデータ夕が回線２を介し画
面ｌ上に与えられる。この同じビデオデータ又は選択例
ではいろいろ加えられたデータのみがケーブル又は無線
通信によってデータ入力者のもとへ送り返されてきてカ
タログオーダーやケーブルでの銀行取引又は教育用テス
トの採点等のような応用に使用される。

本発明の主旨は、ビデオ以外の通信システムにも有効で
ある。例えば、多重音声（電話による）又ｉマデジタル
データがマイクロ波又はファイバーオプティックス伝達
チャンネルを介し非常に高いビットレートで直列で転送
される。このデータは第７図の回線２又は回線１０６内
の直列データとフォーマットが同様である。従って、上
記で説明したメモリ装置５はこの形式のデータを処理す
る上で非常に有効である。データは直列のシーケンシア
ル１こアドレスされる（自動インクレメントする）ポー
トを介し通信リンクからメモリ５内へと書込まれ、及び
ｌ又はこのポートによってメモリ５から通信リンクへと
読み出される。即ち、メモリ５及びマイクロコンピュー
タ８は受信器、送信器、アレイ回路又はラジオ送受信器
の一部として構成することができる。１度メモリ５内の
アレイ１０に入ると、データはマイクロコンピュータ８
によって並列にランダム形式でアクセスされ、エラー検
出及び訂正アルゴリズム、又は種々のチャンネルのデマ
ルチプレクス又はマルチプレクスの実行又は選局や暗号
化又は解読、地方局のネットワークへのフォーマットの
変換及びこれと同様の処理の実行によって電話システム
の為のＤ／Ａ又はＡ／Ｄ変換装置で利用される。

本発明の主旨は、他に、バルク記憶の為に磁気ディスク
を使うマイクロコンピュータシステム内で使用される。

例えば、ウィンチエスタ−ディスクと呼ばれるものは、
第７図のビデオデータレートと同様の信子メガビット毎
秒というビットレートで直列にアクセスされる数メガビ
ットの容量を提供できる。プログラムは６４にバイト又
は１２８にバイトという大規模ブロックでディスクから
メモリ５ヘダウンロードされ、次に与えられたタスクが
完了するか又は、割込みが発生するまでマイクロコンピ
ュータがメモリ５からの命令を実行する。次のブロック
が入力２２を介しメモリ５に書込まれる一方、メモリ５
の内容が読み出されたり線２によってディスク記憶容量
へと送信することもできる。

故に、直列アクセスを加えることによって並列アクセス
の能力がまったく低下しない向上された解像度を持つデ
ィスプレイ：二遍したデュアルポート半導体装置を提供
することができる。汎用ＭＯＳタイナミックＲＡ　Ｍを
利用するのでコストも安く大量生産も可能である。

本発明は特定の実施例に関し説明してきたがこの説明は
構成の限定を意図するものではない。ここに説明した実
施例の種々の改変、及び本発明の他の実施例は、この説
明を参照すると、当業者には明らかであろう。故に添付
特許請求の範囲は本発明の真の主旨の中に含まれるこの
ようないずれ第１図は、本発明の一実施例！ご従ったビ
デオディスプレイシステムの電気ブロック図である。

第２図は、第１図のシステムで使用される並列及σ直列
アクセスという本発明の特徴を用いた半導体メモリ装置
の電気ブロック図である。

第３Ａ図及び第３Ｂ図は、第２図の装置の様々な部分に
おける時間：二対する電圧又は時間に対するその他の条
件を表わすグラフである。

第４図：ま、第２図の装置内のセルアレイの電気的概略
図である。

第５図は、第１図のシステムで使用されるマイクつコン
ビニータ装置を示す電気的ブロック図である。

第６図は、本発明の他の実施例を示す第１図に反応する
ビデオディスプレイシステムの電気的ブロック図である
。

第７図は、本発明の他の実施例に従い第１図に対応する
ビデオディスプレイシステムを示す電気的ブロック図で
ある。

第８図は、本発明の他の実施例に従い第２図に対応する
ビデオディスプレイメモリを示す電気的ブロック図であ
る。

Claims (5)

【特許請求の範囲】
1. （１）スクリーン上のディスプレイの輝度及び／又は色
   を即時に決定するためのビデオディスプレイとビデオ信
   号入力と、 ビットマップされたビデオメモリであって、読出しと書
   込みメモリセルの複数の行と列を有する複数のメモリア
   レイと２つの別個のデータポートによってアレイにアク
   セスするための回路から成り、前記データポートの一方
   のポートはアナログビデオ信号に変換するために直列に
   取り出された出力を有しており、他方のポートは並列読
   出し及び書込み用アレイにアクセスするためのビット並
   列入力ポートであるビットマップされたビデオメモリと
   、 アレイにアドレスするためのアドレス指定回路と、 前記複数のメモリアレイの各々１つの前記出力の各々の
   ビット部分で受信するように、そしてスクリーン上での
   ディスプレイのためアナログビデオ信号に変換するため
   に直列に取り出されるように接続された直列出力を有す
   るレジスタ、及び アドレス指定回路にアドレスを与えるため、またビット
   マップされたメモリにおけるビデオ情報を更新するため
   に前記ビット並列ポートを介して前記アレイにおけるデ
   ータにアクセスするための並列データ／アドレスバスを
   有するマイクロプロセッサ、 から成ることを特徴とするビデオディスプレイシステム
   。
2. （２）前記複数のメモリアレイは輝度と色のディスプレ
   イ情報を与える各々のメモリ板から成ることを特徴とす
   る請求項１に記載のビデオディスプレイシステム。
3. （３）ビデオディスプレイに取り出された直列データに
   対応しているイメージを生成するためのビデオディスプ
   レイと、 複数のメモリであって、各々のメモリは並列データアク
   セスポート及び前記ビデオディスプレイに取り出すため
   の前記直列データの形成において用いるためのデータ取
   出し用出力ポートを有する複数のメモリと、 前記複数のメモリの各々からのデータがレジスタのいろ
   いろな位置に取出し用の前記直列データを形成するため
   に入力される直列シフトレジスタ、及び 前記複数のメモリにおけるデータを処理するためのマイ
   クロプロセッサ、 から成ることを特徴とする電子システム。
4. （４）複数のメモリの各々はビットマップされたビデオ
   メモリであることを特徴とする請求項３に記載の電子シ
   ステム。
5. （５）前記複数のメモリの少なくとも２つは前記ディス
   プレイ用の各々のカラー面に対応していることを特徴と
   する請求項４に記載の電子システム。