JPH06100902B2 - 電子装置 - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は電子装置に関し、特に、プロセッサが直列と並
列両方のアクセスを行う電子装置に関する。

ビデオディスプレイは、ワードプロセッサ、ホームコン
ピュータ、ビジネスコンピュータ及びターミナル等これ
と同様の装置のような広範囲のマイクコンピュータに基
づくシステムで使用されている。このようなシステムの
典型的な仕様装備の中のビデオ画面上に表示されるデー
タはビデオメモリから読出される。ビデオメモリはビッ
トマッピングされ、即ちメモリアレイ内に記憶されるデ
ータと（画素と呼ばれる）画面上の目で見ることのでき
る点との間の一対一対応を含んでいる。メモリは特にカ
ラービデオの場合には非常に大規模なものでなくてはな
らず、ビデオデータへのアクセスレートは、20MHz又は
それ以上の速度で非常に高速である必要がある。更に有
効期間のほぼ何分の１かの期間に更新を行えるようにマ
イクロコンピュータは、メモリにアクセスしなければな
らずメモリの操作速度に関する要請をさらにきびしくし
ている。速度に関する要請は、バイポーラ又は、スタテ
ィックMOS RAMを使うことによって満足することができ
るであろうがこれらの装置は、コスト高でビット密度が
低い為システム自体の大きさ及び複雑製が増し、システ
ムのコストは高くなってしまう。

ワントランジスタダイナミックセルを使うＮチャンネル
シリコンゲートMOS型メモリ装置では、セルのサイズを
最少にすることができ、ビット密度を上げ、コストを低
減することができる。故にこれらは、コンピュータやデ
ジタル装置に最も広範囲に使用されている。このような
装置を非常に大量に生産することによって、「ラーニン
グカーブ」の法則に従いコストは低下の一途をたどり、
生産量の増加に伴いこのコストの低下現象が続く傾向に
ある。さらに、描線の解像度やその他の工程技術が改良
されたことが要因となってビット密度は、装置あたり最
近10年間で1Kから4Kまでの増加を実現することができ
た。今日では16Kから64Kビットの装置が大量生産され25
6Kビット又は１メガビットの装置が設計されている。MO
SダイナミックRAMはバイポーラやスタティックMOR RAM
に比べ比較的アクセスタイムが低速であるが現在の生産
のすう勢では高速ダイナミックRAMは、通常歩留りが低
く故に最も高価である。

直列ポートを持つダイナミックRAM装置は、G.R.Mohan R
aoに付与された米国特許第4,347,587号、Donald J.Redw
ine,Lionel S.White及びG.R.Mohan Raoに付与された米
国特許第4,281,401号及び第4,330,852号、及びDonald
J.Redwineに付与された米国特許第4,322,635号及び第4,
321,695号に開示されている。これらは全てテキサス・
インスツルメンツに譲渡されている。これらの装置は、
米国特許第4,239,993号に説明される広範囲に使用され
ている64Kビット「バイ１」ダイナミックRAM装置と構造
が同様であるが直列I/Oの為に256ビット直接シフトレジ
スタが加えられている。

本発明は、プロセッサが複数のメモリに対し直接及び並
列アクセスを行うことにより、高速なデータ処理、特に
カラービデオデータの高速データ処理に適する電子装置
を提供することを目的とする。

発明の概要 本発明は、 各メモリが、 メモリアレイと； アドレス情報に応答して上記メモリアレイをアドレスす
るアドレス回路と； 上記メモリアレイをアクセスする第１及び第２のアクセ
ス回路であって、上記第１のアクセス回路は直接ビット
データを上記メモリアレイから入力し上記メモリの外部
へ出力する直列レジスタを有し、上記第２のアクセス回
路は上記メモリの外部と並列ビットデータを入出力する
並列ビットデータ入出力部を有する上記第１及び第２の
アクセス回路と； を含む複数の上記メモリ、および アドレス情報を上記複数メモリの各上記アドレス回路に
供給し、各上記第１のアクセス回路を介して並列ビット
データを出力せしめ、かつ、上記第２のアクセス回路を
介して並列ビットデータを入力せしめるプロセッサ、 を含む電子装置を提供する。

特定の実施例に関する説明 第１図を参照すると、本発明の概要を説明するためのデ
ュアルポート、ビットマッピングメモリ装置を使うビデ
オディスプレイシステムが図示されている。従来のラス
ター走査CRT形式のビデオディスプレイ１が使用され、
このディスプレイに対するビデオ信号入力２は、約20MH
z又はそれ以上のビットレートのビット直列データから
成る。標準のテレビ信号は、毎秒60フレームを提供し、
とびこし走査で各フレームごとに512の走査線を提供
し、各々の走査線は、数百の点又は画素から成ると考え
ることができる。これらの数のデータの発生は20MHzの
オーダーで行われる。黒白画像に対しては、各々の点
は、単純な白又は黒の表示の為に要する１ビットから16
の濃淡の灰色を表示する為に要するだいたい４ビットま
でによって規定される。色を示す為には、３又は４スト
リーム又はプレーンのデータが必要でたとえ比較的簡単
なディスプレイの場合でも画素１つに対して少なくとも
１バイト（＝８ビット）のデータを必要とする。縦横走
査及び同期回路３及びビデオ信号形成回路４はこの発明
の一部ではなく、ここでは説明しないが、必要とされる
完全なテレビモニター又は受信器がディスプレイ１と共
働していると仮定する。入力２の上のビデオデータは後
で説明するビットマッピングビデオメモリ５から受けと
ったものであり、このメモリは、２つのレベルを持つ白
黒ディスプレイのような簡単な例の場合には、ビデオ画
面１上の対応する各々のビットに対し１ビットを有して
いる。メモリ５は、直列ポート２の他に「並列」ポート
６を有していて、このポート６は、マイクロコンピュー
タ（又はマイクロプロセッサ）８の多重アドレス／デー
タ入力／出力バス７に接続される。メモリ５は、バス７
上のアドレスを受けとって直列ポート２の為のアドレス
を規定し、並列ポート６を介したメモリへの書込み（又
はメモリからの読出し）を行う為のアドレスも規定して
いる。マイクロコンピュータ８をメモリ５に接続する制
御バス９は、基礎クロック周期φを提供している。この
クロック同期φは、直接ビデオデータを回線２の上にク
ロック出力させ、メモリ装置及びマイクロコンピュータ
の特徴に従って必要とされるアドレスラッチ、▲
▼、▲▼、直列選択、書込み可能等といったメモ
リ制御信号も出力させている。

メモリ５は、メモリセルの行列から成りビデオディスプ
レイ１のサイズ及び形式と選択したメモリの形式とに従
って区分されたメモリアレイ10を有している。即ち、標
準の２つのレベルを持つ白黒テレビラスタ走査には、完
全な１フレーム当たり約512×512又は256Kビットのメモ
リが必要とされるので、64Kメモリ装置が使用される場
合メモリ５を構成する為には４つ必要となる。これら４
つのメモリは、回線２上に交互に256ビットのブロック
に対する出力を接続しているが或いは他の形式も適宜に
使うことができる。解像度の低い白黒ディスプレイは、
たった１つの64Kメモリアレイを使用し256×256の画素
を提供している。

第１図のシステムで使用されるメモリ装置５の一例を第
２図に示す。これは、McAlexander,White,及びRaoに付
与され、テキサス・インスツルメンツに譲渡された米国
特許第4,239,993号に示すワントランジスタ型セルを使
った64KビットMOSダイナミック読出し／書込みメモリで
あってこれに直列レジスタが加えられていて、ランダム
アクセス部分はこのメモリ装置ではバイトの規模になっ
ていて典型的８ビットマイクロコンピュータ８に適合さ
せてある。

以下で説明する通り、例えば８チップを含むようにメモ
リが区分される場合個々の装置X1メモリであってこれら
の８つの部分は、マイクロコンピュータによってアクセ
スされるように並列して接続される。X4メモリのような
他の区分方法も用いることはできる。

第２図のメモリ装置は、典型的に全ての装置が24本のピ
ン又は端子を持つ標準のデュアルインラインパッケージ
内に通常搭載される約1/30スクエアインチ（約0.213c
m）のサイズの１つのシリコンチップに含まれるＮチャ
ンネル自己整合シリコンゲート二重ポリシリコン層MOS
技術で形成される。この例では、装置は256の行及び256
の列から成る通例のパターンに配置され、各々が32768
個のセルを含む２つの半分部分10a、10bに二等分された
アレイを有している。256本の行又はＸ線のうち、アレ
イの半分部分10aに128本、もう半分の部分10bに128本が
存在する。256本の列又はＹ線はアレイのそれぞれの半
分部分10a及び10bに半分が割り当てられるように二等分
される。アレイの中央には256のセンス増幅器11があ
る。これらは、White,McAdams及びRedwineに付与し、こ
れもテキサス・インスツルメンツに譲渡された上記米国
特許第4,239,993号又は米国特許第4,081,701号に開示さ
れた発明に従って作った差動形式双安定回路である。各
々のセンス増幅器は、列線の中央に接続されるので、12
8のメモリセルは半分の列線によってそれぞれの側の各
々のセンス増幅器に接続される。チップはただ１つの5V
電源Vdd及び接続端子Vssのみを必要とする。

二等分された行又は、Ｘアドレスデコーダ12は、16本の
回線13によって８つのアドレスバッファ又はラッチ回路
14に接続される。バッファ14は、Reese,White及びMcAle
xander付与されテキサス・インスツルメンツに譲渡され
た米国特許第4,288,706号に開示される発明に従って形
成されている。８つのアドレス入力端子15によって８ビ
ット×アドレスがアドレスバッファ14の入力に与えられ
る。Ｘデコーダ12は、バス７を介しマイクロコンピュー
タ８から受けとった入力端子上の８ビットアドレスによ
って規定される256本の行線のいずれか１本を選択する
機能を行う。

列アドレスも入力ピン15で受けとられ、列アドレスラッ
チ16の中でラッチされる。バイト規模のランダムアクセ
スデータ入力／出力に関しては、マイクロコンピュータ
は、いくつかあるチップの中のいずれかを選択する為に
追加の列アドレスビットを出力するが、列アドレスビッ
トは５つのみ必要とされる。これらのチップは、従来構
造のチップ選択デコーダによって制御されている。列ア
ドレスラッチ16の出力は回線17によってアレイの中央に
あるデコーダ18に接続され、256本の列線のうち８本を
選択し８本の回線19上にバイト規模の入力／出力を発生
する。ダミーセル（図示せず）は、通常の実装方法通り
に各々のセンス増幅器の各側に含まれる。

故に上記で説明した通り、メモリ装置は、バイト規模又
はその他の並列アクセスが可能な形式の標準のダイナッ
クRAMと同様である。しかしながら本発明に従うと、単
１ビット又はバイト規模のランダムアクセスに加えて直
列の入力／出力が可能である。２つ別々の半分部分20a
及び20bに二等分された256ビット直列シフトレジスタ20
を利用し半分部分はそれぞれアレイ10の相対する両面に
位置される。シフトレジスタ20は、一方の側の128の転
送ゲート21a又は、他方の側の同数の転送ゲート21bによ
って読出しサイクルにはアレイ10の列線からロードさ
れ、書込みサイクルには列線にロードする。（これは、
第１図に示す最も簡単な応用例には必要ない。）直列書
込みの為の装置へのデータ入力は、マルチプレクス回路
23を介しシフトレジスタの半分部分の入力24a及び24bに
接続されるデータ入力端子22から行われる。データは、
回線25a、25bからデータ出力マルチプレクス回路26、バ
ッファ及びデータ出力端子27を通ってレジスタの半分部
分20a、20bから直列に読出される。シフトレジスタ20a
及び20bは、クロックΦによって操作され、クロックφ
は、各々のクロックサイクルに対し２段を持つレジスタ
の段を通しビットをシフトする為に使用される。読出し
操作の為に、256ビットの二等分したレジスタ20a、20b
から256ビットを出力するには128サイクルのクロックΦ
の期間だけですむ。ゲート21a、21bに制御信号ΦＴが与
えられると、256ビットのシフトレジスタとアレイの半
分部分10a、10b内の256本の列線とが接続される。直列
書込み操作では、Xwによって（ラッチ14内のアドレスに
よって選択された）１本の行線がアクティブにされ、こ
の行のメモリセルの中へデータが書込まれた後でセンス
増幅器11は、ΦＴの後に発生するΦｓによって操作さ
れ、列線をフル論理レベルにセットする。直列読出しサ
イクルは入力15上のアドレスによって開始する。このア
ドレスは、解読され256本のＸ又は行アドレス線（及び
反対側のダミーセル）をアクティブにする。センス増幅
器11は次にΦｓクロックによってアクティブとなり列線
をフル論理レベルにセットし、さらにΦＴによってフク
ティブにされた転送ゲート21a及び21bは256ビットを選
択した行線から対応するシフトレジスタの半分部分20
a、20bへと移動させる。次にシフトクロックΦが与えら
れ、256ビットは各クロックサイクルごとに２段で処理
を行うマルチプレクス回路26を介し直列形式で出力ピン
27上に移動され、故に128クロックΦサイクルを必要と
する。出力ピン27は第１図のビデオ入力２に接続され
る。

第3A図のａに示す行アドレスストローブ▲▼が制
御入力28に与えられるとき、Ｘアドレスが入力15に現わ
れなくてはならない。第3A図のｂに示す列アドレススト
ローブ▲▼、及び読出し／書込み制御は、装置
にランダム並列アクセスを行うその他の制御信号28であ
る。これらの入力は、クロック発生及び制御回路30に与
えられる。回路30は装置の種々の部分の操作を規定する
いくつかのクロック及び制御信号を発生する。例えば、
第3A図のａに示す通り▲▼が低レベルになると▲
▼から得られるこれらのクロックはバッファ14
を、その時入力15に現われる８ビットを受け入れ、ラッ
チさせる。行アドレスは、第3A図のｃで示す期間中、有
効な状態でなくてはならない。直列アクセスは入力29上
の▲▼直列選択命令によって制御される。直列読出
し操作では、第3A図のｂに示す期間中▲▼はアクテ
ィブロー（低レベル）になり信号は高レベルになり、
端子27上のデータ出力は第3A図のｄに示す128サイクル
の期間の間発生する。直列書込みの操作の間、第3A図の
ｂに示す通り▲及び▼信号は、アクティブロー
（低レベル）でなくてはならず第3A図のｅに示す通り、
前の128サイクルの期間の間データ入力ビットは、有効
でなくてはならない。行アドレスが入力16に発生し▲
▼が低レベルになる度ごとにリフレッシュが起こ
る。故に、シフトレジスタの半分部分20a及び20bがデー
タ入力ピン27を通って読み出されるときの128サイクル
の間、新しい行アドレスを▲▼信号といっしょに
チップ５内にロードすることによってリフレッシュを起
こすことができる。シフトレジスタ20a及び20bの動作
は、ΦＴが発生しない限り、妨げられることはない。転
送命令ΦＴは、▲▼によって制御される。シフトレ
ジスタの半分部分20a及び20bでは、データがシフトして
出てゆく一方、直列するデータがシフトしながら入力さ
れてくるので読出し操作が開始された直後も書込み操作
を始めることができる。第１図のシステムでは必要とさ
れないが、この特徴は他のシステムに関し重要である。

第3B図のｊからｑのタイミング表で示す通り、並列アク
セスは発生する。これらの図は、第3A図のａ−ｉに比較
し、時間の尺度が拡大されている点に注意しなくてはな
らない。入力28に行アドレスストローブ信号▲▼
が与えられる時、入力15には、Ｘアドレスが存在してい
なければならない。同様にもう一方の入力28に列アドレ
スストローブ信号▲▼が与えられる間は、Ｙ又は
列アドレスが入力15に現れなくてはならない。入力28に
ある読出し書込み制御信号は、並列するアクセスを行
う為の他の制御信号である。▲▼が第3B図のｊで
示す通り低レベルになる時、▲▼から作り出され
たクロックによって、バッファ14は、入力線15にその時
現れる8TTLレベルビットを受け入れ、ラッチするように
なる。第3B図のｋで示すように▲▼が低レベルに
なる時は、ついで回路30でクロックが発生され、これに
よってバッファ16は入力15上のTTLレベルＹアドレスを
ラッチする。第3B図のｍで示す期間の間行及び列アドレ
スは有効でなくてはならない。読出しサイクルに関して
は、入力28上の信号は、第3B図のｎに示す期間の間高
レベルにあって、端子19に存在する出力は、第3B図のｏ
に示す時間の有効となる。書込みサイクルについては、
第3B図のｐで示す期間信号は低レベルでなくてはなら
ず、第3B図のｑに示す期間の間、端子19上のデータ入力
ビットは、有効でなくてはならない。

行アドレスは、次にくる各々のアクセスによって１づつ
インクレメントされるので、端子22、27及びシフトレジ
スタ20を介する直列アクセスは、通常ひき続き連続して
いる。ビデオデータは、次から次へと続く256ビットの
直列ブロックからなる連続するストリーム（流れ）であ
るので、ΦＴ転送クロックが発生した後の直列アクセス
の為の次のアドレスは、常に最後の行アドレスに１を加
えたものになる。最も簡単なシステムでは、マイクロコ
ンピュータ８が、直列読出しの為の行アドレスを送って
いるので、各々の直列読出し命令が発生した後でマイク
ロコンピュータ内のアドレスカウンタは、インクレメン
トされる。この機能は以下で説明する通り第２図のチッ
プ上で行われる。これに対し、端子19を介しての並列ア
クセスは順番にではなくランダムに行われ、アドレスは
マイクロコンピュータ８内で発生されなければならな
い。

第４図では、第２の装置に関するセルアレイ10の一部及
び共働するシフトレジスタ段20a及び20bが概略図で示さ
れている。アレイの中央に位置された４つの256の同一
のセンス増幅器11は、半分の４本の列線38a及び38bに接
続され、図示されている。各々の半分の列線38a又は38b
には、容量素子40及びトランジスタ41を持つ128のワン
トランジスタセルが接続される。このセルはＣ−K Kou
に付与されテキサス・インスツルメンツに譲渡された米
国特許第4,204,092号又は米国特許第4,012,757号に開示
される形式のものである。行線43は、行デコーダ12の出
力線であって各々の行に含まれる全てのトランジスタの
ゲートに接続される。アレイの中には256の同一の行線4
3がある。各々の半分の列線38a又は38bには、図示され
ていないが従来の形式のダミーセルが接続される。Xw
（Ｘ書込み）アドレスが左側のアレイの半分部分10aの
中の回線43のうちの１本を選択する時、これと共働する
トランジスタ41がオンになり、この選択されたセルの為
の容量素子40を半分の列線38aに接続する。一方、同時
にこの選択された線の反対側にあるダミーセルがアクテ
ィブになり、ダミー容量素子を半分の列線38bに接続す
る。

直列I/Oレジスタ20a及び0bはセルアレイの反対側に位置
されるシフトレジスタ段50a又は50bから構成される。各
々の段の入力51は、通常の方法で次にくる段の出力52を
受けとるように接続される。レジスタは、チップ外部か
ら与えられるクロックΦから生まれた２相のクロックΦ
１、Φ２と遅延されたクロックΦ1d及びΦ2dで操作され
る。即ち、クロックΦは、反対の位相のもう１つのクロ
ックを発生する為に使用する。各々のこれらクロックは
遅延クロックを発生する為に使用される。第１段50a又
は50bの入力24a又は24bは、データ入力マルチプレクス
回路23から接続され、最終段50a及び50bからの出力は、
データ出力マルチプレクス回路26に与えられる。転送ゲ
ート21a、21bは、半分の列線38a又は38bとシフトレジス
タ段50a又は50bとの間を直列に接続するソースからドレ
インへの電気的パスを持つ256の同一のトランジスタか
ら構成される。トランジスタ53のゲートは回線54によっ
てΦＴのソースに接続される。

シフトレジスタの段50a又は50bは、Donald J.Redwineに
付与され、テキサス・インスツルメンツに譲渡された米
国特許第4,322,635号に開示される雑音限界が向上さ
れ、高速性能を持つ四位相ダイナミックラシオレス（比
率の少い）形式である。この形式のシフトレジスタ段
は、最小のサイズのトランジスタを用い、低電力消費で
さらに高いレートでクロックされることが可能である。
各々のレジスタ段50a又は50bは第１及び第２のインバー
タートランジスタ55、56といっしょになった各々のイン
バーターの為のクロックロードトランジスタ57又は58か
ら構成される。転送トランジスタ59又は60が各々のイン
バーターを次のインバーターに接続している。負荷装置
57、58のドレインは＋Vddになり、インバータートラン
ジスタ55及び56のソースは、回線61及び62上に与えられ
たΦ１又はΦ２に接続される。

各段の操作は、第3A図のf₁からf₄に示すT₁からT₄の時間
を４つ別々の瞬間に分けた各々の瞬間における回路の条
件を調べることによって理解される。時間T₁にではΦ１
及びΦ1dは高レベルであり、一方Φ２及びΦ2dは低レベ
ルである。この時間は、トランジスタ57、59がオンにな
っていて、ノード63、64が高レベルまで充電されてい
る、条件が定まってないプレチャージ期間である。この
時間の間トランジスタ58、60は、オフであり故にレジス
タ内のデータに応じて、ノード51及び52は、高レベル又
は低レベルのいずれかとなることになる。Φ２は低レベ
ルでノード64はプレチャージされるので、トランジスタ
56がオンになることによって、トランジスタ56のソース
は、そのソースを通って放電され、低論理の状態または
Vssまで戻る。この動作によってトランジスタ56のドレ
イン・チャンネル及びソースを低論理状態まで下げられ
ることでノード64に好ましい電荷蓄積条件が設定され
る。

時間T₂では、Φ１は低論理となりΦ1dは、高論理のまま
であるので、この時間の間に、ノード63及び64は充電さ
れる。入力ノード51に、低レベルの電荷が存在する場
合、これらノード63及び64は高レベルのままであり、ノ
ード51に高レベルの電荷が蓄積さている場合、これらノ
ード63、64は、トランジスタ55を通ってVss（Φ１が低
レベル）まで放電することによって低レベルになる。ど
ちらの場合でも、入力51上のデータと逆のデータがノー
ド64に転送される。Φ1dが低レベルになると、トランジ
スタ59はオフになり、ノード64上の電圧が絶縁され、時
間T₃へと移る。全てのクロックは低レベルであり回路
は、零条件に設定されている。

時間T₄では、T₁の期間に最初の半分の段に対し発生した
期間と同様の後の半分の段に対する条件の設定されてい
ないプレチャージ時間が開始し最終的結果は、Φ2dの最
後のデータの再び逆の状態を求めたものとなり、出力52
上に現れる。故に１ビット又は１段の遅延時間には、Φ
１とΦ1dの組とΦ２とΦ2dの組を加えた期間が必要とな
る。

シフトレジスタ段は、アレイ10の相対する両側の列線38
a又は38bの１本おきの線に接続される。二等分にした配
置の利点は隣りあう列線の間ではなく、１本おいた列線
同士の２本の線の間に接続する為に適するように各段ご
とに６個のトランジスタを設計するのはずっと容易にな
るという点である。ここで示す形式のダイナミックRAM
アレイ内の列線の間の間隔は、数ミクロンである。シフ
トレジスタを構成する６つのトランジスタを作る為の配
置区域は、明らかにこの列線の間隔の２倍となり広くな
る。

二等分されたシフトレジスタの半分部分50a、50bの両方
をアレイの同じ位置し、半分をもう半分の上部に配置す
ることによっても同じ結果が得られる。偶数ビットが全
てアレイの一方の側に位置され、奇数ビットが全て反対
側に位置された第１図又は第3A図及び第3B図の配置は、
センス増幅器の操作に最適なバランスを持つ点で有利で
ある。1982年３月24日号のエレクトロニクスの134頁に
記載される折り重なる（フオールデッド）ビットを使用
するダイナミックRAMは、アレイの同じ側にシフトレジ
スタの両方の半分部分を有しているが、第４図と電気的
に等価に１つおきの列線を接続されている。

シフトレジスタ段を接続する為に使用されない時、その
使用されない側の各々の列線の先端には、ダミー転送ト
ランジスタ53′が位置される。このことによってセンス
増幅器11に対する入力は電気的にも物理的にも均衡が保
たれさらに、ダミー容量素子67にも接続されこの容量素
子は、レジスタ20a、20bから送られてくる電圧を検知す
る時に機能する。ΦＴ信号が線54上に現れる時、両側の
列線38a、38bには、両側にあるトランジスタ53又は53′
の容量素子を通して、同量の雑音が接続されるので、差
動センス増幅器に入力が与えられると雑音パルスは有効
に取り消される。バランスをとる為、ダミー容量素子
（図示せず）と同一の容量素子67が段50a又は50bが検知
される側と反対側の列線に接続される。

一つおきのビットに接続する入力24a、24bを持つマルチ
プレクス回路23は、Φ1d及びΦ2dによって駆動されるゲ
ートを持つ１対のトランジスタ70a、70bを有している。
これらのトランジスタと直列に接続するトランジスタ69
は、ゲート上に直列選択SSをラッチしているのでデータ
だけが、マルチチップメモリ板内の選択された単数又は
複数のチップのシフトレジスタの中に転送される。直列
データ出力マルチプレクス回路26は、トランジスタ72
a、72bを有している。これらのドレインにはΦ１又はΦ
２が接続され、これらのゲートには、最終段出力25a又
は25bが接続される。論理ゲートの付いたトランジスタ7
3a、73bは、トランジスタ72a、72bの各々のゲートをそ
れらのそれぞれのソースに接続する。Φ１、Φ２で駆動
されることによって他が有効になるとトランジスタ74
a、74bは、短絡し１の出力はVssになる。NORゲート75は
端子27に出力を発生する。

直列データ入力又は直列データ出力の入出力レートは、
クロックレートΦの２倍ある。第3A図のｄ又は第3A図の
ｅで示す通り256の直列ビットを転送入力したり転送出
力する為には、128のφサイクルが必要とされる。これ
は、シフトレジスタを二等分することによって得られる
結果である。１ビットのデータの位置を１つシフトさせ
るのに２つのクロックサイクルが必要とされるので、25
6段全てを直列に接続する場合には、256のクロックサイ
クルが必要とされる。この形式の一部は例えば約10MHz
でクロックされるので、20MHzの直列データレートが可
能となる。

第４図の回路では、センス増幅器の両側に位置される８
本のデータ線70と８本のデータバー線71（それぞれ、４
本のデータ・データバー線のみ図示する）の組によって
ランダムアクセスが可能になる。列線38a、38bは、Ｙ選
択トランジスタ72によってデータ線70及びデータバー線
71に選択的に接続される。Ｙ選択レジスタ72のゲート
は、Ｙデコーダ18の出力を受けとっている。Ｙデコーダ
18は、（256本の列線から）８本の列線を選択し、デー
タ線70のある側の８つのトランジスタ72のゲート及び、
データ線71のある側の対応する８つのトランジスタ72の
ゲートに論理１電圧を与えているので選択された８本の
列線は、（当然、適当なバッファを通して）入力／出力
端子19に接続される。回線70、71及び端子19によるラン
ダムアクセス又は並列アクセスには、直列アクセスの為
には、128クロックφ期間を要したのに比べたったの約
１サイクル時間しか必要としない。メモリの為の１サイ
クル時間は、Φ期間と同様である必要はない。例えば、
クロックΦのレートが10MHzであればこの期間は、100ナ
ノ秒となり、これに対し並列読出しアクセスは150ナノ
秒となる。

ΦＴ、ΦＳ及びXw信号のタイミングは直列読出し、リフ
レッシュ及び直列書込みとによって異なる。電圧は、第
3A図のｇ、ｈ及びｉに示される通りである。読出し及び
リフレッシュは、リフレッシュが、転送命令φＴを含ま
ないことの他は同様であり、書込みには、シーケンスが
逆になるので逆にする必要がある。直列読出しサイクル
の場合、メモリ容量素子40の行から送られてきたデータ
は、Xw電圧によってトランジスタ41の行を通って列線に
転送され、さらにΦｓでセンス増幅器11によって検知さ
れ、次にΦＴにおいて転送ゲート21a、21bを通し、シフ
トレジスタ20a、20bに接続される。直列書込みサイクル
の為には、逆のシーケンスが発生しなくてはならない。
この場合、シフトレジスタ内のデータが列線に転送され
るのでまずΦＴにおいて転送ゲート21a、21bがオンとな
らなくてはならず、次にデータはφｓにおいて検知さ
れ、Xwが高レベルになると瞬時に選択された行のトラン
ジスタ41をオンにした後、さらに直列シフトレジスタの
データの状態をセルアレイ10内の選択された行の容量素
子10にロードする。

ちょうどアドレスが検知されサイクルの開始時に命令
を検知され、さらにクロック発生器30内のこの情報を使
用することによって適当なシーケンスが選択される。▲
▼及び▲▼が発生することから発生される命
令ΦＴは、第3A図のｇからｉに示す通りが高レベルか
低レベルかどちらであるかに応じて▲▼より早い
又は遅い時点のタミングで切り換えられる。

第５図を参照すると、本発明のシステムで使用されるマ
イクロコンピュータは、追加のチップ外プログラム又は
データメモリ80（必要とされる場合）、及び種々の周辺
入力／出力装置を持ち、これらが全てアドレスデータバ
ス７及び制御バス９で相互接続される従来の構造の単一
チップマイクロコンピュータ装置８を有している。

単一の双方向性多重アドレス／データバス７が図示され
ているがこの代わりに別個のアドレスバス、データバス
を使用することもできる。プログラムアドレス及びデー
タ又はI/Oアドレスも外部バス上で別々にすることがで
きる。マイクロコンピュータはフォンノイマン又はハー
バード形式、又はこれら２つの形式を組合わせた形式の
ものである。

マイクロコンピュータ８は、例えばテキサス・インスツ
ルメンツによって部品番号TMS−7000として市販される
装置の１つ又はモトローラ6805、ザイログZ8又はインテ
ル8051等の部品番号で商業的に入手可能な装置の１を使
うことができる。内部構成の細部は、変更するがこれら
の装置は、一般にプログラムを記憶する為のチップ上RO
M又はリードオンメモリ82を中に含み、場合によって
は、チップ外から送られてくるプログラムアドレスも持
つことができるが、どんな場合でもメモリ５の為のチッ
プ外データアクセス手段は有している。

図に示す典型的マイクロコンピュータ８は、データ及び
アドレスを記憶する為のRAM又はランダムアクセス読出
し／書込みメモリ83と、演算又は論理操作を行うALU84
と（通常何本かの別個のバスから構成される）データ及
びプログラムアドレスをある位置から他の位置へ転送す
る内部データ及びプログラムバス装置85とを有してい
る。ROM82内に記憶された命令は、１度に１つづつ命令
レジスタ87の中へとロードされ、このレジスタから与え
られた命令は、制御回路88内で解読されマイクロコンピ
ュータの操作を規定する制御信号89を発生する。自動式
インクレメンテインであるか又はALU84をカウンタの内
容が通過することによってインクレメントされる形式の
プログラムカウンタ90にROM82はアドレスされる。スタ
ック91は、割込みやサブルーチンの発生に応じて、プロ
グラムカウンタの内容を記憶する為に内蔵されている。
ALUは２つの入力92及び93を有し、これらのうち１方
は、データバス85からロードされる１つ又は２つ以上の
一時的記憶レジスタ94に接続される。累算器95はALUの
出力を受けとり、累算器の出力はバス85によってRAM83
又は、データ入力／出力レジスタ及びバッファ96のよう
な最適な転送先へと接続される。割込みは、割込み制御
97によって処理される。割込み制御は、制御バス９を介
しチップ外の回路と接続されていて、マイクロコンピュ
ータ装置８及びシステムの複雑性に応じ割込み要求、割
込み認識、割込み優先コード及びこれと同様のものを処
理している。リセット入力も割込みとして取り扱われ
る。ALU84及び割込み制御97と共働する状態レジスタ98
は、ALU操作から与えられるゼロ、桁上げ、桁あふれ等
のような状態ビットを一時的に記憶する為に設けられて
いる。割込みがあると状態ビットはRAM83内に、又は割
込み時の為のスタックに保持される。メモリアドレス
は、外部バス７に接続されるバッファ96を通ってチップ
外に接続される。特定のシステム及びそのシステムの複
雑性に応じてチップ外データ又はプログラムメモリ80及
びI/O81、さらにチップ外ビデオメモリ５をアドレスす
る為にこのデータ通信路は使用される。これらのバス７
に接続されるアドレスは、RAM83、累算器95又は、命令
レジスタ87さらにプログラムカウンタ90内でも発生す
る。（制御ビット89に応答して）メモリ制御回路99は、
制御バス９に与える命令を発生したり又は制御バス９か
らの命令に応答し、適宜にアドレスストローブ、メモリ
イネイブル、書込みイネイブル、ホールド、チップ選択
等を行う。

操作では、マイクロコンピュータ装置８は、１又は一連
のマシンサイクル又は状態時間の間にプログラム命令を
実行する。例えば水晶発振器によって与えられる5MHzの
クロック入力に関しては、100の入力をマイクロコンピ
ュータチップに与える為にはマシンサイクルは200ナノ
秒となる。その為連続するマシンサイクル又は状態にお
いて、プログラムカウンタ90は、インクレメントされ新
しいアドレスを発生し、このアドレスは、ROM82に与え
られ命令レジスタ87への出力を発生する。この出力は制
御回路88で解読され、一連のマイクロコード制御ビット
89の組を発生し、バス85及び種々のレジスタ94、95、9
6、98等をロードする為に必要な種々の工程を行なわせ
る。例えば、典型的なALU演算又は論理操作は、（命令
語のフィールドの）アドレスを命令レジスタ87からバス
85を介しRAM83（これはソースアドレスのみ又はソース
アドレスと転送先アドレスの両方を含む）の為のアドレ
ス回路にロードする工程と、RAM83から一時的レジスタ9
4及び／又はALUの入力92にアドレスされたデータを転送
する工程とを含む。マイクロコードビット89は加算、減
算、比較、論理積、論理和、排他的論理和等といった命
令の組の中からとりだした１つの形式にALUの操作を規
定する。状態レジスタ98はデータ及びALUの操作に応じ
てセットされ、ALUの結果は、累算器95の中へロードさ
れる。他の例では、データ出力命令は、RAMアドレスを
命令のフィールドからバス85を介しRAM83に転送しこの
アドレスで指定されたデータをRAM83からバス85を介し
出力バッファ96に転送し、故に外部アドレス／データバ
ス７上に出力させる工程を含んでいる。書込みイネイブ
ル等の様な所定の制御出力がメモリ制御回路99によって
制御バス９の回線に発生される。このデータ出力の為の
アドレスは、前のサイクルでバッファ96を介しバス７上
に接続されたアドレスである。前のサイクルではこのア
ドレスは、メモリ制御99から制御バス９に送られるアド
レスストローブ出力によってメモリ80又はメモリ５の中
でラッチされる。外部メモリ制御装置は、▲▼及
び▲▼ストローブを発生する為に使用される。バ
ス７が８ビットである場合には、メモリ５の為の２バイ
トのアドレスは、２マシンサイクルを使ってバス７に接
続されバス７が16ビットである場合は１マシンナイクル
で接続される。

マイクロコンピュータ８の命令の組は、内部的ソース又
は、送信先がRAM83、プログラムカウンタ90、一時的レ
ジスタ94命令レジスタ87等であるビデオメモリ５、追加
メモリ80又はI/Oポート81からの読出し及び書込みを行
う命令を含む。マイクロコード化されたプロセッサで
は、上記のような各々の操作は、内部バス85及び外部バ
ス７上をアドレス及びデータが転送される一連のマシン
状態を含む。選択的に、本発明は、マイクロコード化さ
れていない形式のマイクロコンピュータ８を使用しても
よい。このマイクロコンピュータでは、１つの命令は１
マシン状態時間で実行される。マイクロコンピュータ８
を選択する上で必要な条件は、データ及びアドレスと種
々のメモリ制御信号がチップ外から入手できることと、
時間的拘束条件の中でビデオデータを発生し更新する為
のデータ処理レートが適当であることの二点である。

マイクロコンピュータシステム及びメモリ技術は、８ビ
ットあるいは16ビットのシステム又は、24ビット、32ビ
ット等といった他の構成でも有効であることはわかって
いるが本発明のビデオメモリ装置はバス７に関しては８
ビットのデータ送信路について説明されている。本発明
は、８ビットのデータ送信路、及び12ビットから16ビッ
トのアドレス指定機能を有する形式で外部メモリ80は必
要とせず、周辺回路81は単にキーボード又はそれと同様
のインターフェイス装置にたぶんディスクドライブを加
えたものだけで構成される小型のシステムで実益を発揮
する。IEEE488形式の装置のようなバスインターフェイ
スチップを例えば周辺回路81の中に含ませることもでき
る。

第６図で示す通り、ビデオメモリ５は、１つの×８メモ
リ装置を使うかわりに８つの×１メモリ装置を使って構
成される。本発明の実施例では、８つの半導体チップ５
が使用されていて、８つ全てのチップは64K×１又はた
ぶん16K×１の形式であり、各々は第２図で前に説明し
た直列出力レジスタを有しているが、８ビットのI/O回
線19の代わりに１ビットの規模のI/Oを有している。フ
ルカラーテレビ形式のディスプレイ１に対しては、３色
ビット当たり８ビットを使うと、64K×１メモリ装置か
ら成る４つのバンク（１つのバンクに８つのチップを用
いる）で構成されるメモリシステムが必要になる。画面
上の各々の走査線は、（図で示す１本だけのビデオデー
タ入力線２の代わりに）８本のビデオ信号入力線２の各
々の線の為に１方の後で他方が交互にクロックされる２
つの256ビットレジスタを使用することができる。マイ
クロプロセッサ８及びバス７は、第６図で示す通り各チ
ップに対し１本づつの８本のデータ線６によって（第２
図に示す×８フォーマットの代わりに）各々のチップ上
の「×１」フォーマット内の８ビットのビデオデータに
並列にアクセスする。８つ全てのチップに対するアドレ
ス入力15はバス７から同一のアドレスを受けとり、８つ
全てのチップはバス９から同一の制御入力を受けとって
いる。各チップに対し１本である８本の直列出力は、８
ビットシフトレジスタ127のそれぞれのビットに接続さ
れる。直列クロツクΦは、８つのチップ５に接続される
前に８つに分割される。直列レジスタ127に印加される
クロックΦは８ビットシフトされビデオ信号入力線上に
出力され、さらに、他の８ビットが個々のチップ上にあ
るレジスタ20からレジスタ127へとロードされる。他の
選択例としては、補助シフトレジスタ127を使う代わり
に、８本の出力線27をカラーテレビの８本の並列するビ
デオ信号入力に接続することができる。

いくつかのシステムにおける重要な特徴は、第２図の直
列データ22を持つことである。直列入力とは、第２図に
示すチップの入力22に接続する回路106に入力される一
連の直列ビデオデータを供給する第７図に示す受信装置
又はビデオテープ再生機構105から与えられるビデオデ
ータを指す。この入力されてくるビデオデータは、直列
レジスタ20a、20bからセルアレイ10の中へと書込まれ
る。これと同時にRAMアレイ内では、ビデオデータは、
並列アクセスポート19を使ってマイクロコンピュータ８
によって処理され、その後レジスタ20a、20bと端子27を
介し、ビデオ信号線２へ印加される。この装置の１つの
使用例では、受信器又は、テープ105から与えられるビ
デオ信号の先頭にマイクロコンピュータを介して文章又
は図表をつけ加える為に使われる。他の使用例では、ビ
デオデータを直列にアレイ10内に書込み、データを並列
に読出しマイクロコンピュータのRAM83内に一時的にバ
イトを記憶させておき、ALU84によって演算操作を行っ
た後で修正されたデータを再びアレイ10内に書込み、そ
こから直列にデータをビデオ信号入力２に読みだすこと
によって、受信器又はテープ105から受けとったビデオ
信号を向上又は修正する為に使用している。これに関し
本発明のシステムの利点は、レジスタ20a、20bが直列し
て読出されると同時に直列してロードされることもでき
ることである。即ち、第3A図のｄ及びｅで示す通りデー
タ入力とデータ出力がオーバーラップして行われる。直
列入力及び直列出力に使用される128クロックサイクル
の間、アレイ10は書き直し、更新又は修正操作を行う為
マイクロコンピュータ８によって並列にアクセスされる
ことができる。

第８図を参照すると、アレイ10を含む半導体チップはリ
フレッシュアドレスカウンタ108も有している。リフレ
ッシュアドレスカウンタ108は、８ビットの256のうちの
１つの行アドレスを発生しマルチプレクス回路109によ
って行データ12の入力13に接続されるので、行デコーダ
は、ハッファ14を介しアドレス入力端子15から又はカウ
ンタ108からのいずれかからアドレスを受けとることが
できる。このカウンタは自動インクレントの形式である
ので、入力Incを受けとる時は常に現在の計数に計数１
が加えられる。カウンタ108は、Lionel S.White及びG.
R.Mohan Raoに付与した米国特許第4,207,618号及び第4,
344,157号と、David J.McElroyに付与した米国特許第4,
333,167号に開示されているチップ上リフレッシュアド
レス発生回路として機能する。上記特許は全てテキサス
・インスツルメンツに譲渡されている。リフレッシュに
は列アドレスは必要とされない。Φｓクロックの接続さ
れる前の行アドレスX_wは、第3A図のａ、ｈ及びｉに関連
して説明した通り、アドレス指定された行の256個全て
のセルをリフレッシュさせる為に働く。直列読出し又は
直列書込みの為に行がアドレスされる時、この行アドレ
スもこの行の中のデータをリフレッシュする。同様に読
出し書込みの際の並列アクセスもその行をリフレッシュ
する。故に、テレビ走査を行う為に必要とされる通常の
サンプルレートで直列読出しによってビデオデータがサ
ンプリングされれば各々の行は、4msのリフレッシュ期
間（60フレーム／秒はサンプリングの間の17ミリ秒であ
る）内はアドレスされることがない。直列読出しと直列
読出しの間の時間は、マイクロコンピュータ８は必ずで
はないがだいたい全ての行にアクセスし、リフレッシュ
を行うような頻度で並列読出し及び書込みを行ってい
る。故に、ROM82内のマイクロコンピュータプログラム
はインクメントされた行アドレス及び▲▼をある
一定の伝送レートで送り出す為のカウンタループを有
し、これによってリフレッシュアドレスの詳細が確実に
合致するようにしている。しかしながら、リフレッシュ
オーバーヘッドでマイクロコンピュータのプログラムの
実行時間が占められるのを避ける為に第８図で示すシス
テムは、チップ上のアドレスを提供する為にカウンタ10
8を設け、マイクロコンピュータは▲▼制御信号
を与える為だけである。即ち、▲▼を受けとり▲
▼は受けとらない時であって、と▲▼が高
論理であると、マルチプレクス回路109はカウンタ108の
内容が行デコード回路12に接続されるように切り換えら
れ、Φｓがアクティブにされる時は行をリフレッシュす
る。直列のデータ入力出力も並列のデータ入力出力も開
始されることはない。次のリフレッシュを行う為カウン
タ108をインクレメントするINC命令が発生される。更
に、他のシステムでは、チップ上リフレッシュ信号は例
えば米国特許第4,344,157号に示すタイマー110からチッ
プ上で発生される。タイマー110はリフレッシュ命令を
少くとも（４ミリ秒）×（1/256）＝16マイクロ秒ごと
に１度発生する。このリフレッシュ命令は前にチップ外
のリフレッシュ要求で説明したのと同様にマルチプレク
ス回路109Φｓ及びInc命令をアクティブにする。ビデオ
のような最も使用されるシステム内のレジスタ20を介し
た直列I/Oでは、常に順番に並ぶ一連の行にアクセスす
る必要がある。故に、第８図に示すようなチップ上の25
6のうちの１つのカウンタ111が使用されると直列アクセ
スを行う為にマイクロコンピュータ８からの行アドレス
を与える必要性をなくすことができる。これは、リフレ
ッシュカウンタ108と同じ機能を行う。即ち、リフレッ
シュの為の別個のカウンタを設ける必要がないので１つ
だけカウンタが必要となる。第８図に示す通り、しかし
カウンタ111は、▲▼命令が発生する時はいつでも
マルチプレクス回路109に対し行アドレスを発生し（Ｗ
信号に応じて）直列読出し又は書込みを開始し、故に並
列アクセスの為だけに▲▼及び▲▼に使用
されるようにしてもよい。カウンタ108は自動的にイン
クレメントされるので、アクティブされる度ごとにマル
チプレクス109にアドレスを発生し、カウンタはまたイ
ンクレメントされるので次の要求によって次の一連の行
アドレスが発生される。

他の特徴はシフトクロックΦが、マイクロコンピュータ
８とは別に発生されることである。第８図に示す通り、
クロック発生回路113はシフトクロックΦを発生する為
に使用される。このクロックは分割回路114で128に分割
され、行アドレスカウンタ111への入力を発生しさらに
クロック回路30への入力も発生し128Φサイクルの終わ
る度ごとに直列読出しを開始する。Φ発生回路113及び1
28で分割する回路114は、第８図で示す通りチップ外に
あるが或は選択的にアレイ10といっしょにチップ上に作
ることもできる。レジスタ20及び回路19を介するアレイ
10への直列アクセス及び並列アクセスは非同期であるこ
とに注意してほしい。即ち、Φ発生回路113はマイクロ
コンピュータ８のクロックと同期させる必要はないがそ
の代わり第１図のビデオディスプレイ１又は第７図の受
信器105からのビデオ信号106とは同期されている。

第７図に示すこれらの特徴と直列入力とを有利に利用す
るシステムは、例えばゲーム、教育機器、又はカタログ
オーダー等に適した機械と人が相互に連絡可能なホーム
テレビに用いることができる。即ち背景を示すビデオデ
ータは、ケーブル又はVCRから直列入力22を介し接続さ
れ、使用者は（I/O 81によって接続されるキーボード、
操作管、その他同様の装置を使って）自分の入力をマイ
クロコンピュータ８を介し背景であるビデオデータの上
に重ねて自分の入力を入力し、その結果使用者の入力を
含むビデオデータが回線２を介し画面１上に与えられ
る。この同じビデオデータ又は選択例ではいろいろ加え
られたデータのみがケーブル又は無線通信によってデー
タ入力者のもとへ送り返されてきてカタログオーダーや
ケーブルでの銀行取引又は教育用テストの採点等のよう
な応用に使用される。

このシステムの主旨は、ビデオ以外の通信システムにも
有効である。例えば、多重音声（電話による）又はデジ
タルデータがマイクロ波又はファイバーオプティックス
伝達チャンネルを介し非常に高いビットレートで直列で
転送される。このデータは第７図の回線２又は回線106
内の直列データとフォーマットが同様である。従って、
上記で説明したメモリ装置５はこの形式のデータを処理
する上で非常に有効である。データは直列のシーケンシ
ャルにアドレスされる（自動インクレメントする）ポー
トを介し通信リンクからメモリ５内へと書込まれ、及び
１又はこのポートによってメモリ５から通信リンクへと
読み出される。即ち、メモリ５及びマイクロコンピュー
タ８は受信器、送信器、アレイ回路又はラジオ送受信器
の一部として構成することができる。１度メモリ５内の
アレイ10に入ると、データはマイクロコンピュータ８に
よって並列にランダム形式でアクセスされ、エラー検出
及び訂正アルゴリズム、又は種々のチャンネルのデマル
チプレクス又はマルチプレクスの実行又は選局や暗号化
又は解読、他方局のネットワークへのフォーマットの変
換及びこれと同様の処理の実行によって電話システムの
為のD/A又はA.D変換装置で使用される。

このシステムの主旨は、他に、バルク記憶の為に磁気デ
ィスクを使うマイクロコンピュータシステム内で使用さ
れる。例えば、ウインチェスターディスクと呼ばれるも
のは、第７図のビデオデータレートと同様の何十メガビ
ット毎秒というビットレートで直列にアクセスされる数
メガビットの容量を提供できる。プログラムは64Kバイ
ト又は128Kバイトという大規模ブロックでディスクから
メモリ５へダウンロードされ、次に与えられたタスクが
完了するか又は、割込みが発生するまでマイクロコンピ
ュータがメモリ５からの命令を実行する。次のブロック
が入力22を介しメモリ５に書込まれる一方、メモリ５の
内容が読み出されたり線２によってディスク記憶容量へ
と送信することもできる。

発明の効果 上述のように本発明は、各メモリに対する直列アクセス
と並列アクセスを独立に行うことができ、例えば画素１
つに対し複数ビットのデータを必要とするカラービデオ
データの高速な処理を可能にする。

本発明は特定の実施例に関し説明してきたがこの説明は
構成の限定を意図するものではない。ここに説明した実
施例の種々の改変、及び本発明の他の実施例は、この説
明を参照すると、当業者には明らかであろう。故に添付
特許請求の範囲は本発明の真の主旨の中に含まれるこの
ようないずれの変形又は実施例もカバーするものと考え
る。

【図面の簡単な説明】

第１図は、本発明の概要を説明するためのビデオディス
プレイシステムの電気ブロック図である。 第２図は、第１図のシステムで使用される並列及び直列
アクセスという本発明の特徴を用いた半導体メモリ装置
の電気ブロック図である。 第3A図及び第3B図は、第２図の装置の様々な部分におけ
る時間に対する電圧又は時間に対するその他の条件を表
わすグラフである。 第４図は、第２図の装置内のセルアレイの電気的概略図
である。 第５図は、第１図のシステムで使用されるマイクロコン
ピュータ装置を示す電気的ブロック図である。 第６図、本発明の一実施例を示すビデオディスプレイシ
ステムの電気的ブロック図である。 第７図は、直列ビットデータ入力を含むビデオディスプ
レイシステムを示す電気的ブロック図である。 第８図は、第７図のシステムにおいて使用し得るビデオ
ディスプレイメモリを示す電気的ブロック図である。

フロントページの続き (72)発明者 デビッド スミス ラフイットウ アメリカ合衆国 テキサス州 ヒュースト ン，テラス ウインド レーン 8302 (72)発明者 ジョン エム．ヒューズ アメリカ合衆国 テキサス州 スプリン グ，エヌ．グリーンフィールド16334 (56)参考文献 特開 昭55−129387（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】各メモリが、 メモリアレイと； アドレス情報に応答して上記メモリアレイをアドレスす
   るアドレス回路と； 上記メモリアレイをアクセスする第１及び第２のアクセ
   ス回路であって、上記第１のアクセス回路は直列ビット
   データを上記メモリアレイから入力し上記メモリの外部
   へ出力する直列レジスタを有し、上記第２のアクセス回
   路は上記メモリの外部と並列ビットデータを入出力する
   並列ビットデータ入出力部を有する上記第１及び第２の
   アクセス回路と； を含む複数の上記メモリ、および アドレス情報を上記複数メモリの各上記アドレス回路に
   供給し、各上記第１のアクセス回路を介して直列ビット
   データを出力せしめ、かつ、上記第２のアクセス回路を
   介して並列ビットデータを入力せしめるプロセッサ、 を含む電子装置。