JPH06100895B2 - 電子装置 - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は電子装置に関し、更に詳しくは、例えばビデオ
データのような多量のデータに対し直列／並列アクセス
処理が可能な電子装置に関する。

ビデオデイスプレイは、ワードプロセツサ、ホームコン
ピユータ、ビジネスコンピユータ及びターミナル等これ
と同様の装置のような広範囲のマイクロコンピユータに
基づくシステムで使用されている。このようなシステム
の典型的な仕様装備の中のビデオ画面上に表示されるデ
ータはビデオメモリから読出される。ビデオメモリはビ
ツトマツピングされ、即ちメモリアレイ内に記憶される
データと（画素と呼ばれる）画面上の目で見ることので
きる点との間の一対一対応を含んでいる。メモリは特に
カラービデオの場合には非常に大規模なものでなくては
ならず、ビデオデータへのアクセスレートは、20MHz又
はそれ以上の速度で非常に高速である必要がある。更に
有効期間のほぼ何分の１かの期間に更新を行えるように
マイクロコンピユータは、メモリにアクセスしなければ
ならずメモリの操作速度に関する要請をさらにきびしく
している。速度に関する要請は、バイポーラ又はスタテ
イツクMOS RAMを使うことによつて満足することができ
るであろうがこれらの装置は、コスト高でビツト密度が
低い為システム自体の大きさ及び複雑性が増し、システ
ムのコストは高くなつてしまう。

ワントランジスタダイナミツクセルを使うＮチヤンネル
シリコンゲートMOS型メモリ装置では、セルのサイズを
最小にすることができ、ビツト密度を上げ、コストを低
減することができる。故にこれらは、コンピユータやデ
ジタル装置に最も広範囲に仕様されている。このような
装置を非常に大量に生産することによつて、「ラーニン
グカーブ」の法則に従いコストは低下の一途をたどり、
生産量の増加に伴いこのコストの低下現象が続く傾向に
ある。さらに、描線の解像度やその他の工程技術が改良
されたことが要因となつてビツト密度は、装置あたり最
近10年間で1Kから4Kまでの増加を実現することができ
た。今日では16Kから64Kビツトの装置が大量生産され25
6Kビツト又は１メガビツトの装置が設計されている。MO
SダイナミツクRMAはバイポーラやスタテイツクMOS RAM
に比べ比較的アクセスタイムが低速であるが現在の生産
のすう勢では高速ダイナミツクRAMは、通常歩留りが低
く故に最も高価である。

直列ポートを持つダイナミツクRAM装置は、G.R.モハン
ラオに発行した米国特許第4,347,587号、ドナルドJ.レ
ツドワイン、ライオネルS.ホワイト及びG.R.モハンラオ
に発行した米国特許第4,281,401号及び第4,330,852号、
及びドナルドＪレツドワインに発行した米国特許第4,32
2,635号及び第4,321,695号に開示されている。これらは
全てテキサス・インスツルメンツに譲渡されている。こ
れらの装置は、米国特許第4,239,993号に説明される広
範囲に使用されている64Kビツト「バイ１」ダイナミツ
クRAM装置と構造が同様であるが直列I/Oの為に256ビツ
ト直列シフトレジスタが加えられている。

本発明の第１の目的は、基本的な設定と同じ凡用MOSダ
イナミツクRAMに追加のシーケンシヤル直列アクセス機
能を加えたものを使つて性能を落とさずに従来の並列ラ
ンダムアクセス機能も保持し、大量生産による経済性も
持ちMOS DRAMの設計における改良も行われる一方で、高
い解像度のカラービデオデイスプレイに必要とされる高
いビツトレート性能を満足させるビデオデイスプレイの
ようなシステム内で使用する為のデユアルポート半導体
メモリ装置を提供することである。本発明の第２の目的
は、コストが低く大量生産に適していてビデオデイスプ
レイシステムのような応用に特に適しているこの改良さ
れた直列／並列形式のメモリ装置内でのアクセスを提供
することである。

発明の概要 本発明の実施例に従うとビデオデイスプレイシステム
は、ビツトマツピングされたビデオ情報を高速クロツク
レートで直列読出しする為にアクセスされ且つ表示すべ
き情報を発生し、更新する為に並列にアクセスされるビ
デオデータを記憶する為のメモリ装置を使用する。マイ
クロコンピユータによるメモリへの並列アクセスは、直
列ビデオデータがクロツク出力される一方で発生するの
で、マイクロコンピユータI/Oとビデオ出力との対立は
非常にわずかの量ですむ。直列レジスタがつけ加えられ
たダイナミツクMOS RAMがこのデユアルポートメモリを
提供する。

特定の実施例に関する説明 第１図に本発明の概要を説明するためのデユアルポー
ト、ビツトマツピングメモリ装置を使うビデオデイスプ
レイシステムが図示されている。従来のラスター走査CR
T形式のビデオデイスプレイ１が使用され、このデイス
プレイに対するビデオ信号入力２は、約20MHz又はそれ
以上のビツトレートのビツト直列データから成る。標準
のテレビ信号は、毎秒60フレームを提供し、とびこし走
査で各フレームごとに512の走査線を提供し、各々の走
査線は、数百の点又は画素から成ると考えることができ
る。これらの数のデータの発生は20MHzのオーダーで行
われる。黒白画像に対しては、各々の点は、単純な白又
は黒の表示の為に要する１ビツトから16の濃淡の灰色を
表示する為に要するだいたい４ビツトまでによつて規定
される。色を示す為には、３又は４ストリーム又はプレ
ーンのデータが必要でたとえ比較的簡単なデイスプレイ
の場合でも画素１つに対し少くとも１バイト（＝８ビツ
ト）のデータを必要とする。縦横走査及び同期回路３及
びビデオ信号形成回路４はこの発明の一部ではなく、こ
こでは説明しないが、必要とされる完全なテレビモニタ
ー又は受信器がデイスプレイ１と共働していると仮定す
る。入力２の上のビデオデータは後で説明するビツトマ
ツピングビデオメモリ５から受けとつたものであり、こ
のメモリは、２つのレベルを持つ白黒デイスプレイのよ
うな簡単な例の場合には、ビデオ画面１上の対応する各
々のビツトに対し１ビツトを有している。メモリ５は、
直列ポート２の他に「並列」ポート６を有していてこの
ポート６は、マイクロコンピユータ（又はマイクロプロ
セツサ）８の多重アドレス／データ入力／出力バス７に
接続される。メモリ５は、バス７上のアドレスを受けと
つて直列ポート２の為のアドレスを規定し、並列ポート
６を介してメモリへの書込み（又はメモリからの読出
し）を行う為のアドレスも規定している。マイクロコン
ピユータ８をメモリ５に接続する制御バス９は、基礎ク
ロツク周期φを提供している。このクロツク周期φは、
直列ビデオデータを回線２の上にクロツク出力させ、メ
モリ装置及びマイクロコンピユータの特徴に従つて必要
とされるアドレスラツチ、▲▼、▲▼、直
列選択、書込み可能等といつたメモリ制御信号も出力さ
せている。

メモリ５は、メモリセルの行列から成りビデオデイスプ
レイ１のサイズ及び形式と選択したメモリの形式とに従
つて区分されたメモリアレイ10を有している。即ち、標
準の２つのレベルを持つ白黒テレビラスタ走査には、完
全な１フレーム当たり約512×512又は256Kビツトのメモ
リが必要とされるので、64Kメモリ装置が使用される場
合メモリ５を構成する為には４つ必要となる。これら４
つのメモリは、回線２上に交互に256ビツトのブロツク
に対する出力を接続しているが或いは他の形式も適宜に
使うことができる。解像度の低い白黒デイスプレイは、
たつた１つの64Kメモリアレイを使用し256×256の画素
を提供している。

第１図のシステムで使用されるメモリ装置５の一例を第
２図に示す。これは、マクアレクサンダー、ホワイト及
びラオに発行しテキサス・インスツルメンツに譲渡され
た米国特許第4,239,993号に示すワントランジスタ型セ
ルを使つた64KビツトMOSダイナミツク読出し／書込みメ
モリであつてこれに直列レジスタが加えられていて、ラ
ンダムアクセス部分はこのメモリ装置ではバイトの規模
になつていて典型的８ビツトマイクロコンピユータ８に
適合させてある。

以下で説明する通り、例えば８チツプを含むようにメモ
リが区分される場合個々の装置はX1メモリであつてこれ
らの８つの部分は、マイクロコンピユータによつてアク
セスされるように並列して接続される。X4メモリのよう
な他の区分方法も用いることはできる。

第２図のメモリ装置は、典型的に全ての装置が24本のピ
ン又は端子を持つ標準のデユアルインラインパツケージ
内に通常搭載される約1/30スクエアインチ（約0.213c
m²）のサイズの１つのシリコンチツプに含まれるＮチヤ
ンネル自己整合シリコンゲート二重ポリシリコン層MOS
技術で形成される。この例では、装置は256の行及び256
の列から成る通例のパターンに配置され、各々が32768
個のセルを含む２つの半分部分10a,10bに二等分された
アレイを有している。256本の行又はＸ線のうち、アレ
イの半分部分10aに128本、もう半分の部分10bに128本が
存在する。256本の列又はＹ線はアレイのそれぞれの半
分部分10a及び10bに半分が割り当てられるように二等分
される。アレイの中央には256のセンス増幅器11があ
る。これらは、ホワイト、マクアダムス、レツドワイン
に発行し、これもテキサス・インスツルメンツに譲渡さ
れた上記米国特許第4,239,993号又は米国特許第4,081,7
01号に開示された発明に従つて作つた差動形式双安定回
路である。各々のセンス増幅器は、列線の中央に接続さ
れるので、128のメモリセルは半分の列線によつてそれ
ぞれの側の各々のセンス増幅器に接続される。チツプは
ただ１つの5V電源Vdd及び接地端子Vssのみを必要とす
る。

二等分された行又は、Ｘアドレスデコーダー12は、16本
の回線13によつて８つのアドレススバツフア又はラツチ
回路14に接続される。バツフア14は、リースホワイト、
マクアレクサンダーに発行されテキサス・インスツルメ
ンツに譲渡された米国特許第4,288,706号に開示される
発明に従つて形成されている。８つのアドレス入力端子
15によつて８ビツト×アドレスがアドレスバツフア14の
入力に与えられる。Ｘデコーダー12は、バス７を介して
マイクロコンピユータ８から受けとつた入力端子上の８
ビツトアドレスによつて規定される256本の行線のいず
れか１本を選択する機能を行う。

列アドレスも入力ピン15で受けとられ、列アドレスラツ
チ16の中でラツチされる。バイト規模のランダムアクセ
スデータ入力／出力に関しては、マイクロコンピユータ
は、いくつかあるチツプの中のいずれかを選択する為の
追加の列アドレスビツトを出力するが、列アドレスビツ
トは５つのみ必要とされる。これらのチツプは、従来構
造のチツプ選択デコーダによつて制御されている。列ア
ドレスラツチ16の出力は回線17によつてアレイの中央に
あるデコーダー18に接続され、256本の列線のうち８本
を選択し８本の回線19上にバイト規模の入力／出力を発
生する。ダミーセル（図示せず）は、通常の実装方法通
りに各々のセンス増幅器の各側に含まれる。

故に上記で説明した通り、メモリ装置は、バイト規模又
はその他の並列アクセスが可能な形式の標準のダイナミ
ツクRAMと同様である。しかしながら本発明に従うと、
単１ビツト又はバイト規模のランダムアクセスに加えて
直列の入力／出力が可能である。２つ別々の半分部分20
a及び20bに二等分された256ビツト直列シフトレジスタ2
0を利用し半分部分はそれぞれアレイ10の相対する両側
に位置される。シフトレジスタ20は、一方の側の128の
転送ゲート21a又は、他方の側の同数の転送ゲート21bに
よつて読出しサイクルにはアレイ10の列線からロードさ
れ、書込みサイクルには列線にロードする。（これは、
第１図に示す最も簡単な応用例には必要ない。）直列書
込みの為の装置へのデータ入力は、マルチプレクス回路
23を介しシフトレジスタの半分部分の入力24a及び24bに
接続されるデータ入力端子22から行われる。データは、
回線25a,25bからデータ出力マルチプレクス回路26、バ
ツフア及びデータ出力端子27を通つてレジスタの半分部
分20a,20bから直列に読出される。シフトレジスタ20a及
び20bは、クロツクφによつて操作される。クロツクφ
は、各々のクロツクサイクルに対し２段を持つレジスタ
の段を通しビツトをシフトする為に使用される。読出し
操作の為に、256ビツトの二等分したレジスタ20a,20bか
ら256ビツトを出力するには、128サイクルのクロツクφ
の期間だけですむ。ゲート21a,21bに制御信号φＴが与
えられると、256ビツトのシフトレジスタとアレイの半
分部分10a,10b内の256本の列線とが接続される。直列書
込み操作では、Xwによつて（ラツチ14内のアドレスによ
つて選択された）１本の行線がアクテイブにされ、この
行のメモリセルの中へデータが書込まれた後でセンス増
幅器11は、φＴの後に発生するφＳによつて操作され、
列線をフル論理レベルにセツトする。直列読出しサイク
ルは入力15上のアドレスによつて開始する。このアドレ
スは、解読され256本のＸ又は行アドレス線（及び反対
側のダミーセル）をアクテイブにする。センス増幅器11
は次にφＳクロツクによつてアクテイブとなり列線をフ
ル論理レベルにセツトし、さらにφＴによつてアクテイ
ブにされた転送ゲート21a及び21bは、256ビツトを選択
した行線から対応するシフトレジスタの半分部分20a,20
bへと移動させる。次にシフトクロツクφが与えられ、2
56ビツトは各クロツクサイクルごとに２段で処理を行う
マルチプレクス回路26を介し直列形成で出力ピン27上に
移動され、故に128クロツクφサイクルを必要とする。
出力ピン27は第１図のビデオ入力２に接続される。

第3A図のａに示す行アドレスストローブ▲▼が制
御入力28に与えられる時、Ｘアドレスが入力15に現われ
なくてはならない。第3A図のｂに示すアドレスストロー
ブ▲▼、及び読出し／書込み制御は、装置にラ
ンダム並列アクセスを行うその他の制御信号28である。
これらの入力は、クロツク発生及び制御回路30に与えら
れる。回路30は装置の種々の部分の操作を規定するいく
つかのクロツク及び制御信号を発生する。例えば、第3A
図のａに示す通り▲▼が低レベルになると▲
▼から得られるこれらのクロツクはバツフア14を、そ
の時入力15に現われる８ビツトを受け入れ、ラツチさせ
る。行アドレスは、第3A図のｃで示す期間中、有効な状
態でなくてはならない。直列アクセスは入力29上の▲
▼直列選択命令によつて制御される。直列読出し操作
では、第3A図のｂに示す期間中▲▼はアクテイブロ
ー（低レベル）になり信号は高レベルになり、端子27
上のデータ出力は第3A図のｄに示す128サイクルの期間
の間発生する。直列書込みの操作の間、第3A図のｂに示
す通り▲▼及び信号は、アクテイブロー（低レベ
ル）でなくてはならず第3A図のｅに示す通り、前の128
サイクルの期間の間データ入力ビツトは、有効でなくて
はならない。行アドレスが入力16に発生し▲▼が
低レベルになる度ごとにリフレツシユが起こる。故に、
シフトレジスタの半分部分20a及び20bがデータ入力ピン
27を通つて読み出される時の128サイクルの間、新しい
行アドレスを▲▼信号といつしよいチツプ５内に
ロードすることによつてリフレツシユを起こすことがで
きる。シフトレジスタ20a及び20bの動作は、φＴが発生
しない限り、妨げられることはない。転送命令φＴは、
▲▼によつて制御される。シフトレジスタの半分部
分20a及び20bでは、データがシフトして出てゆく一方、
直列するデータがシフトしながら入力されてくるので読
出し操作が開始された直後も書込み操作を始めることが
できる。第１図のシステムでは必要とされないが、この
特徴は他のシステムに関し重要である。

第3B図のｊからｑのタイミング表で示す通り並列アクセ
スは発生する。これらの図は、第3A図のａ−ｉに比較
し、時間の尺度が拡大されてい点に注意しなくてはなら
ない。入力28に行アドレスストローブ信号▲▼が
与えられる時、入力15には、Ｘアドレスが存在していな
ければならない。同様にもう一方の入力28に列アドレス
ストローブ信号▲▼が与えられる間は、Ｙ又は列
アドレスが入力15に現われなくてはならない。入力28に
ある読出し書込み制御信号は、並列するアクセスを行
う為の他の制御信号である。▲▼が第3B図のｊで
示す通り低レベルになる時、▲▼から作り出され
たクロツクによつて、バツフア14は、入力線15にその時
現われる8TTLレベルビツトを受け入れ、ラツチするよう
になる。第3B図のｋで示すように▲▼が低レベル
になる時は、ついで回路30でクロツクが発生され、これ
によつてバツフア16は入力15上のTTLレベルＹアドレス
をラツチする。第3B図のｍで示す期間の間行及び列アド
レスは有効でなくてはならない。読出しサイクルに関し
ては、入力28上の信号は、第3B図のｎに示す期間の間
高レベルにあつて、端子19に存在する出力は、第3B図の
ｏに示す期間の間有効となる。書込みサイクルについて
は、第3B図のｐで示す期間信号は低レベルでなくては
ならず、第3B図のｑに示す期間の間、端子19上のデータ
入力ビツトは、有効でなくてはならない。

行アドレスは、次にくる各々のアクセスによつて１づつ
インクレメントされるので、端子22,27及びシフトレジ
スタ20を介する直列アクセスは、通常ひき続き連続して
いる。ビデオデータは、次から次へと続く256ビツトの
直列ブロツクからなる連続するストリーム（流れ）であ
るので、φＴ転送クロツクが発生した後の直列アクセス
の為の次のアドレスは、常に最後の行アドレスに１を加
えたものになる。最も簡単なシステムでは、マイクロコ
ンピユータ８が、直列読出しの為の行アドレスを送つて
いるので、各々の直列読出し命令が発生した後でマイク
ロコンピユータ内のアドレスカウンタは、インクレメン
トされる。この機能は以下で説明する通り第２図のチツ
プ上で行われる。これに対し、端子19を介しての並列ア
クセスは順番にではなくランダムに行われ、アドレスは
マイクロコンピユータ８内で発生されなければならな
い。

第４図では、第２の装置に関するセルアレイ10の一部及
び共働するシフトレジスタ段20a及び20bが概略図で示さ
れている。アレイの中央に位置された４つの256の同一
のセンス増幅器11は、半分の４本の列線38a及び38bに接
続され、図示されている。各々の半分の列線38a又は38b
には、容量素子40及びトランジスタ41を持つ128のワン
トランジスタセルが接続される。このセルはＣ−Ｋコー
に発行されテキサス・インスツルメンツに譲渡された米
国特許第4,240,092号又は米国特許第4,012,757号に開示
される形式のものである。行線43は、行デコーダ12の出
力線であつて各々の行に含まれる全てのトランジスタの
ゲートに接続される。アレイの中には、256の同一の行
線43がある。各々の半分の列線38a又は38bには、図示さ
れていないが従来の形式のダミーセルが接続される。Xw
（Ｘ書込み）アドレスが左側のアレイの半分部分10aの
中の回線43のうちの１本を選択する時、これと共働する
トランジスタ41がオンになり、この選択されたセルの為
の容量素子40を半分の列線38aに接続する。一方、同時
にこの選択された線の反対側にあるダミーセルがアクテ
イブになり、ダミー容量素子を半分の列線38bに接続す
る。

直列I/Oレジスタ20a及び20bはセルアレイの反対側に位
置されるシフトレジスタ段50a又は５れから構成され
る。各々の段の入力51は、通常の方法で次にくる段の出
力52を受けとるように接続される。レジスタは、チツプ
外部から与えられるクロツクφから生まれた２相のクロ
ツクφ1,φ２と遅延されたクロツクφ1d及びφ2dで操作
される。即ち、クロツクφは、反対の位相のもう１つの
クロツクを発生する為に使用する。各々のこれらクロツ
クは遅延クロツクを発生する為に使用される。第１段50
a又は50bの入力24a又は24bは、データ入力マルチプレク
ス回路23から接続され、最終段50a及び50bからの出力
は、データ出力マルチプレクス回路26に与えられる。転
送ゲート21a,21bは、半分の列線38a又は38bとシフトレ
ジスタ段50a又は50bとの間を直列に接続するソースから
ドレインへの電気的パスを持つ256の同一のトランジス
タから構成される。トランジスタ53のゲートは回線54に
よつてφＴのソースに接続される。

シフトレジスタの段50a又は50bは、ドナルドＪレツドワ
インに発行し、テキサス・インスツルメンツに譲渡され
た米国特許第4,322,635号に開示される雑音限界が向上
され、高速性能を持つ四位相ダイナミツクラシオレス
（比率の少い）形式である。この形式のシストレズシタ
段は、最小のサイズのトランジスタを用い、低電力消費
でさらに高いレートでクロツクされることが可能であ
る。各々のレジスタ段50a又は50bは第１及び第２のイン
バータートランジスタ55,56といつしよになつた各々の
インバーターの為のクロツクロードトランジスタ57又は
58から構成される。転送トランジスタ59又は60が各々イ
ンバーターを次のインバーターに接続している。負荷装
置57,58のドレインは＋Vddになり、インバータートラン
ジスタ55及び56のソースは、回線61及び62上に与えられ
たφ１又はφ２に接続される。

各段の操作は、第3A図のf₁からf₄に示すT₁からT₄の時間
を４つ別々の瞬間に分けた各々の瞬間における回路の条
件を調べることによつて理解される。時間T₁にではφ１
及びφ1dは高レベルであり、一方φ２及びφ2dは低レベ
ルである。この時間は、トランジスタ57,59がオンにな
つていて、ノード63,64が高レベルまで充電されてい
る。条件が定まつてないプレチヤージ期間である。この
時間の間トランジスタ58,60は、オフであり故にレジス
タ内のデータに応じて、ノード51及び52は、高レベル又
は低レベルのいずれかとなることになる。φ２は低レベ
ルでノード64はプレチヤージされるので、トランジスタ
56がオンになることによつて、トランジスタ56のソース
は、そのソースを通つて放電され、低論理の状態または
Vssまで戻る。この動作によつてトランジスタ56のドレ
イン・チヤンネル及びソースを低論理状態まで下げられ
ることでノード64に好ましい電荷蓄積条件が設定され
る。

時間T₂では、φ１は低論理となりφ1dは、高論理のまま
であるので、この時間の間に、ノード63及び64は充電さ
れる。入力ノード51に、低レベルの電荷が存在する場
合、これらノード63及び64は高レベルのままであり、ノ
ード51に高レベルの電荷が蓄積されている場合、これら
ノード63,64は、トランジスタ55を通つてVss（φ１が低
レベル）まで放電することによつて低レベルになる。ど
ちらの場合でも、入力51上のデータと逆のデータがノー
ド64に転送される。φ1dが低レベルになると、トランジ
スタ59はオフになり、ノード64上の電圧が絶縁され、時
間T₃へと移る。全てのクロツクは低レベルであり回路
は、零条件に設定されている。

時間T₄では、T₁の期間に最初の半分の段に対し発生した
期間と同様の後の半分の段に対する条件の設定されてい
ないプレチヤージ時間が開始し最終的結果は、φ2dの最
後のデータの再び逆の状態を求めたものとなり、出力52
上に現われる。故に１ビツト又は１段の遅延時間には、
φ１とφ1dの組とφ２とφ2dの組を加えた期間が必要と
なる。

シフトレジスタ段は、アレイ10の相対する両側の列線38
a又は38bの１本おきの線に接続される。二等分にした配
置の利点は隣りある列線の間ではなく、１本おいた列線
同志の２本の線の間に接続する為に適するように各段ご
とに６個のトランジスタを設計するのはずつと容易にな
るという点である。ここで示す形式のダイナミツクRAM
アレイ内の列線の間の間隔は、数ミクロンである。シフ
トレジスタを構成する６つのトランジスタを作る為の配
置区域は、明らかにこの列線の間隔の２倍となり広くな
る。

二等分されたシフトレジスタの半分部分50a,50bの両方
をアレイの同じ側に位置し、半分をもう半分の上部に配
置することによつても同じ結果が得られる。偶数ビツト
が全てアレイの一方の側に位置され、奇数ビツトが全て
反対側に位置された第１図又は第3A図及び第3B図の配置
は、センス増幅器の操作に最適なバランスを持つ点で有
利である。1982年３月24日号のエレクトロニクスの134
頁に記載される折り重なる（フオールデツド）ビツトを
使用するダイナミツクRAMは、アレイの同じ側にシフト
レジスタの両方の半分部分を有しているが、第４図と電
気的に等価に１つおきの列線に接続されている。

シフトレジスタ段を接続する為に使用されない時、その
使用されない側の各々の列線の先端には、ダミー転送ト
ランジスタ53′が位置される。このことによつてセンス
増幅器11に対する入力は電気的にも物理的にも均衡が保
たれさらに、ダミー容量素子67にも接続されこの容量素
子は、レジスタ20a,20bから送られてくる電圧を検知す
る時に機能する。φＴ信号が線54上に現われる時、両側
の列線38a,38bには、両側にあるトランジスタ53又は5
3′の容量素子を通して、同量の雑音が接続されるの
で、差動センス増幅器に入力が与えられると雑音パルス
は有効に取り消される。バランスをとる為、ダミー容量
素子（図示せず）と同一の容量素子67が段50a又は50bが
検知される側と反対側の列線に接続される。

一つおきのビツトに接続する入力24a,24bを持つマルチ
プレクス回路23は、φ1d及びφ2dによつて駆動されるゲ
ートを持つ１対のトランジスタ70a,70bを有している。
これらのトランジスタと直列に接続するトランジスタ69
は、ゲート上に直列選択SSをラツチしているのでデータ
だけが、マルチチツプメモリ板内の選択された単数又は
複数のチツプのシフトレジスタの中に転送される。直列
データ出力マルチプレクス回路26は、トランジスタ72a,
72bを有している。これらのドレインにはφ１又はφ２
が接続され、これらのゲートには、最終段出力25a又は2
5bが接続される。論理ゲートの付いたトランジスタ73a,
73bは、トランジスタ72a,72bの各々ゲートをそれらのそ
れぞれのソースに接続する。φ1,φ２で駆動されること
によつて他が有効になるとトランジスタ74a,74bは、短
絡し１の出力はVssになる。NORゲート75は端子27に出力
を発生する。

直列データ入力又は直列データ出力の入出力レートは、
クロツクレートφの２倍ある。第3A図のｄ又は第3A図の
ｅで示す通り256の直列ビツトを転送入力したり転送出
力する為には、128のφサイクルが必要とされる。これ
は、シフトレジスタを二等分することによつて得られる
結果である。１ビツトのデータの位置を１つシフトさせ
るのに２つのクロツクサイクルが必要とされるので、25
6段全てを直列に接続する場合には、256のクロツクサイ
クルが必要とされる。この形式の一部は例えば約10MHz
でクロツクされるので、20MHzの直列データレートが可
能となる。

第４図の回路では、センス増幅器の両側に位置される８
本のデータ線70と８本のデータバー線71（それぞれ、４
本のデータ・データバー線のみ図示する）の組によつて
ランダムアクセスが可能になる。列線38a,38bは、Ｙ選
択トランジスタ72によつてデータ線70及びデータバー線
71に選択的に接続される。Ｙ選択レジスタ72のゲート
は、Ｙデコーダ18の出力を受けとつている。Ｙデコーダ
18は、（256本の列線から）８本の列線を選択し、デー
タ線70のある側の８つのトランジスタ72のゲート及び、
データ線71のある側の対応する８つのトランジスタ72の
ゲートに論理１電圧を与えているので選択された８本の
列線は、（当然、適当なバツフアを通して）入力／出力
端子19に接続される。回線70,71及び端子19によるラン
ダムアクセス又は並列アクセスには、直列アクセスの為
には、128クロツクφ期間を要したのに比べたつたの約
１サイクル時間しか必要としない。メモリの為の１サイ
クル時間は、φ期間と同様である必要はない。例えば、
クロツクφのレートが10MHzであればこの期間は、100ナ
ノ秒となり、これに対し並列読出しアクセスは150ナノ
秒となる。

φT,φＳ及びXw信号のタイミングは直列読出し、リフレ
ツシユ及び直列書込みとによつて異なる。電圧は、第3A
図のg,h及びｉに示される通りである。読出し及びリフ
レツシユは、リフレツシユが、転送命令φＴを含まない
ことの他は同様であり、書込みには、シーケンスが逆に
なるので逆にする必要がある。直列読出しサイクルの場
合、メモリ容量素子40の行から送られてきたデータは、
Xw電圧によつてトランジスタ41の行を通つて列線に転送
され、さらにφＳでセンス増幅器11によつて検知され、
次にφＴにおいて転送ゲート21a,21bを通し、シフトレ
ジスタ20a,20bに接続される。直列書込みサイクルの為
には、逆のシーケンスが発生しなくてはならない。この
場合、シフトレジスタ内のデータが列線に転送されるの
でまずφＴにおいて転送ゲート21a,21bがオンとならな
くてはならず、次のデータはφＳにおいて検知され、Xw
が高レベルになると瞬時に選択された行のトランジスタ
41をオンにした後、さらに直列シフトレジスタのデータ
の状態をセルアレイ10内の選択された行の容量素子10に
ロードする。

ちようどアドレスが検知されサイクルの開始時に命令
を検知され、さらにクロツク発生器30内のこの情報を使
用することによつて適当なシーケンスが選択される。▲
▼及び▲▼が発生することから発生される命
令φＴは、第3A図のｇからｉに示す通りが高レベルか
低レベルかどうちらであるかに応じて▲▼より早
い又は遅い時点のタイミングで切り換えられる。

第５図を参照すると、本発明のシステムで使用されるマ
イクロコンピユータは、追加のチツプ外プログラム又は
データメモリ80（必要とされる場合）及び種々の周辺入
力／出力装置を持ち、これらが全てアドレスデータバス
７及び制御バス９で相互接続される従来の構造の単一チ
ツプマイクロコンピユータ装置８を有している。

単１の双方向性多重アドレス／データバス７が図示され
ているがこの代わりに別個のアドレスバス、データバス
を使用することもできる。プログラムアドレス及びデー
タ又はI/Oアドレスも外部バス上で別々にすることがで
きる。マイクロコンピユータはボンニユーマン又はハー
バード形式又はこれら２つの形式を組合せた形式のもの
である。

マイクロコンピユータ８は、例えばテキサスインスツル
メンツによつて部品番号TMS−7000として市販される装
置の１つ又はモトローラ6805、ザイログZ8又はインテル
8051等の部品番号で商業的に入手可能な装置の１つを使
うことができる。内部構成の細部は、変更するがこれら
の装置は、一般にプログラムを記憶する為のチツプ上RO
M又はリードオンリメモリ82を中に含み、場合によつて
は、チツプ外から送られてくるプログラムアドレスも持
つことができるが、どんな場合でもメモリ５の為のチツ
プ外データアクセス手段は有している。

図に示す典型的マイクロコンピユータ８は、データ及び
アドレスを記憶する為のRAM又はランダムアクセス読出
し／書込みメモリ83と、演算又は論理操作を行うALU84
と（通常何本かの別個のバスから構成される）データ及
びプログラムアドレスをある位置から他の位置へ転送す
る内部データ及びプログラムバス装置85とを有してい
る。ROM82内に記憶された命令は、１度に１つづつ命令
レジスタ87の中へとロードされ、このレジスタから与え
られた命令は、制御回路88内で解読されマイクロコンピ
ユータの操作を規定する制御信号89を発生する。自動式
インクレメンテインであるか又はALU84をカウンタの内
容が通過することによつてインクレメントされる形式の
プログラムカウンタ90にROM82はアドレスされる。スタ
ツク91は、割込みやサブルーチンの発生に応じて、プロ
グラムカウンタの内容を記憶する為に内蔵されている。
ALUは２つの入力92及び93を有し、これらのうち１方
は、データバス85からロードされる１つ又は２つ以上の
一時的記憶レジスタ94に接続される。累算器95はALUの
出力を受けとり、累算器の出力はバス85によつてRAM83
又は、データ入力／出力レジスタ及びバツフア96のよう
な最適な転送先へと接続される。割込みは、割込み制御
97によつて処理される。割込み制御は、制御バス９を介
しチツプ外の回路と制御されていて、マイクロコンピユ
ータ装置８及びシステムの複雑性に応じ割込み要求、割
込み認識、割込み優先コード及びこれと同様のものを処
理している。リセツト入力も割込みとして取り扱われ
る。ALU84及び割込み制御97と共働する状態レジスタ98
は、ALU操作から与えられるゼロ、桁上げ、桁あふれ等
のような状態ビツトを一時的に記憶する為に設けられて
いる。割込みがあると状態ビツトはRAM83内に、又は割
込み時の為のスタツクに保持される。メモリアドレス
は、外部バス７に接続されるバツフア96を通つてチツプ
外に接続される。特定のシステム及びそのシステムの複
雑性に応じてチツプ外データ又はプログラムメモリ80及
びI/O81、さらにチツプ外ビデオメモリ５をアドレスす
る為にこのデータ通信路は使用される。これらのバス７
に接続されるアドレスは、RAM83、累算器95又は、命令
レジスタ87さらにプログラムカウンタ90内でも発生す
る。（制御ビツト89に応答して）メモリ制御回路99は、
制御バス９に与える命令を発生したり又は制御バス９か
らの命令に応答し、適宜にアドレスストローブ、メモリ
ネイブル、書込みイネイブル、ホールド、チツプ選択等
を行う。

操作では、マイクロコンピユータ装置８は、１又は一連
のマシンサイクル又は状態時間の間にプログラム命令を
実行する。例えば水晶発振器によつて与えられる5MHzの
クロツク入力に関しては、100の入力をマイクロコンピ
ユータチツプに与える為にはマシンサイクルは200ナノ
秒となる。その為連続するマシンサイクル又は状態にお
いて、プログラムカウンタ90は、インクレメントされ新
しいアドレスを発生し、このアドレスは、ROM82に与え
られ命令レジスタ87への出力を発生する。この出力は制
御回路88で解読され、一連のマイクロコード制御ビツト
89の組を発生し、バス85及び種々のレジスタ94,95,96,9
8等をロードする為に必要な種々の工程を行なわせる。
例えば、典型的なALU演算又は論理操作は、（命令語の
フイールドの）アドレスを命令レジスタ87からバス85を
介しRAM83（これはソースアドレスのみ又はソースアド
レスと転送先アドレスの両方を含む）の為のアドレス回
路にコードする工程と、RAM83から一時的レジスタ94及
び／又はALUの入力92にアドレスされたデータを転送す
る工程とを含む。マイクロコードビツト89は加算、減
算、比較、論理積、論理和、排他的論理和等といつた命
令の組の中からとりだした１つの形式ALUの操作を規定
する。状態レジスタ98はデータ及びALUの操作に応じて
セツトされ、ALUの結果は、累算器95の中へロードされ
る。他の例では、データ出力命令は、RAMアドレスを命
令のフイールドからバス85を介しRAM83に転送しこのア
ドレスで指定されたデータをRAM83からバス85を介し出
力バツフア96に転送し、故に外部アドレス／データバス
７上に出力させる工程を含んでいる。書込みイネブル等
の様の所定の制御出力がメモリ制御回路99によつて制御
バス９の回線に発生される。このデータ出力の為のアド
レスは、前のサイクルでバツフア96を介しバス７上に接
続されたアドレスである。前のサイクルではこのアドレ
スは、メモリ制御99から制御バス９に送られるアドレス
ストローブ出力によつてメモリ80又はメモリ５の中でラ
ツチされる。外部メモリ制御装置は、▲▼及び▲
▼ストローブを発生する為に使用される。バス７
が８ビツトである場合には、メモリ５の為の２バイトの
アドレスは、２マシンサイクルを使つてバス７に接続さ
れバス７が16ビツトである場合は１マシンサイクルで接
続される。

マイクロコンピユータ８の命令の組は、内部的ソース又
は、送信先がRAM83、プログラムカウンタ90、一時的レ
ジスタ94命令レジスタ87等であるビデオメモリ５、追加
メモリ80又はI/Oポート81からの読出し及び書込みを行
う命令を含む。マイクロコード化されたプロセツサで
は、上記のような各々の操作は、内部バス85及び外部バ
ス７上をアドレス及びデータが転送される一連のマシン
状態を含む。選択的に、本発明は、マイクロコード化さ
れていない形式のマイクロコンピユータ８を使用しても
よい。このマイクロコンピユータでは、１つの命令は１
マシン状態時間で実行される。マイクロコンピユータ８
を選択する上で必要な条件は、データ及びアドレスと種
々のメモリ制御信号がチツプ外から入手できることと、
時間的拘束条件の中でビデオデータを発生し更新する為
のデータ処理レートが適当であることの二点である。

マイクロコンピユータシステム及びメモリ技術は、８ビ
ツトあるいは16ビツトのシステム又は、24ビツト、32ビ
ツト等といつた他の構成でも有効であることはわかつて
いるが本発明のビデオメモリ装置はバス７に関しては８
ビツトのデータ送信路について説明されている。本発明
は、８ビツトのデータ送信路、及び12ビツトから16ビツ
トのアドレス指定機能を有する形式で外部メモリ80は必
要とせず、周辺回路81は単にキーボード又はそれと同様
のインターフエイス装置にたぶんデイスクドライブを加
えたものだけで構成される小型のシステムで実益を発揮
する。IEEE488形式の装置のようなバスインターフエイ
スチツプを例えば周辺回路81の中に含ませることもでき
る。

第６図で示す通り、ビデオメモリ５は、１つの×８メモ
リ装置を使うかわりに８つの×１メモリ装置を使つて構
成され得る。このシステムでは、８つの半導体チツプ５
が使用されていて、８つ全てのチツプは64K×１又はた
ぶん16K×１の形式であり、各々は第２図で前に説明し
た直列出力レジスタを有しているが、８ビツトのI/O回
線19の代わりに１ビツトの規模のI/Oを有している。フ
ルカラーテレビ形式のデイスプレイ１に対しては、３色
ドツト当たり８ビツトを使うと、64K×１メモリ装置か
ら成る４つのバンク（１つのバンクに８つのチツプを用
いる）で構成されるメモリシステムが必要になる。画面
上の各々の走査線は、（図で示す１本だけのビデオデー
タ入力線２の代わりに）８本のビデオ信号入力線２の各
々の線の為に１方の後で他方が交互にクロツクされる２
つの256ビツトレジスタを使用することができる。マイ
クロプロセツサ８及びバス７は、第６図で示す通り各チ
ツプに対し１本づつの８本のデータ線６によつて（第２
図に示す×８フオーマツトの代わりに）各々のチツプ上
の「×１」フオーマツト内の８ビツトのビデオデータに
並列にアクセスする。８つ全てのチツプに対するアドレ
ス入力15は、バス７から同一のアドレスを受けとり、８
つ全てのチツプはバス９から同一の制御入力を受けとつ
ている。各チツプに対し１本である８本の直列出力は、
８ビツトシフトレジスタ127のそれぞれのビツトに接続
される。直列クロツクφは、８つのチツプ５に接続され
る前に８つに分割される。直列レジスタ127に印加され
るクロツクφは８ビツトシフトされビデオ信号入力線上
に出力され、さらに、他の８ビツトが個々のチツプ上に
あるレジスタ20からレジスタ127へとロードされる。他
の選択例としては、補助シフトレジスタ127を使う代わ
りに、８本の出力線27をカラーテレビの８本の並列する
ビデオ信号入力に接続することができる。

いくつかのシステムに関して本発明の重要な特徴は、第
２図の直列データ22を持つことである。直列入力とは、
第２図に示すチツプの入力22に接続する回路106に入力
される一連の直列ビデオデータを供給する第７図に示す
受信装置又はビデオテープ再生機構105から与えられる
ビデオデータを指す。この入力されてくるビデオデータ
は、直列レジスタ20a,20bからセルアレイ10の中へと書
込まれる。これと同時にRAMアレイ内では、ビデオデー
タは、並列アクセスポート19を使つてマイクロコンピユ
ータ８によつて処理され、その後レジスタ20a,20bと端
子27を介し、ビデオ信号線２へ印加される。この装置の
１つの使用例では、受信器又は、テープ105から与えら
れるビデオ信号の先頭にマイクロコンピユータを介し文
章又は図表をつけ加える為に使われる。他の使用例で
は、ビデオデータを直列にアレイ10内に書きこみ、デー
タを並列に読み出しマイクロコンピユータのRAM83内に
一時的にバイトを記憶させておき、ALU84によつて演算
操作を行つた後で修正されたデータを再びアレイ10内に
書き込み、そこから直列データをビデオ信号入力に読み
だすことによつて、受信器又はテープ105から受けとつ
たビデオ信号を向上又は修正する為に使用している。こ
れに関し本発明のシステムの利点は、レジスタ20a,20b
が直列して読出されると同時に直列してロードされるこ
ともできることである。即ち、第3A図のｄ及びｅで示す
通りデータ入力とデータ出力がオーバーラツプして行わ
れる。直列入力及び直列出力に使用される128クロツク
サイクルの間、アレイ10は書き直し、更新又は修正操作
を行う為にマイクロコンピユータ８によつても並列にア
クセスされることができる。

第８図を参照すると、アレイ10を含む半導体チツプはリ
フレツシユアドレスカウンタ108も有している。リフレ
ツシユアドレスカウンタ108は、８ビツトの256のうちの
１つの行アドレスを発生しマルチプレクス回路109によ
つて行デコーダ12の入力13に接続されるので、行デコー
ダは、バツフア14を介しアドレス入力端子15から又はカ
ウンタ108からのいずれかからアドレスを受けとること
ができる。このカウンタは自動インクレメントの形式で
あるので、入力Incを受けとる時は常に現在の計数に計
数１が加えられる。カウンタ108は、ライオネル S.ホ
ワイト及びG,R.モハンラオに発行した米国特許第4,207,
618号及び第4,344,157号と、デビツト Ｊ マツケロイ
に発行した米国特許第４、333,167号に開示されるチツ
プ上リフレツシユアドレス発生回路として機能する。上
記特許は全てテキサス・インスツルメンツに譲渡されて
いる。リフレツシユには列アドレスは必要とされない。
φＳクロツクの接続される前の行アドレスX_wは、第3A図
のa,h及びｉに関連して説明した通り、アドレス指定さ
れた行の256個全てのセルをリフレツシユさせる為に働
く。直列読出し又は直列書込みの為に行がアドレスされ
る時、この行アドレスもこの行の中のデータをリフレツ
シユする。同様に、読出し書込みの際の並列アクセスも
その行をリフレツシユする。故に、テレビ走査を行う為
に必要とされる通常のサンプルレートで直列読出しによ
つてビデオデータがサンプリングされれば各々の行は、
4msのリフレツシユ期間（60フレーム／秒は約サンプリ
ングの間の17ミリ秒である）内はアドレスされることが
ない。直列読出しと直列読出しの間の期間は、マイクロ
コンピユータ８は必ずではないがだいたい全ての行にア
クセスし、リフレツシユを行なうような頻度で並列読出
し及び書込みを行つている。故に、ROM82内のマイクロ
コンピユータプログラムは、インクレメントされた行ア
ドレス及び▲▼をある一定の伝送レートで送り出
す為のカウンタループを有し、これによつてリフレツシ
ユアドレスの詳細が確実に合致するようにしている。し
かしながら、リフレツシユオーバーヘツドでマイクロコ
ンピユータのプログラムの実行時間が占められるのを避
ける為に第８図で示す実施例は、チツプ上のアドレスを
提供する為にカウンタ108を設け、マイクロコンピユー
タは▲▼制御信号を与える為だけである。即ち、
▲▼を受けとり▲▼は受けとらない時であ
つて、と▲▼が高論理であると、マルチプレクス
回路109はカウンタ108の内容が行デコード回路12に接続
されるように切り換えられ、φＳがアクテイブにされる
時は行をリフレツシユする。直列のデータ入力出力も並
列のデータ入力出力も開始されることはない。次のリフ
レツシユを行う為カウンタ108をインクレメントするInc
命令が発生される。更に、他の実施例では、チツプ上リ
フレツシユ信号は例えば米国特許第4,344,157号に示す
タイマー110からチツプ上で発生される。タイマー110は
リフレツシユ命令を少くとも（４ミリ秒）×（1/256）
＝16マイクロ秒ごとに１度発生する。このリフレツシユ
命令は前にチツプ外のリフレツシユ要求で説明したのと
同様にマルチプレクス回路109φＳ及びInc命令をアクテ
イブにする。

ビデオのような最も使用されるシステム内のレジスタ20
を介した直列I/Oでは、常に順番に並ぶ一連の行にアク
セスする必要がある。故に、第８図に示すようなチツプ
上の256のうちの１つのカウンタ111が使用されると直列
アクセスを行う為にマイクロコンピユータ８からの行ア
ドレスを与える必要性をなくすことができる。サンプル
レートが充分に高いものであれば、これは、リフレツシ
ユカウンタ108と同じ機能を行う。即ち、リフレツシユ
の為の別個のカウンタを設ける必要がないので、１つだ
けカウンタが必要となる。第８図に示す通り、しかしカ
ウンタ111は、▲▼命令が発生する時はいつでもマ
ルチプレクス回路109に対し行アドレスを発生し（Ｗ信
号に応じて）直列読出し又は書込みを開始し、故に並列
アクセスの為だけに▲▼及び▲▼に使用さ
れるようにしてもよい。カウンタ108は自動的にインク
レメントされるので、アクテイブされる度ごとにマルチ
プレクス109にアドレスを発生し、カウンタはまたイン
クレメントされるので次の要求によつて次の一連の行ア
ドレスが発生される。

他の特徴はシフトクロツクφが、マイクロコンピユータ
８とは別に発生されることである。第８図に示す通り、
クロツク発生回路113は、シフトクロツクφを発生する
為に使用される。このクロツクは分割回路114で128に分
割され、行アドレスカウンタ111への入力を発生しさら
にクロツク回路30への入力も発生し128φサイクルの終
わる度ごとに直列読出しを開始する。φ発生回路113及
び128で分割する回路114は、第８図で示す通りチツプ外
にあるが或は選択的にアレイ10といつしよにチツプ上に
作ることもできる。レジスタ20及び回線19を介するアレ
イ10への直列アクセス及び並列アクセスは非同期である
ことに注意してほしい。即ち、φ発生回路113はマイク
ロコンピユータ８のクロツクと同期させる必要はないが
その代わり第１図のビデオデイスプレイ１又は第７図の
受信器105からのビデオ信号106とは同期されている。

第７図の実施例の示すこれらの特徴と直列入力とを有利
に利用するシステムは、例えばゲーム、教育機器、又は
カタログオーダー等に適した機械と人が相互に連絡可能
なホームテレビに用いることができる。即ち背景を示す
ビデオデータは、ケーブルまたはVCRから直列入力22を
介し接続され、使用者は（I/O81によつて接続されるキ
ーボード、操作管、その他同様の装置を使つて）自分の
入力をマイクロコンピユータ８を介し背景であるビデオ
データの上に重ねて自分の入力を入力し、その結果使用
者の入力を含むビデオデータが回線２を介し画面１上に
与えられる。この同じビデオデータ又は選択例ではいろ
いろ加えられたデータのみがケーブル又は無線通信によ
つてデータ入力者のもとへ送り返されてきてカタログオ
ーダーやケーブルでの銀行取引又は教育用テストの採点
等のような応用に使用される。

本発明の主旨は、ビデオ以外の通信システムにも有効で
ある。例えば、多重音声（電話による）又はデジタルデ
ータがマイクロ波又はフアイバーオプテイツクス伝達チ
ヤンネルを介し非常に高いビツトレートで直列で転送さ
れる。このデータは、第７図の回線２又は回線106内の
直列データと、フオーマツトが同様である。従つて、上
記で説明したメモリ装置５はこの形式のデータを処理す
る上で非常に有効である。データは直列のシーケンシヤ
ルにアドレスされる（自動インクレメントする）ポート
を介し通信リンクからメモリ５内へと書込まれ、及び／
又はこのポートによつてメモリ５から通信リンクへと読
み出される。即ちメモリ５及びマイクロコンピユータ８
は受信器、送信器、アレイ回路又はラジオ送受信器の一
部として構成することができる。１度メモリ５内のアレ
イ10に入ると、データはマイクロコンピユータ８によつ
て並列にランダム形式でアクセスされ、エラー検出及び
訂正アルゴリズム、又は種々のチヤンネルのデマルチプ
レクス又はマルチプレクスの実行又は選局や暗号化又は
解読、地方局のネツトワークへのフオーマツトの変換及
びこれと同様の処理の実行によつて電話システムの為の
D/A又はA/D変換装置で利用される。

本発明の主旨は、他に、バルク記憶の為に磁気デイスク
を使うマイクロコンピユータシステム内で使用される。
例えばウインチエスターデイスクと呼ばれるものは、第
７図のビデオデータレートと同様の何十メガビツト毎秒
というビツトレートで直列にアクセスされる数メガビツ
トの容量を提供できる。プログラムは64Kバイト又は128
Kバイトという大規模ブロツクでデイスクからメモリ５
へダウンロードされ、次に与えられたタスクが完了する
か又は、割込みが発生するまでマイクロコンピユータが
メモリ５からの命令を実行する。次のブロツクが入力22
を介しメモリ５に書こまれる一方、メモリ５の内容が読
み出されたり線２によつてデイスク記憶容量へと送信す
ることもできる。

故に、直列アクセスを加えることによつて並列アクセス
の能力がまつたく低下しない向上された解像度を持つデ
イスプレイに適したデユアルポート半導体装置を提供す
ることができる。汎用MOSダイナミツクRAMを利用するの
でコストも安く大量生産も可能である。

本発明は特定の実施例に関し説明してきたがこの説明は
構成の限定を意図するものではない。ここに説明した実
施例の種々の改変、及び本発明の他の実施例は、この説
明を参照すると、当業者には明らかであろう。故に添付
特許請求の範囲は本発明の真の主旨の中に含まれるこの
ようないずれの変形又は実施例もカバーするものと考え
る。

【図面の簡単な説明】

第１図は、本発明の概要を説明するためのビデオディス
プレイシステムの電気的ブロック図である。 第２図は、第１図のシステムで使用される並列及び直列
アクセスという本発明の特徴を用いた半導体メモリ装置
の電気ブロツク図である。 第3A図および第3B図は、第２図の装置の様様な部分にお
ける時間に対する電圧又は時間に対するその他の条件を
表わすグラフである。 第４図は、第２図の装置内のセルアレイの電気的概略図
である。 第５図は、第１図のシステムで使用されるマイクロコン
ピユータ装置を示す電気的ブロツク図である。 第６図は、ビデオメモリを複数使用する第１図に対応す
るビデオディスプレイシステムの電気的ブロック図であ
る。 第７図は、本発明の一実施例に従う第１図に対応するビ
デオディスプレイシステムを示す電気的ブロック図であ
る。 第８図は、第７図のシステムにおいて使用し得る第２図
に対応するビデオディスプレイシステムを示す電気的ブ
ロック図である。

フロントページの続き (72)発明者 デビツド・スミス・ラフイツトウ アメリカ合衆国テキサス州ヒユ−ストン・ テラス・ウインド・レ−ン8302 (72)発明者 ジヨン・エム・ヒユ−ズ アメリカ合衆国テキサス州スプリング・エ ヌ・グリ−ンフイ−ルド16334 (56)参考文献 特開 昭55−129387（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】メモリであって、 メモリアレイと； アドレス情報に応答して上記メモリアレイをアドレスす
   るアドレス回路と； 上記メモリアレイをアクセスする第１及び第２のアクセ
   ス回路であって、上記第１のアクセス回路は直列ビット
   データを上記メモリアレイから入力し上記メモリの外部
   へ出力し、かつ、上記メモリの外部から入力し上記メモ
   リアレイへ出力する直列レジスタを有し、上記第２のア
   クセス回路は上記メモリの外部と並列ビットデータを入
   出力する並列ビットデータ入出力部を有する上記第１及
   び第２のアクセス回路と； を含む上記メモリ、および アドレス情報を上記アドレス回路に供給し、上記第１の
   アクセス回路を介して直列ビットデータを入出力せし
   め、かつ、上記第２のアクセス回路を介して並列ビット
   データを入出力せしめるプロセッサ、 を含む電子装置。