JPS5939838B2

JPS5939838B2 - ダイナミツクメモリの制御方式

Info

Publication number: JPS5939838B2
Application number: JP54137254A
Authority: JP
Inventors: 孝寿石井; 章示三江
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1979-10-24
Filing date: 1979-10-24
Publication date: 1984-09-26
Also published as: JPS5661087A

Description

【発明の詳細な説明】本発明はダイナミツクメモリの制御方式に関する。

通常ダイナミツクメモリのリフレツシユは、専用のリフ
レツシユ制御回路が必要とされる。

そしてメモリのリフレツシユは、２ｍｓｅｃに１回以上
の割合でメモリの行単位でなされなければならない。一
方、ＣＲＴ表示装置など、メモリを周期的にアクセスす
るデバイスを含む装置において、このアクセスを利用し
てダイナミツクメモリのリフレツシユを自動的に行なう
方式が提案されている。ところで近年、ＣＲＴコントロ
ーラが出現し、このＣＲＴコントローラのパラメータを
変えることにより、ＣＲＴ表示モニタの画面仕様をプロ
グラム実行途中で容易に変更できるようになつた。これ
により１行当りのスイープ数（スライス数）を任意に変
え、表示行数を画面の表示目的に応じて変更できるよう
になつた。しかしながらＣＲＴコントローラによつてス
イープ数をたとえば［１６」以上に設定した場合、上記
した周期的なアクセスを利用してダイナミツクメモリを
自動的にリフレツシユすることが困難になる。すなわち
、スイープ数が上記のように多くなつた場合、画面上の
同一行の表示データに対応するメモリの番地のリフレツ
シユ（行単位のリフレツシユ）だけに１ｍｓｅｃ以上も
要してしまい、ダイナミツクメモリ全体をリフレツシユ
するのに２ｍｓｅ罎越えてしまう。したがつてダイナミ
ツクメモリの自動リフレツシユが不可能となる。本発明
は上記事情に鑑みてなされたものでその目的は、ダイナ
ミツクメモリを周期的にアクセスすることによりＣＲＴ
モニタに対する画面表示を行なうＣＲＴコントローラを
備えたＣＲＴ表示システムにおいて、ＣＲＴコントロー
ラから周期的に生成出力されるメモリアドレス中の行ア
ドレスの上位ビツトを、画面非表示期間中だけスイープ
アドレスと切換えてリフレツシユアドレスを生成し、こ
のリフレツシユアドレスを用いてダイナミツクメモリの
リフレツシユを行なうことにより、専用のリフレッシュ
回路を用いることなくダイナミツクメモリを簡単かつ確
実にリフレツシユすることのできるダイナミツクメモリ
の制御方式を提供することにある。

以下、本発明の一実施例を図面を参照して説明する。

なお、本実施例はＣＲＴ表示システムに実施した場合で
ある。第１図は一般的な表示画面の構成を示すスクリー
ンチヤートである。

図から明らかなようにＣＲＴモニタ用の画面情報をリフ
レツシユする表示アクセス（以下ＣＲＴアクセスと称す
る）の周期は、各スイープラインについて６４μＳｅｃ
である。この６４μＳｅｃ中、４０μＳｅｃ（約４０文
字分）が水平表示期間である。この水平表示期間中に画
面情報がリフレツシユされる。一方残りの２４μＳｅｃ
が水平帰線期間である。この水平帰線期間内に水平同期
信号ＨＳＹＮが挿入され、ＣＲＴ表示モニタとの同期が
とられる。この水平帰線期間が非表示期間であることは
言うまでもない。同様に垂直帰線期間も非表示期間であ
る。本実施例では、上記水平帰線期間中においても、図
示せぬＣＲＴコントローラからメモリアドレスが提示さ
れることに着目し、このメモリアドレスの一部を用いて
リフレツシユアドレスを生成し、これによりダイナミツ
クメモリの全領域を効率よく確実にリフレツシユしてい
る。第２図は本発明が適用されるＣＲＴ表示システムの
要部構成を示すプロツク図である。

図中、１は中央処理装置（以下、簡単にＣＰＵと称する
）、２はＣＲＴコントローラ、３はメモリアドレスセレ
クタである。メモリアドレスセレクタ３には、上記ＣＲ
Ｔアクセス時、ＣＲＴコントローラ２から与えられるＣ
ＲＴメモリアドレスＭｌ３（ＭＳＢ）〜ＭＯＯ（ＬＳＢ
）、スイートプアドレス（ラスタ情報）ＳＡ２〜ＳＡＯ
（ＬＳＢ）、および表示期間信号ＤＴＭが入力されてい
る。ここでスイープアドレスＳＡ２〜ＳＡＯは、たとえ
ば５ビツト構成のスイープアドレスＳＡ４（ＭＳＢ）〜
ＳＡＯ（ＬＳＢ）の下位３ビツトである。また表示期間
信号ＤＴＭは論理値“１”で表示期間を示し、論理値゛
Ｏ゛で非表示期間を示している。またメモリアドレスセ
レクタ３にはＣＰＵメモリアドレスＡｌ３〜ＡＯＯが入
力されている。このＣＰＵメモリアドレスＡｌ３〜ＡＯ
Ｏは、ＣＰＵｌによる，表示データの読出し／書込み
のためのメモリアクセス（以下ＣＰＵアクセスと称する
）時に、ＣＰＵｌから与えられる。更にメモリアドレス
セレクタ３には、後述するメモリコントロール回路９か
ら与えられるメモリアドレス制御信号ＣＯＬおよびＣＲ
Ｔメモリサイクル信号ＳＣＲＴが入力されている。上記
メモリアドレス制御信号ＣＯＬは論理値゛１゛で列アド
レスの出力を許可し、論理値１０″で行アドレスの出力
を許可する。また、上記ＣＲＴメモリサイクル信号ＳＣ
ＲＴは論理値Ｃ″１”でＣＲＴメモリサイクルを指定し
、論理１０゛でＣＰＵメモリサイクルを指定する。すな
わち本実施例では、メモリサイクルをＣＲＴメモリサイ
クルおよびＣＰＵメモリサイクルの２つのタイムスロツ
トに分け、後述するダイナミツクメモリ８を時分割的に
使用している。次に第３図を参照してメモリアドレスセ
レクタ３の構成を更に詳細に説明する。

第３図はメモリアドレスセレクタ３の構成を模式的に示
すものである。図中、４は第１のアドレスセレクタであ
る。５第１のアドレスセレクタ４は表示期間信号ＤＴＭ
に応じて、前記ＣＲＴメモリアドレレスＭＯ６〜ＭＯ４
およびスイープアドレスＳＡ２〜ＳＡＯのいずれかを選
択的に出力する。

すなわち第１のアドレスセレクタ４はＤＴＭ＝１の時Ｃ
ＲＴメモリ４アドレスＭＯ６〜ＭＯ４を選択し、ＤＴ
Ｍ−０の時スイープアドレスＳＡ２〜ＳＡＯを選択する
。５は内部バスである。

内部バス５は第１のアドレスセレクタ４の出力をアドレ
スＲＡ２〜ＲＡＯとして伝達する。６は第２のアドレス
セレクタである。

第２のアドレスセレクタ６はＣＲＴメモリサイクル信号
ＳＣＲＴおよびメモリアドレス制御信号ＣＯＬに応じて
、図示の如くアドレスＲＡ２〜ＲＡＯおよびＣＲＴメモ
リアドレスＭＯ３〜ＭＯＯでなる切換アドレスＲＡ２（
ＭＳＢ）〜ＲＡＯ，ＭＯ３〜ＭＯＯ（ＬＳＢ），ＣＲＴ
メモリアドレスＭｌ３〜ＭＯ７，ＣＰＵメモリアドレス
ＡＯ６〜ＡＯＯｌおよびＣＰＵメモリアドレスＡｌ３〜
ＡＯ７のいずれかを、メモリアドレスＭＡ６〜ＭＡＯと
して選択的に出力する。すなわち第２のアドレスセレク
タ６は、ＣＲＴメモリサイクル信号ＳＣＲＴおよびメモ
リアドレス制御信号ＣＯＬの内容に応じ、下記表に示す
ようにメモリアドレスＭＡ６〜ＭＡＯを選択出力する。
再び第２図を参照すると、７はメモリアドレスＭＡ６〜
ＭＡＯのためのメモリアドレスバス、８はダイナミツク
メモリである。

ダイナミツクメモリ８は、そのメモリセルがたとえば１
２８行Ｘ４２８列のマトリクス構成でなる１６Ｋビツト
（１Ｋ−１，０２４）のＤ−ＲＡＭ（Ｄｙｎａｍｉｃ−
ＲａｎｄＯｍＡｃｃｅｓｓＭｅｍＯｒｙ）であるｏ本実
施例ではダイナミツクメモリ８の一部記憶領域を画面情
報用の領域いわゆる−ＲＡＭ（１ｄｅ０一ＲＡＭ）とし
て用いている。９はメモリコントロール回路である。

メモリコントロール回路９はダイナミツクメモリ８に対
し必要に応じてＲＡＳ（ＲＯＷＡＤＤＲＥＳＳＳＥＬＥ
ＣＴ）信号、ＣＡＳ（ＣＯＬＵＭＮＡＤＤＲＥＳＳＳＥ
ＬＥＣＴ）信号、およびＲ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ
）信号などを出力する。またメモリコントロール回路９
は、ＣＲＴメモリサイタル信号ＳＣＲＴおよびメモリア
ドレス制御信号ＣＯＬによりメモリアドレスセレクタ３
を制御する。１０はビデオ回路、１１はＣＲＴモニタで
ある。

ビデオ回路１０は、ダイナミツクメモリ８から読出され
る画面情報をドツト情報に変換し、ＣＲＴコントローラ
２から与えられる垂直同期信号ＶＳＹＮＣｌ水平同期信
号ＨＳＹＮＣ、およびスイープアドレスＳＡ４〜ＳＡＯ
に基づいて、ＣＲＴモニタ１１に表示せしめる。次に第
１図乃至第３図に示した構成の動作を第４図のタイミン
グチヤートを参照して説明する。

いまＣＲＴ表示システムが稼動状態にあるものとする。
この状態において、メモリコントロール回路９からＲＡ
Ｓ信号（第４図イ），ＣＡＳ信号（第４図口）、メモリ
アドレス制御信号ＣＯＬ（第４図ハ、およびＣＲＴメモ
リサイクル信号ＳＣＲＴ（第４図ホ、へ）が図示の如く
所定タイミングで常時出力されている。また、ＣＲＴコ
ントローラ２から表示期間信号ＤＴＭ（第４図卜、チ）
が図示の如く所定タイミングで常時出力されている。第
４図ホのＣＲＴメモリサイクル信号ＳＣＲＴ（いわゆる
キヤラクタ・クロツク信号ＣＨＣに一致する）に示され
ているように、通常１文字の表示期間は１μＳｅｃであ
る。したがつて第４図卜の表示期間信号ＤＴＭからも明
らかなように、表示画面１行当りの表示文字数は最大４
０μＳｅｃ／（１μＳｅＣ／１文字）＝４０文字である
。更に、ＣＲＴコントローラ２からＣＲＴメモリアドレ
スＭｌ３〜ＭＯＯおよびスイープアドレスＳＡ２〜ＳＡ
Ｏが出力される。すなわちＣＲＴコントローラ２は、各
スイープライン（スライスライン）を１行につき所定ス
イープ数ずつ、各文字毎にＣＲＴメモリアドレスＭｌ３
〜ＭＯＯおよびスイープアドレスＳＡ２〜ＳＡＯを変え
ながら、画面情報のリフレツシユを行なう。このＣＲＴ
メモリアドレスＭｌ３〜ＭＯＯは、水平表示期間中は勿
論水平帰線期間中にも１μＳｅ晦にそのアドレスが歩進
されて出力される。いまＣＲＴコントローラ２による表
示アタセスが行なわれ、非表示期間になつたものとする
。

この時、表示期間信号ＤＴＭ（第４図卜、チ）はＤＴＭ
−１からＤＴＭ＝Ｏに遷移する。一方、本実施例では、
１行当りのスイープ数がＣＲＴコントローラ２によつて
「１６］に設定されているものとする。第１のアドレス
セレクタ４は表示期間信号ＤＴＭ（ＤＴＭ−０）に応じ
て、ＣＲＴメモリアドレスＭＯ６〜ＭＯ４およびスイー
プアドレスＳＡ２〜ＳＡＯから、スイープアドレスＳＡ
２〜ＳＡＯを選択的に出力する。

このスイープアドレスＳＡ２〜ＳＡＯはアドレスＲＡ２
〜ＲＡＯとして内部バス５を通して第２のアドレスセレ
クタ６に与えられる。第２のアドレスセレクタ６は、Ｃ
ＲＴメモリサイクル信号ＳＣＲＴおよびメモリアドレス
制御信号ＣＯＬに応じて、第３図に示されているように
アドレスＲＡ２〜ＲＡＯおよびＣＲＴメモリアドレスＭ
Ｏ３〜ＭＯＯ，ＣＲＴメモリアドレスＭｌ３〜ＭＯ７，
ＣＰＵメモリアドレスＡＯ６〜ＡＯＯ、およびＣＰＵメ
モリアドレスＡｌ３〜ＡＯ７のいずれかをメモリγドレ
スＭＡ６〜ＭＡＯとして選択出力する。たとえばＳＣＲ
Ｔ−１，Ｃ０Ｌ−０であるものとする。

すなわちＣＲＴメモリサイクル（ＣＲＴのタイムスロツ
ト）において行アドレスの出力が許可されたものとする
。この時、第２のアドレスセレクタ６は、アドレスＲＡ
２〜ＲＡＯおよびＣＲＴメモリアドレスＭＯ３〜ＭＯＯ
ｌすなわちスイープアドレスＳＡ２（ＭＳＢ）〜ＳＡＯ
およびＣＲＴメモリアドレスＭＯ３〜ＭＯＯ（ＬＳＢ）
を第４図二に示したように行アドレス（メモリアドレス
ＭＡ６〜ＭＡＯ）として出力する。この行アドレスとし
てのメモリアドレスＭＡ６〜ＭＡＯは、アドレスバス７
を通してダイナミツクメモリ８に与えられる。このダイ
ナミツクメモリ８には、前記したようにπτ禾信号（第
４図イ）が所定タイミングで与えられている。そして正
τＩ信号に応じて、ダイナミツクメモリ８の上記メモリ
アドレスＭＡ６〜ＭＡＯで指定される行全体がリフレツ
シユされる。前記したように水平帰線期間（２４μＳｅ
ｃ）中にも、ＣＲＴメモリアドレスＭｌ３〜ＭＯＯは１
μＳｅ晦にそのアドレスが歩進されて出力されている。

すなわち水平帰線期間中の文字数は１６文字以上ある。
したがつてメモリアドレスＭＡ６〜ＭＡＯの下位ビツト
すなわちＣＲＴメモリアドレスＭＯ３〜ＭＯＯは１６通
りの値をとる。一方、メモリアドレスＭＡ６〜ＭＡＯの
上位３ビツトすなわちスイープアドレスＳＡ２〜ＳＡＯ
は、本実施例では水平走査が各行につき８スイープ以上
（１６スイープ）行なわれているため、必ず８通りの値
をとる。したがつて本実施例によれば、スイープアドレ
スＳＡ２〜ＳＡＯおよびＣＲＴメモリアドレスＭＯ３〜
ＭＯＯの結合でなる７ビツトのメモリアドレスＭＡ６〜
ＭＡＯによつて、８×１６−１２８通りの行アドレスを
６４（μＳｅｃ／スイープ）Ｘ８（スイープ）−５１２
μＳｅｃ（７）間に一巡して与えることができる。すな
わち本実施例によれば、ダイナミツクメモリ８全体を５
１２μＳｅｃ毎に確実にリフレツシユすることができる
。次にＳＣＲＴ＝１，Ｃ０Ｌ＝１の場合について説明す
る。この時、第２のアドレスセレクタ６は、ＣＲＴメモ
リアドレスＭｌ３〜ＭＯ７を第４図二に示されるように
列アドレス（メモリアドレスＭＡ６〜ＭＡＯ）として出
力する。この列アドレスとしてのメモリアドレスＭＡ６
〜ＭＡＯは、バス７を通してダイナミツクメモリ８に与
えられる。このダイナミツクメモリ８には、前記したよ
うにσＷ？信号（第４図口）が所定タイミングで与えら
れている。そして前記した行アドレス、ＷＡコ信号、列
アドレス、およびσＷ？信号によつて、水平帰線期間に
おけるＣＲＴメモリサイクルでのメモリアクセスが行な
われる。次にＳＣＲＴ＝０、すなわちＣＰＵメモリサイ
クル（ＣＰＵのタイムスロツト）の場合について説明す
る。

いまＣＯＬ＝０であるものとする。これにより行アドレ
スの出力が許可され、第２のアドレスセレクタ６によつ
てＣＰＵメモリアドレス．ＡＯ６〜ＡＯＯが出力される
。一方、ＣＯＬ−１となつた場合、列アドレスの出力が
許可され、同じく第２のアドレスセレクタ６によつてＣ
ＰＵメモリアドレスＡｌ３〜ＡＯ７が出力される。そし
て、ＣＰＵメモリアドレスＡｌ３〜ＡＯＯに基づ．いて
．ＣＰＵｌによるダイナミツクメモリ８に対する表示デ
ータなどのアクセスが行なわれる。次に表示期間におけ
る動作を説明する。この時、表示期間信号ＤＴＭ（第４
図卜、チ）はＤＴＭ一１である。この期間、第１のアド
レスセレクタ４はＣＲＴメモリアドレスＭＯ６〜ＭＯ４
を選択出力する。したがつてＣＲＴメモリサイクル（Ｓ
ＣＲＴ＝１）では、ＣＲＴメモリアドレスＭＯ６〜ＭＯ
Ｏ（行アドレス）およびＣＲＴメモリアドレスＭｌ３〜
ＭＯ７（列アドレス）が順次メモリアドレスセレクタ３
から出力される。

これによりＣＲＴコントローラ２はダイナミツクメモリ
８のＶ−ＲＡＭをアクセスし、対応する画面情報を確実
にリフレツシユすることができる。一方、Ｃｐｕメモリ
サイクル（ＳＣＲＴ−０）では、ＣＰＵメモリアドレス
Ａｌ３〜ＭＯ７（列アドレス）が順次メモリアドレスセ
レクタ３から出力される。これによりＣＰＵｌはダイナ
ミツクメモリ８のＶ−ＲＡＭをアクセスし、表示データ
の読出し／書込みを行なうとともに、Ｖ−ＲＡＭを除く
領域をもアクセスすることができる。このように本実施
例によれば、メモリサイクルをＣＲＴメモリサイクルお
よびＣＰＵメモリサイクルの２種のタイムスロツトに分
け、ダイナミツクメモリ８を時分割的に使用するように
したので、メモリアクセス時の競合を引き起こすことな
しに、ＣＰＵｌのアクセスを常時可能とし、ＣＰＵｌの
処理効率を向上することができる。このため、ＣＲＴモ
ニタ用の画面情報をリフレツシユするＣＲＴコントロー
ラ２による表示アクセス（以下ＣＲＴアクセスと称する
）中、表示画面を乱さないためにＣＰＵからの表示デー
タに対する読出し／書込みアクセス（以下ＣＰＵアクセ
スと称する）を禁止する手段が不要となる。すなわち従
来、ＣＲＴアクセス中にＣＰＵアクセスが出された場合
、このＣＰＵアクセスは表示画面の乱れを防止するため
に、上記禁止手段によりＣＲＴアクセスが終了するまで
待たされる。このためＣＰＵアクセスが遅くなる問題が
あつた。一方、ＣＰＵアクセスを自由にした場合、ＣＰ
ＵアクセスとＣＲＴアタセスが競合することがある。そ
こでＣＲＴアクセスを無視する必要性が生じ、表示画面
の乱れを引き起こしていた。本実施例によればこのよう
な問題を解消し、上記の如き効果を得ることができる。
次に、本発明の他の実施例を第５図および第６図を参照
して説明する。

なお、本実施例は、複数のダイナミツクメモリ（メモリ
プロツク）でなるダイナミツクメモリアレイを有するＣ
ＲＴ表示システムに実施した場合であり、第２図と同一
部分には同一符号を付して詳細な説明を省略する。第５
図はＣＲＴ表示システムの要部構成を示すプロツク図で
ある。図中１はＣＰＵ，３はすでに詳述したようにメモ
リアドレスセレクタ、２１はダイナミツクメモリアレイ
である。ダイナミツクメモリアレイ２１はたとえば１６
ＫビツトのＤ−ＲＡＭでなるメモリプロツク２１ａ〜２
１ｃを有している。本実施例においてメモリプロック２
１ａは第２図に示したダイナミツクメモリ８に相当し、
その一部記憶領域はＶ−ＲＡＭ領域となつている。ダイ
ナミツクメモリアレイ２１は前述したようにメモリアド
レスセレクタ３によつて提示されるメモリアドレスＭＡ
６〜ＭＡＯによつてアクセスされる。２２はデータバス
である。

このデータバス２２を通してＣＰＵアクセスの際のＣＰ
Ｕｌ．ダイナミツクメモリアレイ２１間の読出し／書込
みデータの入出力が行なわれる。２３はメモリコントロ
ール回路である。

メモリコントロール回路２３は第２図に示したメモリコ
ントロール回路９と基本的に同じものである。すなわち
メモリコントロール回路２３は、ＣＲＴメモリサイクル
信号ＳＣＲＴおよびメモリアドレス制御信号ＣＯＬを出
力し、これによりメモリアドレスセレクタ３を制御する
。またメモリコントロール回路２３は必要に応じＲＡＳ
信号およびＣＡＳ信号などをダイナミツクメモリ２１に
出力する。ただし本実施例におけるメモリコントロール
回路２３は複数のメモリプロツク２１ａ〜２１ｃに対し
、効率よく選択的にＲＡＳ信号およびＣＡＳ信号などを
出力するように構成されている。２４はＣＲＴコントロ
ーラである。

このＣＲＴコントローラ２４は便宜上第２図で示したビ
デオ回路１０を含んでいるものとする。なお、第５図に
おいてＣＲＴモニタなどは省略されている。次にメモリ
コントロール回路２３について、第６図を用いてその詳
細を説明する。

第６図はメモリコントロール回路２３の要部の詳細な回
路構成図である。図中、３１はメセリタイミング回路で
ある。メモリタイミング回路３１はたとえば基本クロツ
ク信号を分周し、この分周信号に基づいてＲＡＳタイミ
ング信号ＴＲＡＳ，ＣＡＳタイミング信号ＴＣＡＳｌお
よび前記ＣＲＴメモリサイクル信号ＳＣＲＴを発生する
。ここでＲＡＳタイミング信号ＴＲＡＳおよびＣＡＳタ
イミング信号ＴＣＡＳはすでに第４図イ、口に示したＲ
ＡＳ信号およびＣＡＳ信号と同様に所定タイミングで常
時出力されている。同じくＣＲＴメモリサイクル信号Ｓ
ＣＲＴもすでに第４図ホに示したように所定タイミング
で常時出力されている。図から明らかなようにＣＲＴメ
モリサイクル信号ＳＣＲＴによつてメモリサイクルをＣ
ＲＴメモリサイクル（ＳＣＲＴ＝１）およびＣＰＵメモ
リサイクル（ＳＣＲＴ＝Ｏ）の２種のタイムスロツトに
分け、ＣＲＴ表示すイクルの２倍の速度のメモリサイク
ルでメモリプロツク２１ａ〜２１ｃを働かせている。ま
た、メモリタイミング回路３１は、ＣＰＵｌからのアク
セス要求信号ＣＰＭＲＱに応答し、ＣＰＵｌに待ち時間
が必要であればウエイト信号ＷＡＩＴを返す。更にメモ
リタイミング回路３１は、ＣＰＵｌがメモリアクセス可
の状態となつた時にＣＰＵアクセス可信号ＣＰＡＸＴを
所定タイミングで発生する。３２はデコーダである。

このデコーダ３２はＣＰＵｌによつて提示されるＣＰＵ
メモリアドレスＡｌ５（ＭＳＢ）〜ＡＯＯ（ＬＳＢ）の
上位２ビツト（Ａｌ５，Ａｌ４）を、上記ＣＰｕアクセ
ス可信号ＣＰＡＸＴが与えられたタイミングで解読し、
メモリ選択信号ＭＳＥＬｌ〜ＭＳＥＬ３のいずれか一方
を出力する。３３はインバータである。

インバータ３３は、表示期間信号ＤＴＭのレベルを反転
してリフレツシユ条件信号ＲＦＣＮＤを出力する。３４
はメモリ制御信号出力回路である。

メモリ制御信号出力回路３４は、前記ＲＡＳタイミング
信号ＴＲＡＳ，ＣＡＳタイミング信号ＴＣＡＳ，ＣＲＴ
メモリサイクル信号ＳＣＲＴ、メモリ選択信号ＭＳＥＬ
ｌ．表示期間信号ＤＴＭ、およびメモリ書込み信号ＭＷ
Ｒに応じ、メモリプロツク２１ａに対してＲＡＳ信号１
、ＣＡＳ信号１、およびメモリ書込信号ＭＷＲｌを出力
する。このメモリ制御信号出力回路３４は、図示の如く
オア回路３５，３６、アンド回路３７〜４０を有してい
る。そして図から明らかなように、ＣＲＴメモリサイク
ル（ＳＣＲＴ＝１）の時、ＲＡＳタイミング信号ＴＲＡ
Ｓに応答してＲＡＳ信号１がアンド回路３８より出力さ
れる。

この時表示期間信号ＤＴＭがＤＴＭ＝１、すなわち表示
期間であれば、アンド回路３７，３９が開成され、ＣＡ
Ｓタイミング信号ＴＣＡＳに応答してＣＡＳ信号１がア
ンド回路３９より出力される。このように表示期間にお
けるＣＲＴメモリサイクルでは、ＲＡＳ信号１およびＣ
ＡＳ信号１が所定タイミングでメモリプロツタ２１ａに
出力され、これによりＶ−ＲＡＭに対する一定周期のメ
モリアクセスが行なわれる。また、表示期間信号ＤＴＭ
がＤＴＭ＝Ｏ、すなわち非表示期間であれば、アンド回
路３７，３９が閉成し、ＣＡＳ信号１の出力は禁止され
る。このように非表示期間におけるＣＲＴメモリサイク
ルでは、ＲＡＳ信号１だけが所定タイミングでメモリプ
ロツク２１ａに出力される。一方この期間、メモリアド
レスセレクタ３から、前述したようにスイープアドレス
ＳＡ２〜ＳＡＯおよびＣＲＴメモリアドレスＭＯ３〜Ｍ
Ｏ・Ｏの結合でなるメモリアドレスＭＡ６〜ＭＡＯすな
わちリフレツシユアドレスとしての行アドレスが、ダイ
ナミツクメモリアレイ２１に出力されている。これによ
りメモリプロツク２１ａの対応する行領域がリフレツシ
ユされる。この時上記したようにＣＡＳ信号１は出力さ
れないので、消費電力を節減することができる。次に、
ＣＰＵｌからメモリプロツク２１ａに対するメモリアク
セス要求があつた場合について説明する。

メモリタイミング回路３１は所定タイミングでＣＰＵア
クセス可信号ＣＰＡＸＴを出力する。この時ＣＰＵメモ
リサイクル（ＳＣＲＴ＝Ｏ）゛であることは勿論である
。デコーダ３２はＣＰＵメモリアドレスＡｌ，，Ａｌ４
をデコードしてメモリ選択信号ＭＳＥＬｌを出力する。
アンド回路３８，３９はメモリ選択信号ＭＳＥＬｌによ
つて開成され、それぞれ所定タイミングでＲＡＳ信号１
およびＣＡＳ信号１を出力する。一方、この時メモリア
ドレスセレクタ３によつてＣＰＵメモリアドレスＡｌ３
〜ＡＯＯが選択され、これによりメモリプロツク２１ａ
に対するＣＰＵｌのメモリアクセスが可能となる。この
ように本実施例によれば、ＣＰＵｌからのメモリアクセ
ス要求があつた場合のみ、ＣＰＵメモリサイクルにおい
てＲＡＳ信号１およびＣＡＳ信号１が出力されるので、
電力消費を最小限におさえることができる。４１はメモ
リプロツク２１ｂに対応するメモリ制御信号出力回路で
ある。

メモリ制御信号出力回路４１は図示の如くオア回路４２
およびアンド回路４３〜４６を有している。図から明ら
かなように、ＣＰＵｌによるメモリアクセスの場合の動
作はメモリ制御信号出力回路３４と同様である。一方、
非表示期間におけるＣＲＴメモリサイクル時に、本実施
例ではある条件のもとで、メモリプロツク２１ｂに対し
てＲＡＳ信号２だけが出力される。すなわちＤＴＭ＝Ｏ
である非表示期間において、インバータ３３の出力信号
すなわちリフレツシユ条件信号ＲＦＣＮＤは論理値゛１
゛（有効）となる。これによりアンド回路４３は開成し
、ＣＲＴメモリサイクル信号ＳＣＲＴをそのまま出力す
る。そしてＳＣＲＴ−１であるＣＲＴメモリサイクルの
期間アンド回路４４は開成し、ＲＡＳタイミング信号Ｔ
ＲＡＳに応答してＲＡＳ信号２を出力する。この結果非
表示期間におけるＣＲＴメモリサイクルで提示される前
記リフレツシユアドレスとしての行アドレスに基づいて
、メモリプロツク２１ｂの対応する行領域のリフレツシ
ユが実行される。この時、アンド回路４５は閉成してお
り、したがつてＣＡＳ信号２は出力されない。したがつ
て電力消費を最小限におさえることができる。なお、Ｄ
ＴＭ＝１である表示期間では、リフレツシユ条件信号Ｒ
ＦＣＮＤは論理値゛０゛（無効）となり、これによりア
ンド回路４３は閉成する。したがつて、表示期間におけ
るＣＲＴメモリサイクルでは、アンド回路４４，４６は
共に閉成し、ＲＡＳ信号２およびＣＡＳ信号２は出力さ
れない。４７はメモリプロツク２１ｃに対応するメモリ
制御信号出力回路である。

メモリ制御信号出力回路４７は前記メモリ制御信号出力
回路４１と同一構成（ただしメモリ選択信号ＭＳＥＬ３
が入力されるようになつている）である。したがつて非
表示期間におけるＣＲＴメモリサイクルでのメモリプロ
ツク２１ａのリフレツシユ時に、メモリプロツク２１ｂ
と同様にメモリプロツク２１ｃもリフレツシユされる。
このように本実施例によれば、第１図乃至第４図に示し
た構成の効果が得られることは勿論、メモリプロツク２
１ａのほかにメモリプロツク２１ｂ，２１ｃをも同時に
リフレツシユすることができる。

しかも本実施例によれば、必要時以外にＲＡＳ信号１〜
ＲＡＳ信号３、およびＣＡＳ信号１〜ＣＡＳ信号３の出
力を禁止しているので消費電力を必要最小限におさえる
ことができる。また各メモリプロツク２１ａ〜２１ｃに
対するアドレスラインを共通化しているので、制御が容
易であり、ダイナミツクメモリアレイ２１の大容量化が
可能となる。なお、前記実施例では１行当りのスイープ
数がＣＲＴコントローラによつて「１６」に設定されて
いる場合について説明したが、「８」以上であれば容易
に実施できることは明らかであるｏまた、１行当りのス
イープ数が「８」に満たない場合でも、たとえばライン
カウンタを用い、ラインカウンタの最下位ビツトすなわ
ち偶数（論理値゛０ウ）、奇数（論理値“１″）の情報
をスイープアドレスＳＡ２の代わりに供給することによ
つて、２行表示時間内に確実にリフレツシユを行なうこ
とができる。更にこの時、たとえばスイープ数「０」〜
「３」以外ではリフレツシユを禁止することにより、電
力節減を図ることができる。この禁止信号としてスイー
プアドレスＳＡ２を用いればよいことは明らかである。
同様に８スイープ以上の場合にも、総てのスイープに対
応してリフレツシユを実行する必要はない。

すなわち前記実施例のように１６スイープの場合、ライ
ンカウンタを用いてその偶数、奇数情報をリフレツシユ
の条件信号として付加することにより、たとえば奇数行
におけるリフレツシユを禁止することができる。これに
より電力節減を図ることができる。また、たとえばスイ
ープ数「０］〜「７］以外ではリフレツシユを禁止する
ようにしてもよく、この場合にも電力節減を図ることが
できる。そして少なくとも上記スイープ数「０」〜「７
」以外でリフレツシユを禁止する手段は、スイープ数が
「８」〜「３１」の範囲で実施可能である。一方、スイ
ープ数が［３２」を越える場合、すなわち１行当りの表
示時間が２ｍＳｅ皓越える場合であつても、たとえば１
６スイープの間だけリフレツシユすることにより、電力
節減を図ることができる。

更に、スイープ数が「９」〜［１５」の範囲ではたとえ
ば特定の行毎にリフレツシユを禁止するとともに、それ
以外の行では特定のスイープ数に対してリフレツシユを
禁止することができ、これにより一層電力節減を図るこ
とができる。

また、前記実施例ではＤＭＡ制御回路（ダイレクトメモ
リアクセス制御回路）について述べていないが、ＣＰＵ
メモリサイクルにおいてＤＭＡアクセスは可能である。

以上詳述したように本発明によれば、ダイナミツクメモ
リを周期的にアクセスすることによりＣＲＴモニタに対
する画面表示を行なうＣＲＴコントローラを備えたＣＲ
Ｔ表示システムにおいて、専用のリフレツシユ回路を用
いることなくダイナミツクメモリを簡単かつ確実にリフ
レツシユできる。

【図面の簡単な説明】

第１図乃至第４図は本発明の一実施例を示すもので、第
１図はＣＲＴ表示画面のスクリーンチヤート、第２図は
本発明が適用されたＣＲＴ表示システムの要部構成を示
すプロツク図、第３図はメモリアドレスセレクタの構成
を模式的に示す図、第４図はタイミングチヤート、第５
図および第６図は本発明の他の実施例を示すもので第５
図はＣＲＴ表示システムの要部構成を示すプロツク図、
第６図はメモリコントロール回路の回路構成図である。１・・・・・・中央処理装置（ＣＰＵ）、２，２４・・
・・・・ＣＲＴコントローラ、３・・・・・・メモリア
ドレスセレクタ、８・・・・・・ダイナミツクメモリ、
９，２３・・・・・・メモリコントロール回路、１１・
・・・・・ＣＲＴモニタ、２１・・・・・・ダイナミツ
クメモリアレイ、２１ａ〜２１ｃ・・・・・・メモリプ
ロツク、３１・・・・・・メモリタイミング回路、３２
・・・・・・デコーダ、３４，４１，４７・・・・・・
メモリ制御信号出力回路。

Claims

【特許請求の範囲】１画面情報の格納域を有するダイナミックメモリと、
このダイナミックメモリを周期的にアクセスすることに
よりＣＲＴモニタに対する画面表示を行なうＣＲＴコン
トローラとを備えたＣＲＴ表示システムにおいて、上記
ＣＲＴコントローラから周期的に生成出力される上記ダ
イナミックメモリに対するメモリアドレス中の行アドレ
スの上位ビットを、画面非表示期間中だけ画面上の各行
毎のスイツプ数を示すスイープアドレスと切換えて上記
ダイナミックメモリに対するリフレッシュアドレスを生
成する切換手段を設け、上記リフレッシュアドレスを用
いて上記ダイナミックメモリをリフレッシュするように
したことを特徴とするダイナミツクメモリの制御方式。２上記ダイナミックメモリがダイナミックメモリアレ
イの一部であることを特徴とする特許請求の範囲第１項
記載のダイナミックメモリの制御方式。３上記ダイナミックメモリを含む上記ダイナミックメ
モリアレイに対して同一アドレス制御を行なうメモリ制
御手段を設け、上記切換手段によつて提示される上記リ
フレッシュアドレスに基づいて上記ダイナミックメモリ
を含む上記ダイナミックメモリアレイをリフレッシュす
ることを特徴とする特許請求の範囲第２項記載のダイナ
ミックメモリの制御方式。４上記メモリ制御手段は、上記リフレッシュアドレス
に基づく上記ダイナミックメモリアレイのリフレッシュ
を、リフレッシュサイクルの規格を越えない範囲内で、
定期的に禁止することを特徴とする特許請求の範囲第３
項記載のダイナミックメモリの制御方式。５上記メモリ制御手段は、画面のあらかじめ定められ
た行毎に上記リフレッシュを禁止することを特徴とする
特許請求の範囲第４項記載のダイナミックメモリの制御
方式。６上記メモリ制御手段は、あらかじめ定められたスイ
ープ数に対して上記リフレッシュを禁止することを特徴
とする特許請求の範囲第４項記載のメモリ制御方式。７上記メモリ制御手段は、画面のあらかじめ定められ
た行毎に上記リフレッシュを禁止するとともに、それ以
外の行では、あらかじめ定められたスイープ数に対して
上記リフレッシュを禁止することを特徴とする特許請求
の範囲第４項記載のダイナミックメモリの制御方式。８上記ダイナミックメモリに対するメモリサイクルを
第１および第２の２種のタイムスロットに分け、上記第
１のタイムスロットを画面情報のリフレッシュアクセス
に、上記第２のタイムスロットを中央処理装置による画
面情報の読出し／書込みアクセスに割当て、上記ダイナ
ミックメモリを時分割的に使用することを特徴とする特
許請求の範囲第３項乃至第７項のいずれかに記載のダイ
ナミックメモリの制御方式。９上記メモリ制御手段は、上記中央処理装置からメモ
リアクセス要求が出された場合だけ、上記第２のタイム
スロットでの上記ダイナミックアレイにおける指定され
た記憶領域のアクセスを許可することを特徴とする特許
請求の範囲第８項記載のダイナミックメモリの制御方式
。１０上記メモリ制御手段は、上記第１のタイムスロッ
トでは上記ＣＲＴ表示モニタに対する表示期間中のみ、
上記ダイナミックメモリにおける指定された記憶領域の
アクセスを許可することを特徴とする特許請求の範囲第
８項記載のダイナミックメモリの制御方式。１１上記メモリ制御手段は、上記中央処理装置からメ
モリアクセス要求が出された場合だけ、上記第２のタイ
ムスロットでの上記ダイナミックアレイにおける指定さ
れた記憶領域のアクセスを許可するとともに、上記第１
のタイムスロットでは上記ＣＲＴ表示モニタに対する表
示期間中のみ、上記ダイナミックメモリにおける指定さ
れた記憶領域のアクセスを許可することを特徴とする特
許請求の範囲第８項記載のダイナミックメモリの制御方
式。