JP2689498B2 - 画像メモリ装置 - Google Patents
画像メモリ装置Info
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- JP2689498B2 JP2689498B2 JP63170427A JP17042788A JP2689498B2 JP 2689498 B2 JP2689498 B2 JP 2689498B2 JP 63170427 A JP63170427 A JP 63170427A JP 17042788 A JP17042788 A JP 17042788A JP 2689498 B2 JP2689498 B2 JP 2689498B2
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- memory cell
- data
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリセルアレイが複数の領域に分割され、
消費電力の低減のためそれら領域が選択・非選択に分け
て使用されるダイナミックRAM型のコアを有する画像メ
モリ装置に関する。
消費電力の低減のためそれら領域が選択・非選択に分け
て使用されるダイナミックRAM型のコアを有する画像メ
モリ装置に関する。
本発明は、メモリセルアレイが分割された複数の領域
からなり、選択される領域の中の各ブロックがアドレス
指定される画像メモリ装置において、非選択領域を非選
択領域活性化回路によって指定されたアドレスに従って
リフレッシュさせることにより、非選択領域におけるデ
ータの消滅を防止させるものである。
からなり、選択される領域の中の各ブロックがアドレス
指定される画像メモリ装置において、非選択領域を非選
択領域活性化回路によって指定されたアドレスに従って
リフレッシュさせることにより、非選択領域におけるデ
ータの消滅を防止させるものである。
画像メモリ装置として、水平方向のブロックアクセス
が可能とされるメモリ装置が知られている（例えば、
「日経エレクトロニクス」,No.421,第147頁〜第162頁，
〔日経マグロウヒル社（日経BP社）発行〕参照）。
が可能とされるメモリ装置が知られている（例えば、
「日経エレクトロニクス」,No.421,第147頁〜第162頁，
〔日経マグロウヒル社（日経BP社）発行〕参照）。
このブロックアクセスは、その機能を有した画像メモ
リ装置を通常の使用モードとは異なるアドレスプリセッ
トモード（APMモード）に設定した後、所要のピンから
指定アドレスを入力して、そのブロックアクセスが実行
される。そのブロックアクセスは、例えば、サーマルヘ
ッドを用いて画像を形成する場合に使用される。これ
は、サーマルヘッドの場合、ライン毎に読み出すテレビ
ジョン信号の場合と異なり、垂直方向のデータ毎に画像
データを転送することで、そのサーマルヘッドの長さを
小さくできる。すなわち、サーマルヘッドは、垂直方向
に走査して画像を形成する。
リ装置を通常の使用モードとは異なるアドレスプリセッ
トモード（APMモード）に設定した後、所要のピンから
指定アドレスを入力して、そのブロックアクセスが実行
される。そのブロックアクセスは、例えば、サーマルヘ
ッドを用いて画像を形成する場合に使用される。これ
は、サーマルヘッドの場合、ライン毎に読み出すテレビ
ジョン信号の場合と異なり、垂直方向のデータ毎に画像
データを転送することで、そのサーマルヘッドの長さを
小さくできる。すなわち、サーマルヘッドは、垂直方向
に走査して画像を形成する。
第５図は、従来の画像メモリ装置を示し、サーマルヘ
ッドの時は、第０ブロックから順次ブロックが選択され
て行く。例えば、第ｊブロックの選択時では、図中斜線
領域が読み出しにかかる領域とされ、第ｊブロック内の
各ライン毎のデータが順次263ライン分出力される。こ
の第ｊブロックの読み出しが終了した後、次の第ｊ＋１
ブロックの読み出しが始まる。
ッドの時は、第０ブロックから順次ブロックが選択され
て行く。例えば、第ｊブロックの選択時では、図中斜線
領域が読み出しにかかる領域とされ、第ｊブロック内の
各ライン毎のデータが順次263ライン分出力される。こ
の第ｊブロックの読み出しが終了した後、次の第ｊ＋１
ブロックの読み出しが始まる。
ところで、一般に画像メモリ装置のメモリセルは、消
費電力の低減のために、メモリセルアレイがＡ領域51,B
領域52のように分割されており、ロウデコーダやセンス
アンプはA,B2系統独立して設けられている。例えば、第
５図のように、Ａ領域51の第ｊブロックが選択される場
合、そのＡ領域51のみが電力を必要とし、非選択のＢ領
域52ではほとんど電力を必要としないことから消費電力
を低減させることができる。その選択はアドレス信号の
LSBを利用した起動信号Asel,Bselによって制御されてい
る。
費電力の低減のために、メモリセルアレイがＡ領域51,B
領域52のように分割されており、ロウデコーダやセンス
アンプはA,B2系統独立して設けられている。例えば、第
５図のように、Ａ領域51の第ｊブロックが選択される場
合、そのＡ領域51のみが電力を必要とし、非選択のＢ領
域52ではほとんど電力を必要としないことから消費電力
を低減させることができる。その選択はアドレス信号の
LSBを利用した起動信号Asel,Bselによって制御されてい
る。
ところが、上述のように低消費電力化のために、選択
される領域と非選択される領域が有る画像メモリ装置で
は、アドレスプリセットモードで順にアドレス指定して
ブロックアクセスする時に、非選択とされる領域で画像
データが消滅するおそれがある。
される領域と非選択される領域が有る画像メモリ装置で
は、アドレスプリセットモードで順にアドレス指定して
ブロックアクセスする時に、非選択とされる領域で画像
データが消滅するおそれがある。
すなわち、サーマルヘッドの場合では、第０ブロック
から走査が開始され、Ａ領域51のデータが全て転送され
た後に、Ｂ領域52へ移る。特にサーマルヘッドでは、Ｂ
領域52に移るまでの時間は、DRAMのメモリセルのデータ
保持時間よりも長くなる。このため、Ａ領域51の読み出
しが終了した時点では、Ｂ領域52のデータが既に消滅し
ており、データの読み出しが困難になっていた。
から走査が開始され、Ａ領域51のデータが全て転送され
た後に、Ｂ領域52へ移る。特にサーマルヘッドでは、Ｂ
領域52に移るまでの時間は、DRAMのメモリセルのデータ
保持時間よりも長くなる。このため、Ａ領域51の読み出
しが終了した時点では、Ｂ領域52のデータが既に消滅し
ており、データの読み出しが困難になっていた。
これに対して、非選択領域のみをオートリフレッシュ
させる場合、その内部若しくは外部の回路の規模が大き
くなり、同時に複雑なタイミングの制御も必要となる。
させる場合、その内部若しくは外部の回路の規模が大き
くなり、同時に複雑なタイミングの制御も必要となる。
そこで、本発明は上述の技術的な課題に鑑み、順にア
ドレスを指定してブロックアクセスする時に、非選択と
される領域での画像データの消滅を防止するような画像
メモリ装置の提供を目的とする。
ドレスを指定してブロックアクセスする時に、非選択と
される領域での画像データの消滅を防止するような画像
メモリ装置の提供を目的とする。
上述の目的を達成するために、本発明の画像メモリ装
置は、分割された複数のメモリセルアレイ領域から構成
され、それぞれの複数のメモリセルアレイ領域がカラム
方向に複数のブロックに分割されたものにおいて、上記
複数のメモリセルアレイ領域の１つのメモリセルアレイ
領域がアドレス指定されて選択され、当該選択メモリセ
ルアレイ領域のデータを上記カラム方向に分割されたブ
ロック毎に走査して読み出すとともに、選択されなかっ
た他のメモリセルアレイ領域は非選択領域活性化回路に
よって指定されたアドレスに従ってリフレッシュされる
ことを特徴とする。
置は、分割された複数のメモリセルアレイ領域から構成
され、それぞれの複数のメモリセルアレイ領域がカラム
方向に複数のブロックに分割されたものにおいて、上記
複数のメモリセルアレイ領域の１つのメモリセルアレイ
領域がアドレス指定されて選択され、当該選択メモリセ
ルアレイ領域のデータを上記カラム方向に分割されたブ
ロック毎に走査して読み出すとともに、選択されなかっ
た他のメモリセルアレイ領域は非選択領域活性化回路に
よって指定されたアドレスに従ってリフレッシュされる
ことを特徴とする。
ここで、非選択領域活性化回路は、ブロックが順にア
ドレス指定されて選択されるモードの時に機能するよう
にすることができる。指定されたアドレスに従ってリフ
レッシュする場合、対応するアドレスの選択・非選択領
域の双方の対応するワード線を駆動するようにしても良
い。
ドレス指定されて選択されるモードの時に機能するよう
にすることができる。指定されたアドレスに従ってリフ
レッシュする場合、対応するアドレスの選択・非選択領
域の双方の対応するワード線を駆動するようにしても良
い。
非選択領域活性化回路を用いて非選択とされた領域を
リフレッシュすることにより、データの消滅が防止され
る。この時、指定されたアドレスに従ってリフレッシュ
させることで、上記非選択領域活性化回路の規模を大き
くしなくとも良い。
リフレッシュすることにより、データの消滅が防止され
る。この時、指定されたアドレスに従ってリフレッシュ
させることで、上記非選択領域活性化回路の規模を大き
くしなくとも良い。
本発明の好適な実施例を図面を参照しながら説明す
る。
る。
本実施例の画像メモリ装置１は、第１図に示すよう
に、入力用及び出力用の各ポートを有し、メモリセルア
レイが２分割される。特にアドレスプリセットモード信
号APM及び各起動信号Asel,Bselによって、制御される非
選択領域活性化回路２を有しており、アドレスプリセッ
トモードの際には、非選択領域のリフレッシュが行われ
て、データの消滅が防止される。
に、入力用及び出力用の各ポートを有し、メモリセルア
レイが２分割される。特にアドレスプリセットモード信
号APM及び各起動信号Asel,Bselによって、制御される非
選択領域活性化回路２を有しており、アドレスプリセッ
トモードの際には、非選択領域のリフレッシュが行われ
て、データの消滅が防止される。
まず、その回路構成について説明すると、第１図に示
すように、メモリセルアレイ３が設けられ、そのメモリ
セルアレイ３はＡ領域４とＢ領域５に分割されている。
メモリセルアレイ３のマトリクス状に配列されたメモリ
セルは、DRAMのメモリセルであり、ビット線BL,▲
▼を有し、例えば１トランジスタ−１キャパシタ構造を
有する。各領域4,5では、ワード線WLが分割されてお
り、センスアンプ及びロウデコーダも独立している。す
なわち、Ａ領域４には、センスアンプ7Aとロウデコーダ
6Aが隣接して設けられており、Ｂ領域４には、センスア
ンプ7Bとロウデコーダ6Bが隣接して設けられている。こ
れらＡ領域4,B領域５は、通常モードの際、アクセスさ
れない側の非選択領域が休止状態となる。ブロックセレ
クタ８は、そのセンスアンプ7A,7Bに隣接して設けら
れ、メモリセルアレイ３のブロックの選択や入出力ポー
トとの転送を行う。入出力用のポートは、データレジス
タ10,11とシリアルレジスタ9,12とからなり、入力デー
タは、シリアルレジスタ９とデータレジスタ10を介して
入力し、出力データはシリアルレジスタ12とデータレジ
スタ12を介して出力される。
すように、メモリセルアレイ３が設けられ、そのメモリ
セルアレイ３はＡ領域４とＢ領域５に分割されている。
メモリセルアレイ３のマトリクス状に配列されたメモリ
セルは、DRAMのメモリセルであり、ビット線BL,▲
▼を有し、例えば１トランジスタ−１キャパシタ構造を
有する。各領域4,5では、ワード線WLが分割されてお
り、センスアンプ及びロウデコーダも独立している。す
なわち、Ａ領域４には、センスアンプ7Aとロウデコーダ
6Aが隣接して設けられており、Ｂ領域４には、センスア
ンプ7Bとロウデコーダ6Bが隣接して設けられている。こ
れらＡ領域4,B領域５は、通常モードの際、アクセスさ
れない側の非選択領域が休止状態となる。ブロックセレ
クタ８は、そのセンスアンプ7A,7Bに隣接して設けら
れ、メモリセルアレイ３のブロックの選択や入出力ポー
トとの転送を行う。入出力用のポートは、データレジス
タ10,11とシリアルレジスタ9,12とからなり、入力デー
タは、シリアルレジスタ９とデータレジスタ10を介して
入力し、出力データはシリアルレジスタ12とデータレジ
スタ12を介して出力される。
非選択領域活性化回路２は、図中点線内に示す回路構
成とされ、２つのOR回路21,22からなる。これらOR回路2
1,22の各１つの入力は、アドレスプリセットモード信号
APMである。また、OR回路21の他の１つの入力はＡ領域
の起動信号Aselであり、OR回路22の他の１つの入力はＢ
領域の起動信号Bselである。これらOR回路21,22の出力
は、ロウデコーダ6A,6Bやセンスアンプ7A,7B等に供給さ
れて、それぞれ各領域4,5を起動させる信号となる。OR
回路21の出力はＡ領域４の起動のため、OR回路22の出力
はＢ領域５の起動のために用いられる。アドレスプリセ
ットモード信号APMは、アドレスプリセットモード時に
レベルが“H"レベル（ハイレベル）となり、その結果、
OR回路21,22の各出力も“H"レベルとなる。従って、選
択領域，非選択領域の区別なく、センスアンプ7A,7Bや
ロウデコーダが6A,6Bが起動することにより、非選択の
領域では、セルの読み出しと同時にリフレッシュされて
行く。また、通常のモードの時は、アドレスプリセット
モード信号APMのレベルは“L"レベル（ローレベル）で
ある。従って、各起動信号Asel,Bselが各OR回路21,22を
介して、各領域4,5に伝達されることになり、通常モー
ド時ではメモリセルアレイ３の分割による消費電力の低
減の効果が得られることになる。
成とされ、２つのOR回路21,22からなる。これらOR回路2
1,22の各１つの入力は、アドレスプリセットモード信号
APMである。また、OR回路21の他の１つの入力はＡ領域
の起動信号Aselであり、OR回路22の他の１つの入力はＢ
領域の起動信号Bselである。これらOR回路21,22の出力
は、ロウデコーダ6A,6Bやセンスアンプ7A,7B等に供給さ
れて、それぞれ各領域4,5を起動させる信号となる。OR
回路21の出力はＡ領域４の起動のため、OR回路22の出力
はＢ領域５の起動のために用いられる。アドレスプリセ
ットモード信号APMは、アドレスプリセットモード時に
レベルが“H"レベル（ハイレベル）となり、その結果、
OR回路21,22の各出力も“H"レベルとなる。従って、選
択領域，非選択領域の区別なく、センスアンプ7A,7Bや
ロウデコーダが6A,6Bが起動することにより、非選択の
領域では、セルの読み出しと同時にリフレッシュされて
行く。また、通常のモードの時は、アドレスプリセット
モード信号APMのレベルは“L"レベル（ローレベル）で
ある。従って、各起動信号Asel,Bselが各OR回路21,22を
介して、各領域4,5に伝達されることになり、通常モー
ド時ではメモリセルアレイ３の分割による消費電力の低
減の効果が得られることになる。
次に、第２図を参照しながら、そのアドレスプリセッ
トモード時の動作について説明する。ここで、第１図の
Ａ領域４における第ｉ行目のワード線をワード線WLaiと
し、Ｂ領域５における第ｉ行目のワード線をワード線WL
biとする。
トモード時の動作について説明する。ここで、第１図の
Ａ領域４における第ｉ行目のワード線をワード線WLaiと
し、Ｂ領域５における第ｉ行目のワード線をワード線WL
biとする。
いま、第２図に示すように、時刻t0でアドレスプリセ
ットモード信号APMのレベルが“L"レベルから“H"レベ
ルに変化し、本実施例の画像メモリ装置１が、通常のモ
ードから、ブロックが順にアドレス指定されて選択され
るアドレスプリセットモードとなる。このアドレスプリ
セットモード信号APMは、OR回路21,22の出力を“H"レベ
ルにさせ、その結果、上記非選択領域活性化回路２から
は、両方の領域4,5を起動する信号が出力される。
ットモード信号APMのレベルが“L"レベルから“H"レベ
ルに変化し、本実施例の画像メモリ装置１が、通常のモ
ードから、ブロックが順にアドレス指定されて選択され
るアドレスプリセットモードとなる。このアドレスプリ
セットモード信号APMは、OR回路21,22の出力を“H"レベ
ルにさせ、その結果、上記非選択領域活性化回路２から
は、両方の領域4,5を起動する信号が出力される。
続いてブロックアクセスする時の指定アドレスのLSB
より、起動信号Aselのレベルが“L"レベルから“H"レベ
ルへと変化する（時刻t1）。通常モードの場合は、この
起動信号AselでＡ領域４のみが選択されることになる
が、アドレスプリセットモードでは、上記非選択領域活
性化回路２からの出力に影響しない。
より、起動信号Aselのレベルが“L"レベルから“H"レベ
ルへと変化する（時刻t1）。通常モードの場合は、この
起動信号AselでＡ領域４のみが選択されることになる
が、アドレスプリセットモードでは、上記非選択領域活
性化回路２からの出力に影響しない。
そして、指定アドレスに従って、例えばサーマルヘッ
ドの場合は第０ブロックから順に、ブロックアクセスさ
れて行く。また、各ブロックでは第１行目から第263行
目まで順にアクセスされて行く。ここで各ブロックは例
えば60ワード単位とされる。第１図中、斜線領域は第ｊ
ブロックの領域であり、その第ｊブロックの第ｉ行〜第
ｉ＋２行までのワード線の電位を第２図に示す。時刻ti
では、Ａ領域４の第ｉ行目のワード線WLaiが選択され、
同時にＢ領域５の第ｉ行目のワード線WLbiも選択され
る。ワード線WLaiの選択は、第ｊブロックのメモリセル
のデータを読み出すためのものであるが、ワード線WLbi
の選択は、Ｂ領域の第ｉ行目のメモリセルをリフレッシ
ュするためのものである。次に、時刻ti+1では、Ａ領域
４の第ｉ＋１行目のワード線WLai＋１が選択され、同時
にＢ領域５の第ｉ＋１行目のワード線WLbi＋１が選択さ
れる。ワード線WLai＋１はデータの読み出しであり、ワ
ード線WLbi＋１はリフレッシュのためである。その次の
時刻ti+2では、Ａ領域４の第ｉ＋２行目のワード線WLai
＋２が選択され、同時にＢ領域５の第ｉ＋２行目のワー
ド線WLbi＋２が選択される。これも同様の目的で選択さ
れる。以下、順次各ワード線が選択され、同様に全部の
行で、読み出しとリフレッシュが行われる。次のブロッ
クでも同様の制御がなされ、読み出しがＢ領域に移った
時では、ワード線WLaがリフレッシュ用に用いられ、ワ
ード線WLbが読み出し用に用いられることになる。
ドの場合は第０ブロックから順に、ブロックアクセスさ
れて行く。また、各ブロックでは第１行目から第263行
目まで順にアクセスされて行く。ここで各ブロックは例
えば60ワード単位とされる。第１図中、斜線領域は第ｊ
ブロックの領域であり、その第ｊブロックの第ｉ行〜第
ｉ＋２行までのワード線の電位を第２図に示す。時刻ti
では、Ａ領域４の第ｉ行目のワード線WLaiが選択され、
同時にＢ領域５の第ｉ行目のワード線WLbiも選択され
る。ワード線WLaiの選択は、第ｊブロックのメモリセル
のデータを読み出すためのものであるが、ワード線WLbi
の選択は、Ｂ領域の第ｉ行目のメモリセルをリフレッシ
ュするためのものである。次に、時刻ti+1では、Ａ領域
４の第ｉ＋１行目のワード線WLai＋１が選択され、同時
にＢ領域５の第ｉ＋１行目のワード線WLbi＋１が選択さ
れる。ワード線WLai＋１はデータの読み出しであり、ワ
ード線WLbi＋１はリフレッシュのためである。その次の
時刻ti+2では、Ａ領域４の第ｉ＋２行目のワード線WLai
＋２が選択され、同時にＢ領域５の第ｉ＋２行目のワー
ド線WLbi＋２が選択される。これも同様の目的で選択さ
れる。以下、順次各ワード線が選択され、同様に全部の
行で、読み出しとリフレッシュが行われる。次のブロッ
クでも同様の制御がなされ、読み出しがＢ領域に移った
時では、ワード線WLaがリフレッシュ用に用いられ、ワ
ード線WLbが読み出し用に用いられることになる。
このように本実施例の画像メモリ装置では、アドレス
プリセットモードにおいて、3A領域４のあるブロックが
選択され、データの読み出しが行われている時でも、Ｂ
領域５は休止せず、常にリフレッシュが行われることに
なる。したがって、サーマルヘッドのように、Ａ領域４
からＢ領域５へ移るのにかかる時間がデータ保持時間を
超える長時間となる場合であっても、非選択領域である
Ｂ領域５のデータが消滅することもない。また、そのた
めの非選択領域活性化回路２は、OR回路21,22よりなる
シンプルな構成である。従って、内部若しくは外部のコ
ントロール回路の規模を大きくしたり、タイミング等を
複雑にする必要もない。
プリセットモードにおいて、3A領域４のあるブロックが
選択され、データの読み出しが行われている時でも、Ｂ
領域５は休止せず、常にリフレッシュが行われることに
なる。したがって、サーマルヘッドのように、Ａ領域４
からＢ領域５へ移るのにかかる時間がデータ保持時間を
超える長時間となる場合であっても、非選択領域である
Ｂ領域５のデータが消滅することもない。また、そのた
めの非選択領域活性化回路２は、OR回路21,22よりなる
シンプルな構成である。従って、内部若しくは外部のコ
ントロール回路の規模を大きくしたり、タイミング等を
複雑にする必要もない。
次に、第３図及び第４図を参照しながら、アドレスプ
リセットモードによる他の場合についても説明する。
リセットモードによる他の場合についても説明する。
第３図に示すように、メモリセルアレイ31をＡ領域32
とＢ領域33からなるものとする。なお、ロウデコーダ，
センスアンプ，ブロックセルクタ等及び非選択領域活性
回路は第１図のものと同様とされ、その図示を省略して
いる。このメモリセルアレイ31には、Ａ領域32には第１
の画面データが記憶され、Ｂ領域33には第２の画面デー
タが記憶される。これを垂直クリアパルスVCLRRと水平
クリアパルスHCLRR及びインクリメントパルスINCRによ
って制御し、第１の画面のデータを出力した後、第２の
画面のデータを出力する。ここで、垂直クリアパルスVC
LRRは垂直アドレスカウンタをリセットさせるパルスで
あり、水平クリアパルスHCLRRは水平アドレスカウンタ
をリセットさせるパルスである。また、インクリメント
パルスINCRは垂直アドレスカウンタのデータを１つ増加
させ、次のラインへ移行させるためのパルスである。
とＢ領域33からなるものとする。なお、ロウデコーダ，
センスアンプ，ブロックセルクタ等及び非選択領域活性
回路は第１図のものと同様とされ、その図示を省略して
いる。このメモリセルアレイ31には、Ａ領域32には第１
の画面データが記憶され、Ｂ領域33には第２の画面デー
タが記憶される。これを垂直クリアパルスVCLRRと水平
クリアパルスHCLRR及びインクリメントパルスINCRによ
って制御し、第１の画面のデータを出力した後、第２の
画面のデータを出力する。ここで、垂直クリアパルスVC
LRRは垂直アドレスカウンタをリセットさせるパルスで
あり、水平クリアパルスHCLRRは水平アドレスカウンタ
をリセットさせるパルスである。また、インクリメント
パルスINCRは垂直アドレスカウンタのデータを１つ増加
させ、次のラインへ移行させるためのパルスである。
このような制御を行う場合でも、第４図に示すよう
に、アドレスプリセットモード信号APMが“H"レベルと
された時には、通常のように非選択領域が休止するので
はなく、非選択領域活性回路によって、リフレッシュさ
れる。
に、アドレスプリセットモード信号APMが“H"レベルと
された時には、通常のように非選択領域が休止するので
はなく、非選択領域活性回路によって、リフレッシュさ
れる。
すなわち、第４図でADD０〜３が０とされる時（第０
ブロックのアドレス指定）は、出力信号Doutは第１の画
面のデータが出力される。このとき、第２の画面が記憶
されているＢ領域33では、上記インクリメントパルスIN
CRでインクリメントされた垂直アドレスカウンタに従っ
てリフレッシュが行われる。次に、ADD０〜３がｋとさ
れる時（第ｋブロックのアドレス指定）は、逆にＡ領域
32で垂直アドレスカウンタに従ってリフレッシュが行わ
れる。各画面分のデータ量が１フィールドに相当する場
合、垂直ブランキング期間まで非選択領域のリフレッシ
ュを行わないようにするよりも、複雑なタイミングを必
要とせず且つシンプルな回路で非選択領域のリフレッシ
ュが行われることになる。
ブロックのアドレス指定）は、出力信号Doutは第１の画
面のデータが出力される。このとき、第２の画面が記憶
されているＢ領域33では、上記インクリメントパルスIN
CRでインクリメントされた垂直アドレスカウンタに従っ
てリフレッシュが行われる。次に、ADD０〜３がｋとさ
れる時（第ｋブロックのアドレス指定）は、逆にＡ領域
32で垂直アドレスカウンタに従ってリフレッシュが行わ
れる。各画面分のデータ量が１フィールドに相当する場
合、垂直ブランキング期間まで非選択領域のリフレッシ
ュを行わないようにするよりも、複雑なタイミングを必
要とせず且つシンプルな回路で非選択領域のリフレッシ
ュが行われることになる。
なお、上述の実施例においては、ワード線を分割する
ようにメモリセルアレイが分割された例を説明したが、
これに限定されず、ビット線を分割した領域であっても
良い。また、分割数も２つに限定されない。用途もピク
チャー・イン・ピクチャー，マルチピクチャー等への適
用が可能である。また、本発明の画像メモリ装置は、上
記実施例に限定されず、その要旨を逸脱しない範囲での
種々の変更が可能である。
ようにメモリセルアレイが分割された例を説明したが、
これに限定されず、ビット線を分割した領域であっても
良い。また、分割数も２つに限定されない。用途もピク
チャー・イン・ピクチャー，マルチピクチャー等への適
用が可能である。また、本発明の画像メモリ装置は、上
記実施例に限定されず、その要旨を逸脱しない範囲での
種々の変更が可能である。
本発明の画像メモリ装置は、複数のメモリセルアレイ
領域の１つのメモリセルアレイ領域がアドレス指定され
て選択されるモードにおいて、選択されたメモリセルア
レイ領域のデータを上記カラム方向に分割されたブロッ
ク毎に走査して読み出すとともに、選択されなかった他
のメモリセルアレイ領域は非選択領域活性化回路によっ
て指定されたアドレスに従ってリフレッシュされるの
で、非選択領域すなわち選択されなかった他のメモリセ
ルアレイ領域へのアクセスまでの時間がデータ保持時間
を超えるような場合であっても、データの消滅を防止す
ることができる。すなわち、本発明によれば、例えばサ
ーマルヘッドを用いて画像を形成するのに用いられる画
像メモリ装置のように、垂直ライン毎に走査する画像メ
モリ装置において、非選択領域のリフレッシュにより、
データの消滅を確実に防止することができる。また、非
選択領域活性化回路の回路構成は、複雑なタイミングの
制御や回路規模を大きくする必要もなく、製品のコスト
ダウンや設計期間の短期間化を実現することができる。
領域の１つのメモリセルアレイ領域がアドレス指定され
て選択されるモードにおいて、選択されたメモリセルア
レイ領域のデータを上記カラム方向に分割されたブロッ
ク毎に走査して読み出すとともに、選択されなかった他
のメモリセルアレイ領域は非選択領域活性化回路によっ
て指定されたアドレスに従ってリフレッシュされるの
で、非選択領域すなわち選択されなかった他のメモリセ
ルアレイ領域へのアクセスまでの時間がデータ保持時間
を超えるような場合であっても、データの消滅を防止す
ることができる。すなわち、本発明によれば、例えばサ
ーマルヘッドを用いて画像を形成するのに用いられる画
像メモリ装置のように、垂直ライン毎に走査する画像メ
モリ装置において、非選択領域のリフレッシュにより、
データの消滅を確実に防止することができる。また、非
選択領域活性化回路の回路構成は、複雑なタイミングの
制御や回路規模を大きくする必要もなく、製品のコスト
ダウンや設計期間の短期間化を実現することができる。
第１図は本発明の画像メモリ装置の一例を示すブロック
図、第２図はその動作の一例を示すタイミングチャー
ト、第３図は本発明の画像メモリ装置の一例の他の動作
時にかかる模式図、第４図は第３図にかかる画像メモリ
装置の動作を説明するためのタイムチャート、第５図は
従来の画像メモリ装置の一例を示すブロック図である。 １……画像メモリ装置 ２……非選択領域活性化回路 ３……メモリセルアレイ 4,5……領域 6A,6B……ロウデコーダ 7A,7B……センスアンプ 21,22……OR回路 APM……アドレスプリセットモード信号
図、第２図はその動作の一例を示すタイミングチャー
ト、第３図は本発明の画像メモリ装置の一例の他の動作
時にかかる模式図、第４図は第３図にかかる画像メモリ
装置の動作を説明するためのタイムチャート、第５図は
従来の画像メモリ装置の一例を示すブロック図である。 １……画像メモリ装置 ２……非選択領域活性化回路 ３……メモリセルアレイ 4,5……領域 6A,6B……ロウデコーダ 7A,7B……センスアンプ 21,22……OR回路 APM……アドレスプリセットモード信号
Claims (1)
- 【請求項１】分割された複数のメモリセルアレイ領域か
ら構成され、それぞれの複数のメモリセルアレイ領域が
カラム方向に複数のブロックに分割された画像メモリ装
置において、 上記複数のメモリセルアレイ領域の１つのメモリセルア
レイ領域がアドレス指定されて選択され、当該選択メモ
リセルアレイ領域のデータを上記カラム方向に分割され
たブロック毎に走査して読み出すとともに、選択されな
かった他のメモリセルアレイ領域は非選択領域活性化回
路によって指定されたアドレスに従ってリフレッシュさ
れることを特徴とする画像メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170427A JP2689498B2 (ja) | 1988-07-08 | 1988-07-08 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170427A JP2689498B2 (ja) | 1988-07-08 | 1988-07-08 | 画像メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221489A JPH0221489A (ja) | 1990-01-24 |
| JP2689498B2 true JP2689498B2 (ja) | 1997-12-10 |
Family
ID=15904715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170427A Expired - Lifetime JP2689498B2 (ja) | 1988-07-08 | 1988-07-08 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689498B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55131833A (en) * | 1979-04-03 | 1980-10-14 | Nec Corp | Memory circuit |
| JPH0612622B2 (ja) * | 1986-03-14 | 1994-02-16 | 日本電気株式会社 | ダイナミツクメモリのリフレツシユ方式 |
-
1988
- 1988-07-08 JP JP63170427A patent/JP2689498B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221489A (ja) | 1990-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |