KR100245314B1 - 블록 기록 기능을 갖는 다중 뱅크 구조의 반도체 메모리 - Google Patents

블록 기록 기능을 갖는 다중 뱅크 구조의 반도체 메모리 Download PDF

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Abstract

본 발명의 반도체 메모리는 A-뱅크와 B-뱅크를 포함하고, 블록 기록 기능을 갖는다. 각 뱅크는 메모리셀 어레이와, 뱅크 선택신호와 블록 기록 신호에 응답하여 상기 셀 어레이에 연결된 블록 기록 제어기를 포함하며, 상기 연결된 메모리셀 어레이에 블록 기록을 실현할 수 있다. 이 반도체 메모리는 블록 기록 명령에 응답하여 발생된 제어신호에 의해서 블록 기록할 때 제어된 뱅크 선택회로를 포함하여, A-뱅크와 B-뱅크의 각 블록 기록 제어수단에 공급되는 두 개의 블록 기록 허용 신호를 동시에 활성화시킴으로써, A-뱅크와 B-뱅크에서 동시에 블록 기록이 수행되도록 할 수 있다.

Description

블록 기록기능을 갖는 다중 뱅크 구조의 반도체 메모리
본 발명은 반도체 메모리, 더욱 상세하게는 블록 기록기능(block write function)을 갖는 다중 뱅크 구조(multiple-bank structure)의 반도체 메모리(semiconductor memory)에 관한 것이다.
선행기술에서는, 화면 표시(screen display)를 제어하기 위해서, 표시화면의 각 픽셀을 메모리셀 어레이(memory cell array)의 셀 중의 하나에 배치하는 장치에서, 화상(video) RAM(랜덤 액세스 메모리; random access memory)과 그래픽 RAM으로서, 블록 기록기능을 갖는 다중 뱅크 구조의 반도체 메모리가 널리 사용되어 왔다.
도 1을 참조하면, 블록 기록기능을 갖는 다중 뱅크의 종래의 반도체 메모리의 일례의 일부의 블록도가 도시되어 있다. 도시된 종래의 반도체 메모리는 일반적으로 참고번호 100으로 표시되어 있고, 각각 메모리셀 어레이(106A) 또는 (106B)와 블록 기록 제어기(108A 또는 108B)를 포함하는 공통 제어기(102), A-뱅크(104A)와 B-뱅크(104B)의 두개의 뱅크구조로 되어있다. 도 1에서, 도면을 간단히 하기 위해서, 본 발명과 밀접한 관계가 없고 당 업계의 숙련자들은 잘 알고 있기 때문에 행 액세스(row access)이 구성은 생략한다. 각 블록 기록 제어기(108A 및 108B)는 연결된 메모리셀 어레이에 포함된 특정 블록으로, 8열(colum)에 해당하는 양의 특정 데이터를 동시에 기록할 수 있도록 구성되고, 6비트의 열 어드레스 신호(colum address signal)에 의해서 지정된다. 이러한 목적으로, 각 블록 기록 제어기(108A 및 108B)는 블록 기록기능을 제어하는 신호로서, 1비트의 블록 기록 허용신호(110), 1비트의 색 데이터(color data; 114) 및 8비트의 열 마스크 데이터(116)를 수신하고, 통상의 메모리동작에 일반적으로 사용되는 제어신호로서, 1비트의 뱅크 선택신호(A-뱅크 선택신호(112A) 또는 B-뱅크 선택신호(112B), 3비트의 높은 오더(high order) 어드레스 신호(118), 및 1비트의 기록 데이터(114)를 수신한다. A-뱅크(104A)와 B-뱅크(B)의 각각에 공급된 이들 신호는 반도체 메모리(100)의 공통 제어기(102)로부터 공급된다. 기록 데이터를 제외한 신호는 블록 기록기능을 지정하는 블록 기록명령어에 따라 제어되고, 블록 기록할 때 출력된다.
블록기록 허용신호(110)는 블록 기록기능을 지정하는 블록 기록명령어에 응답하여, 블록 기록할 때 발생된다. 색 데이터(114)는 (도1에 도시되지 않았지만, 반도체 메모리(100)의 공통 제어기(102)에 제공된) 색 레지스터(register)로부터 공급된다. 8비트의 열 마스크 데이터(116)는, 낮은 오더(low order) 열 어드레스 신호(118)의 3비트에 상응하고 블록 기록할 때 동시에 기록되는 8개의 메모리셀에 색 데이터(114)의 기록을 선택적으로 마스킹하는 마스크 패턴이다. 이 열 마스크 데이터(116)는 (도 1에는 도 천프?않았지만, 반도체 메모리(100)의 공통 제어기(102)에 제공된) 열 마스크 레지스터로부터 공급된다.
각 뱅크 선택신호(122A 및 122B)는 데이터 액세스될 뱅크를 지정하기 위한 신호이며, 블록기록의 시간을 포함하여 각 뱅크 안의 모든 데이터로의 액세스를 제어하기 위해서 사용된다. 도 1에 도시된 예는 2-뱅크 구조이기 때문에, 공통 제어기(102)에서 발생된 뱅크 어드레스 신호(124)는 A-뱅크 선택신호(122A)로서 수정하지 않고 공급된 후에, B-뱅크 선택신호(122B)로서 인버터(126)에 의해서 변환된다. 3비트의 낮은 오더 열 어드레스 신호(120)와 3비트의 낮은 오더 열 어드레스 신호(118)는 메모리셀 어레이 ?포함된, 액세스될 메모리셀 열을 지정하는 열 어드레스를 전체로서 구성한다. 도 2는 1024픽셀×768픽셀의 표시화면을 위한 메모리에 있는 열 어드레스, 행 어드레스 및 뱅크 어드레스 사이의 관계를 설명한다.
기록 데이터(112)는 블록 기록보다는 통상의 메모리 동작에서 기록될 데이터이다.
도 3을 참조하면, 각 뱅크에 제공된 블록 기록 제어기의 일부의 회로도가 도시되어있다. 도 3에서, 도시된 메모리뱅크는 두 개의 메모리 뱅크(104A 및 104B)를 대표하여 104로 표시하고, 도시된 블록 기록 제어기는 두개의 블록 기록 제어기(108A 및 108B)를 대표하여 참고번호 108로 나타내었다. 블록 기록 제어기(108)는 행렬의 형태로 정렬된 여러개의 메모리셀(200), 워드라인(202)과 비트라인(204) 사이에 형성된 여러개의 교점의 각각에 하나의 메모리셀이 위치하도록 서로를 교차하게 위치된 다수개의 워드 瓚?202)과 다수개의 비트라인(204)을 갖는 메모리셀 어레이에 연결된다. 도면을 간단히하기 위해서, 도 3에는 하나의 메모리셀(200), 하나의 워드라인(202), 및 몇 개의 비트라인(204)만을 도시하였다. 또한, 도 1과 마찬가지로, 본 발명과 밀접한 관계가 없고 당 업계의 숙련자들은 잘 알고 있기 때문에 행 액세스의 구성은 생략하였다.
블록기록 제어기(108)는 도 3에 나타낸 바와 같이 연결된 두 개의 선택기(91 및 92), 두 개의 열 디코더(93 및 94) 여러개의 로직게이트(G00 내지 G77), 및 여러개의 선택 스위치쌍(SW00 내지 SW77)을 포함한다. 블록기록 제어기(108)는 비트 라인(204)을 통해서 연결된 메모리셀 어레이의 메모리셀에 연결된다.
열 디코더(93)는 3비트의 낮은 오더 열 어드레스신호(118)를 수신하고, 8비트의 선택신호를 출력하며, 그중에서 하나만 선택적으로 활성화된다. 마찬가지로, 열 디코더(94)는 3비트의 높은 오더 열 어드레스신호(118)를 수신하고, 8비트의 선택신호를 출력하며, 그중에서 하나만 선택적으로 활성화된다. 선택기(91)는 1비트의 기록 데이터(112)와 1비트의 색 데이터(114)를 수신하고, 블록기록 허용신호(110)에 따라 블록기록할 때, 색 데이터(114)를 선택하고, 메모리셀 어레이에 기록될 데이터로서 선택된 데이터를 출력하도록 블록기록 허용신호(110)에 의해서 제어된다. 선택기(91)는 블록기록을 하지 않을 때 기록 데이터(112)를 출력한다. 선택기(92)는 열 디코더(93)로부터 출력된 8비트 선택신호와 8비트의 열 마스크 데이터(116)를 수신하고, 블록기록 허용신호(110)에 따라 블록기록할 때, 8비트의 열 마스크 데이터(116)를 선택하고, 그 선택된 데이터를 로직 게이트(G00 내지 G77)에 출력한다. 블록기록을 하지 않을 때, 선택기(92)는 선택하고, 열 디코더(93)로부터 출력된 8비트 선택 신호를 출력한다.
각 로직 게이트(G00 내지 G77)는 선택기(92)로부터 출력된 8비트(＆quot;0＆quot; 내지 ＆quot;7＆quot;)중에서 선택된 하나, 선택기(94)로부터 출력된 8비트(＆quot;0＆quot; 내지 ＆quot;7＆quot;)중에서 선택된 하나, 및 (A-뱅크 선택신호(122A) 또는 B-뱅크 선택신호(122B)에 상응하는) 뱅크 선택신호(122)를 수신하는 세 개의 입력을 가지며, 선택 스위치쌍(SW00 내지 SW77)의 상응하는 스위치쌍에 하나의 Y-스위치 신호(96)를 출력한다. 따라서, 선택기(92)로부터 출력된 8비트(＆quot;0＆quot; 내지 ＆quot;7＆quot;)로 壙?선택된 1비트와 열 디코더(94)로부터 출력된 8비트(＆quot;0＆quot; 내지 ＆quot;7＆quot;)로부터 선택된 1비트의 조합에 상응하는 로직 게이트(G00 내지 G07), (G10 내지 G17), (G20 내지 G27), (G30 내지 G37), (G40 내지 G47), (G50 내지 G57), (G60 내지 G67), (G70 내지 G77)을 포함한다.
선택 스위치쌍(G00 내지 G77)의 각 스위치쌍은 상응하는 Y-스위치 신호(96)와 공통으로 연결된 게이트를 갖는 제1스위치 MOS 트랜지스터(M1)와 제2스위치 MOS 트랜지스터(M2)를 포함한다. 제1스위치 MOS 트랜지스터(M1)은 선택기(91)의 출력에 연결된 뱅크 데이터 버스 라인(bus line; 97A)과 상응하는 비트라인(204) 사이에 연결되고, 제2스위치 MOS 트랜지스터(M2)은 선택기(91)의 출력에 연결된 입력을 갖는 인버터(95)의 출력에 연결된 보상 뱅크 데이터 버스 라인(97B)과 상응하는 비트라인 사이에 연결된다.
이러한 배치를 사용하면, 선택기(91)로부터 출력된 데이터는 선택된 메모리 셀 또는 메모리셀 어레이에 있는 셀에 기록된다.
이제, 첨부된 도면을 사용하여 도 1에 도시된 종래의 반도체 메모리의 동작을 설명하려한다. 도 4는 블록 기록기능에 의해서 기록될 한 블록에 상응하는, 도 2에 도시된 표시화면 상의, 픽셀그룹을 설명한다. 도 5는 블록 기록기능의 작용에 의해서, 도 4에서 굵은 선으로 둘러싸인 창 영역 내의 픽셀들을 그려내기 위한 동작의 일례를 설명하는 타이밍챠트이다. 도 5에서 ＆quot;CLK＆quot;는 클록펄스를 나타낸다.
외부 장치로부터 공급된 블록 기록명령에 응답하여, 블록기록 허용신호(110) 및 A-뱅크 선택신호(122A)가 활성화된다. 행 어드레스 ＆quot;s＆quot;는 행 어드레스 스트로브 RAS에 응답하여 판독되고, 블록의 머리 열(heading column) 어드레스 ＆quot;m＆quot;은 열 어드레스 스트로브 신호 CAS에 응답하여 판독됨으로써, 블록 판독기능에 의해서 기록될 8개의 메모리셀이 동시에 선택된다. 이 8개의 메모리셀은, A-뱅크에 포함되고 낮은 오더 열 어드레스 신호(118)의 세 개의 비트에 상응하는 양의 메모리셀에 상응 磯? 동시에, 색 데이터(114)는 메모리셀 어레이로 기록될 데이터로서 선택되고, 8개의 메모리셀에 기록될 색 데이터(114)는 8비트의 열 마스크 데이터(116)에 의해서 마스크 제어된다. 도 4에 도시된 예에서, 8비트의 열 마스크 데이터는 ＆quot;00001111＆quot;으로 구성되어 있다.
다음에, 외부 장치로부터 공급된 다음번 블록 기록 명령에 응답하여, 블록 기록 허용신호(110)와 B-뱅크 선택신호(122B)가 활성화된다. 행 어드레스 ＆quot;s＆quot;는 다음번 행 어드레스 스트로브 신호 RAS에 응답하여 판독되고, 블록의 머리 열 어드레스 ＆quot;m＆quot;은 다음 번 열 어드레스 스트로브 신호 CAS에 응답하여 판독됨으로써, 블록 기록 기능에 의해서 기록될 8개의 메모리셀이 동시에 선택된다. 이 8개의 메모리셀은, B-뱅크에 포함되고 낮은 오더 열 어드레스 신호(118)의 세 개의 비트에 상응하는 양의 메모리셀에 상응한다. 동시에, 색 데이터(114)는 메모리셀 어레이로 기록될 데이터로서 선택되고, 8개의 메모리셀에 기록될 색 데이터(114)는 8비트, 즉, ＆quot;00001111＆quot;의 열 마스크 데이터(116)에 의해서 마스크 제어된다.
그 다음에, 외부 장치로부터 공급된 세 번째 블록기록 명령에 응답하여, 블록기록 허용신호(110) 및 A-뱅크 선택신호(122A)가 활성화되고, 행 어드레스 ＆quot;s+1＆quot;는 세 번째 행 어드레스 스트로브 RAS에 응답하여 판독되고, 블록의 머리 열 어드레스 ＆quot;m＆quot;은 세 번째 열 어드레스 스트로브 신호 CAS에 응답하여 판독됨으로써, 블록 판독기능에 의해서 기록될 8개의 메모리셀이 동시에 선택된다. 이 8개의 메모리셀은, A-뱅크에 포함되고 낮은 오더 열 어드레스 신호(118)의 세 개의 비트에 상응하는 양의 메모리셀에 상응한다. 동시에, 색 데이터(114)는 메모리셀 어레이로 기록될 데이터로서 선택되고, 8개의 메모리셀에 기록될 색 데이터는 8비트, 즉 ＆quot;00001111＆quot;의 열 마스크 데이터에 의해서 마스크 제어된다.
상기 언급된 블록 기록의 세 사이클에 의해서, 도 4의 굵은 선에 의해서 한정된 창 영역의 픽셀들이 동일한 색으로 그려져나온다.
종래의 반도체 메모리의 상기 언급된 블록 기록기능은 색 데이터에 의해서 표시화면 하나를 규정된 창 영역 안에 픽셀들을 신속하게 그리는 기능이다. 그러나, 표시화면 상의 규정된 창 영역의 형태를 복잡하게 하면 할수록, 표시된 창 영역의 수는 더 커지게 되고, 블록 기록에 필요한 기록시간은 더 길어지게 된다. 따라서, 블록 기록기능의 속도를 빠르게 하는 것이 요구된다.
따라서, 본 발명의 목적은 상기 언급된 종래의 결함을 극복한, 블록 기록 기능을 갖는 다중 뱅크 구조의 반도체 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 고속 블록 기록기능을 갖는 다중 뱅크 구조의 반도체 메모리를 제공하는 것이다.
도 1은 블록 기록기능을 갖는 다중 뱅크의 종래의 반도체 메모리의 일례의 일부의 블록도.
도 2는 표시화면의 메모리에 있는 열 어드레스, 행 어드레스 및 뱅크 어드레스 사이의 관계를 설명하는 도면.
도 3은 도 1에 도시된 각 뱅크에 제공된 블록 기록 제어기의 일부의 회로도.
도 4는 블록 기록기능에 의해서 기록될 한 블록에 상응하는, 도 2에 도시된 표시화면의 픽셀그룹을 설명하는 도면.
도 5는 블록 기록기능의 작용에 의해서, 도4의 굵은선으로 둘러싸인 네모안의 픽셀들을 그려내기 위한, 도 1에 도시된 종래의 반도체 메모리의 동작의 일례를 설명하는 타이밍챠트.
도 6은 고속 블록 기록기능을 갖는 다중뱅크 구조의 본 발명에 따른 반도체 메모리의 일 구체예의 일부의 블록도.
도 7은 블록 기록기능의 작용에 의해서, 도 4의 굵은 선으로 둘러싸인 네모안의 픽셀들을 그려내기 위한, 본 발명의 반도체 메모리의 동작의 일례를 설명하는 타이밍챠트.
도 8은, 일부가 도 6에 도시된 뱅크 선택회로를 제어하기 위한 어드레스 지정 신호를 발생시키기 위해 사용된, 블록 기록명령의 구조를 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명*
91,92 : 선택기(selector) 93,94 : 열 디코더(column decoder)
108A : A-뱅크의 블록기록 제어기 108B : B-뱅크의 블록기록 제어기
110 : 블록기록 허용신호 122A : A-뱅크 선택신호
122B : B-뱅크 선택신호 124 : 뱅크 어드레스 신호
130 : 어드레스 지정 신호 300 : 뱅크 선택회로
302 : AND게이트 304 : 인버터(inverter)
306,308 : OR게이트
본 발명의 상기 목적은,
각각 메모리셀 어레이와, 메모리셀 어레이에 연결된 블록기록을 실현하도록, 외부장치로부터 공급된 블록 기록 명령에 따라 블록 기록시에 발생된 블록기록 허용신호와 뱅크 선택신호에 응답하는 상기 어레이에 연결된 블록기록 제어수단을 포함하는 다수개의 뱅크; 및
상응하는 뱅크수로 블록기록이 동시에 수행될 수 있도록, 다수개의 뱅크의 상응하는 뱅크수의 각 블록 기록 제어수단에 공급되는 다수개의 블록기록 허용신호를 동시에 활성화시키기 위해, 블록기록 명령에 응답하여 발생된 제어신호에 의해서 블록기록할 때 제어되는 뱅크 선택수단을 포함하는,
특정 데이터가 메모리셀 어레이에 포함된 특정 블록에 기록되고 어드레스 신호에 의해서 지정될 수 있는 블록 기록기능을 갖는 다중 뱅크 구조의 반도체 메모리에 의한 본 발명에 따라서 달성될 수 있다.
더욱 상세하게는 이 블록 기록 명령은 상기 언급된 어드레스 신호를 지정하는 어드레스 지정 비트 필드(field)를 포함하고, 제어신호는 상기 어드레스 지정 비트필드의 일부에 상응한다.
본 발명의 상기 목적 및 그 밖에 다른 목적, 특징 및 이점은 첨부된 도면을 참조한 본 발명의 바람직한 구체예의 설명으로부터 명백해질 것이다.
바람직한 구체예
도 6을 참고하면, 고속 블록 기록기능을 갖는 다중뱅크 구조의 본 발명에 따른 반도체 메모리의 일 구체예의 일부의 블록도가 도시되어있다. 도 6에서, 도 1에 도시된 것에 상응하는 요소는 동일한 참고번호로 표시했고, 그에 대한 설명은 생략한다.
도 1과 도 6 사이를 비교하면 알 수 있듯이, 도시된 본 발명의 구체예는 뱅크 선택회로(300)을 포함하고 있는 것만이 종래의 예와 다른 점이다. 이 뱅크 선택회로(300)는 AND 게이트(302), 인버터(304) 및 도시된 바와 같이 연결된 두 개의 OR게이트(306 및 308)를 포함하고, 블록 기록 허용신호(110) 및 어드레스 지정신호(130)외에도 뱅크 어드레스 신호(124)를 수신하고, A-뱅크 선택신호(122A)와 B-뱅크 선택신호(122B)를 발생하는 디코더로 구성되어 있다. AND 게이트(302)는 블록 기록 허용신호(110)와 어드 뭣?지정신호(130)를 수신하고, 인버터(304)는 뱅크 어드레스 신호(124)를 수신한다. OR 게이트(306)는 뱅크 어드레스 신호(124)와 AND 게이트(302)의 출력을 수신하고, A-뱅크 선택신호(122A)를 발생시킨다. OR게이트(308)는 인버터(304)의 출력과 AND게이트(302)의 출력을 수신하고, B-뱅크 선택신호(122B)를 발생시킨다.
이러한 배치에 의해서, 블록기록 허용신호(110)와 에드레스 지정신호(130)중의 적어도 하나가 비활성일 때, 즉 논리적으로 낮은 레벨에 있을 때, 뱅크 어드레스 신호(124)가 활성이면, A-뱅크 선택신호(122A)는 활성화되고, 뱅크 어드레스 신호(124)가 비활성이면, B-뱅크 선택신호(122B)는 인버터(304)의 작용에 의해서 활성화된다. 한편, 블록기록 허용신호(110)와 어드레스 지정 신호(130)가 활성이면, A-뱅크 선택신호(122A)와 B-뱅크 선택신호(122B)는 동시에 활성화되어, 활성 A-뱅크 선택신호와 활성 B-뱅크 선택신호는 각각 A-뱅크(104A)의 블록기록 제어기(108A)와 B-뱅크(104B)의 블록 기록 제어기(108B)에 동시에 공급된다. 이때, 어드레스 지정신호(130)는, 열 어드레스의 세 개의 낮은 오더 어드레스 비트는 블록 기록시에 사용되지 않으므로, 블록 기록에 의해 기록될 메모리 셀의 어드레스를 지정하기 위한 블록 기록 명령내에 포함된 어드레스 지정 비트 필드내의 열 어드레스의 세 개의 낮은 오더 어드레스 비트중 임의의 한 비트내에 놓여진 제어 신호(＆quot;AD＆quot;)이다.
이제, 블록 기록기능의 작용에 의해서, 도 4의 굵은 선으로 둘러싸인 네모안의 픽셀들을 그려내기 위한, 본 발명의 반도체 메모리의 동작의 일례를 설명하는 타이밍챠트를 도시한 도 7을 참고하여, 도 6에 도시된 반도체 메모리의 동작에 대해서 설명하고자 한다. 도 7에서, ＆quot;CLK＆quot;는 클록 펄스를 나타낸다.
외부장치로부터 공급된 블록기록명령에 응답하여, 블록기록 허용신호(110), A-뱅크 선택신호(122A) 및 B-뱅크 선택신호(122B)가 활성화된다. 행 어드레스 스트로브 신호(RAS)에 응답하여, A-뱅크 선택신호(122A), B-뱅크 선택신호(122B) 및 행 어드레스 ＆quot;s＆quot;가 판독되고, 열 어드레스 스트로브 신호(CAS)에 응답하여, 블록의 머리 열 어드레스 ＆quot;m＆quot;이 판독됨으로써, 블록 기록기능에 의해서 기록될 총 16개의 메모리셀이 동시에 선택된다. 이들 16개의 메모리셀은 A-뱅크(104A)에 포함되고 낮은 오더 열 어드레스 신호(118)의 3비트에 상응하는 양의 8개와, B-뱅크(104B)에 포함되고 낮은 오더 열 어드레스 신호(118)의 3비트에 상응하는 양의 8개의 메모리셀에 상응하는 것이다. 동시에, 색 데이터(114)는 메모리셀 어레이에 기록될 데이터로서 선택되고, 8개의 메모리셀에 기록된 색 데이터(114)는 8비트, 즉 ＆quot;00001111＆quot;의 열 마스크 데이터(116)에 의해서 마스크-제어된다.
다음에, 외부장치로부터 공급된 다음번 블록기록 명령에 응답하여, 블록기록 허용신호(110)와 A-뱅크 선택신호(122A)는 활성화되지만, B-뱅크 선택신호(122B)는 비활성화된다. 또한, 행 어드레스 스트로브 신호(RAS)에 응답하여, 행 어드레스 ＆quot;s+1＆quot;이 판독되고, 열 어드레스 스트로브 신호(CAS)에 응답하여, 머리 열 어드레스 ＆quot;m＆quot;이 판독됨으로써, 블록 기록 기능에 의해서 기록될 8개의 메모리셀이 동시에 선택된다. 이들 8개의 메모리셀은, A-뱅크(104A)에 포함되고 낮은 오더 열 어드레스 탯＠?3비트에 상응하는 양의 메모리셀에 상응하는 것이다. 이와 동시에, 색 데이터(114)는 메모리셀 어레이에 기록될 데이터로서 선택되고, 8개의 메모리셀에 기록된 색 데이터(114)는 8비트, 즉 ＆quot;00001111＆quot;의 열 마스크 데이터(116)에 의해서 마스크-제어된다.
상기와 같이 블록기록의 2사이클만으로 동일한 색 데이터에 의해서, 따라서, 도 4의 굵은 선으로 한정된 창영역 안의 픽셀들이 그려진다.
당 업계의 숙련자들에게 명백하듯이, 본 발명에 따른 반도체 메모리를 2 이상의 뱅크를 갖는 다중-뱅크 구조의 반도체 메모리에 적용하면, 종래의 반도체 메모리와 비교하면 알 수 있듯이 뱅크 수에 의해서 나뉘어진 것으로 블록기록의 기록시간이 단축된다.
위에 설명한 바와 같이, 본 발명에 따른 반도체 메모리는, 색 데이터가 블록 기록할 때, 다수개의 뱅크의 각 블록에 동시에 기록될 수 있도록, 상응하는 뱅크수의 각 블록 기록 제어수단에 공급된 다수개의 블록기록 허용신호를 동시에 활성화 시키기 위해서, 블록 기록 명령에 응답하여 발생된 제어신호에 의해서 제어된 뱅크 선택 수단을 제공함으로써 특징지어진다.
본 발명은 특정 구체예를 들어 도시하고 설명하였다. 그러나, 본 발명은 설명된 구조의 상세한 설명에 한정되지 않고, 첨부된 청구범위 내에서 변경과 수정이 가능하는 것을 알아야 한다.
따라서, 블록기록의 기록시간은 뱅크의 수로 나뉘어진 것으로 단축됨으로써, 블록 기록기능의 속도가 현저히 빨라질 수 있다.

Claims (5)

  1. 특정 데이터가 메모리셀 어레이 내에 포함된 특정 블록에 기록되고 어드레스 신호에 의해서 지정될 수 있는 블록 기록 기능을 갖는 다중 뱅크 구조의 반도체 메모리에 있어서,
    각각 메모리셀 어레이와, 외부장치로부터 공급된 블록 기록 명령에 따라 블록 기록할 때 발생된 블록기록 허용신호와 뱅크 선택신호에 응답하고 블록 기록을 지정하는 상기 메모리셀 어레이에 연결된 블록기록 제어수단을 포함함으로써, 상기 연결된 메모리셀 어레이에 블록기록을 할 수 있도록 되어있는 다수 개의 뱅크; 및
    상응하는 뱅크수로 블록기록이 동시에 수행될 수 있도록, 상기 다수개의 뱅크의 상응하는 뱅크수의 각 블록 기록 제어수단에 공급되는 다수개의 블록기록 허용신호를 동시에 활성화시키기 위해, 블록기록 명령에 응답하여 발생된 제어신호에 의해서 블록기록할 때 제어되는 뱅크 선택수단을 포함하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 블록 기록 명령은 상기 어드레스 신호를 지정하는 어드레스 지정 비트 필드를 포함하고, 제어신호는 상기 어드레스 지정 비트 필드의 일부에 상응하는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 다수개의 뱅크는 제1메모리 뱅크와 제2메모리 뱅크로 구성되고, 뱅크 선택수단은, 제1메모리뱅크의 블록 기록 제어수단에 제1뱅크 선택신호를 출력하고, 상기 제2메모리뱅크의 블록 기록 제어수단에 제2뱅크 선택신호를 출력하도록, 블록 기록 허용신호, 제어신호 및 뱅크 어드레스 신호를 수신하는 디코더 수단으로 구성되어 있으며, 상기 디코더 수단은, 상기 블록 기록 허용신호와 제어신호 중의 적어도 하나가 비활성일때, 상기 뱅크 어드레스 신호가 활성이면 상기 디코더 수단은 제1뱅크 선택신호만을 활성화시키고, 상기 뱅크 어드레스 신호가 비활성이면 제2뱅크 선택신호만을 활성화시키며, 블록 기록 허용신호와 제어 신호가 모두 활성일 때에는, 활성 제1뱅크 선택신호와 활성 제2뱅크 선택신호가 각각, 제1메모리 뱅크의 블록 기록 제어 수단과 제2메모리 뱅크의 블록 기록 제어수단에 동시에 공급되도록, 제1뱅크 선택신호와 제2뱅크 선택신호를 동시에 모두 활성화시키는 방법으로 작동하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 블록 기록 명령은 어드레스 신호를 지정하는 어드레스 지정 비트 필드를 포함하고, 제어신호를 상기 어드레스 지정 비트 필드의 일부에 상응하는 것을 특징으로 하는 반도체 메모리.
  5. 제3항에 있어서, 디코더 수단은 블록 기록 허용신호와 제어신호를 수신하는 AND 게이트와, 뱅크 어드레스 신호를 수신하는 인버터와, 제1뱅크 선택신호를 발생시키기 위한 뱅크 어드레스 신호와 상기 AND 게이트의 출력을 수신하는 제1OR 게이트, 및 상기 인버터의 출력과 상기 AND 게이트의 출력을 수신하는 제2OR 게이트를 포함하는 것을 특징으로 하는 반도체 메모리.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900887A (en) * 1997-05-05 1999-05-04 Neomagic Corp. Multiplexed wide interface to SGRAM on a graphics controller for complex-pattern fills without color and mask registers
US6005822A (en) * 1997-12-16 1999-12-21 Texas Instruments Incorporated Bank selectable Y-decoder circuit and method of operation
US6141286A (en) * 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
KR100518246B1 (ko) * 1999-12-29 2005-10-04 주식회사 하이닉스반도체 블록 쓰기 조정 회로
DE10002130A1 (de) * 2000-01-19 2001-08-02 Infineon Technologies Ag Verfahren und Vorrichtung zum wechselweisen Betreiben eines Schreib-Lese-Speichers im Ein-Speicher-Betriebsmodus und im verschränkten Mehr-Speicher-Betriebsmodus
KR100543929B1 (ko) * 2003-11-10 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더
WO2007036050A1 (en) * 2005-09-30 2007-04-05 Mosaid Technologies Incorporated Memory with output control
US20070165457A1 (en) * 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
US7747833B2 (en) * 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US8364861B2 (en) * 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
CN102063931B (zh) * 2006-03-31 2014-07-30 莫塞德技术公司 闪烁存储器系统控制方案
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US8700818B2 (en) * 2006-09-29 2014-04-15 Mosaid Technologies Incorporated Packet based ID generation for serially interconnected devices
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8271758B2 (en) 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US8331361B2 (en) * 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US7818464B2 (en) * 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
US7853727B2 (en) * 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes
US8984249B2 (en) * 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US8010710B2 (en) 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
JP5385156B2 (ja) * 2007-02-16 2014-01-08 モサイド・テクノロジーズ・インコーポレーテッド 半導体デバイスおよび複数の相互接続デバイスを有するシステムの電力消費を低減するための方法
US8086785B2 (en) 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
US7796462B2 (en) 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
US8046527B2 (en) * 2007-02-22 2011-10-25 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
US7983099B2 (en) 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US7940572B2 (en) * 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
JP2018156715A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2846782B2 (ja) * 1991-11-22 1999-01-13 三星電子株式会社 ビデオｒａｍ
JPH0831176A (ja) * 1994-07-18 1996-02-02 Hitachi Ltd 半導体記憶装置
JPH0831175A (ja) * 1994-07-18 1996-02-02 Hitachi Ltd 半導体記憶装置
US5596740A (en) * 1995-01-26 1997-01-21 Cyrix Corporation Interleaved memory conflict resolution with accesses of variable bank widths and partial return of non-conflicting banks
US5617555A (en) * 1995-11-30 1997-04-01 Alliance Semiconductor Corporation Burst random access memory employing sequenced banks of local tri-state drivers

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Publication number Publication date
KR19980068592A (ko) 1998-10-26
JPH09231740A (ja) 1997-09-05
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