KR100417014B1

KR100417014B1 - 메모리 칩 및 데이터 기억 방법

Info

Publication number: KR100417014B1
Application number: KR10-2001-0006702A
Authority: KR
Inventors: 슈나가도시오
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2000-02-28
Filing date: 2001-02-12
Publication date: 2004-02-05
Also published as: US20010017628A1; US6819323B2; JP4378015B2; KR20010085368A; JP2001243771A

Abstract

본 발명의 목적은 메모리에 기억된 화상 데이터 중에서 각 화소 데이터에 고속으로 액세스하도록 하는 것이다. 복수의 블록으로 나누어진 데이터 입출력(I/O)과, I/O의 각 블록으로부터 입력된 데이터 또는 I/O의 각 블록으로 출력되는 데이터가 각각 기억되는 I/O와 동수의 블록으로 나누어진 메모리 어레이(블록 A, B, C, D)와, 메모리 어레이의 각 블록마다 액세스하는 어드레스를 지정하는 메모리 어레이와 동수의 블록으로 나누어진 어드레스 입력을 구비하여 메모리 칩을 구성했다.

Description

메모리 칩 및 데이터 기억 방법{MEMORY CHIP AND DATA STORAGE METHOD}

본 발명은 메모리 칩 및 데이터 기억 방법에 관한 것으로서, 보다 상세하게는 화상용 메모리 칩 및 화상 데이터의 기억 방법에 관한 것이다.

현재는 대역폭이 큰 SDRAM (Synchronous Dynamic Random Access Memory)이 메모리의 주류로 되어 있다. 특히 화상용 메모리에 있어서는 표시 화상에서의 다양한 색상 및 3D(3차원) 화상의 증가로 인하여 1개의 화소당의 데이터량이 증가하고 있어, 많은 경우에 있어서 대량의 데이터를 고속으로 처리할 수 있도록 SDRAM이 사용된다.

DRAM (Dynamic Random Access Memory)에 관해서 간단히 설명하면, DRAM은 매트릭스형으로 배치된 메모리 셀의 로우 어드레스(워드 라인)와 컬럼 어드레스(비트 라인)를 지정하여 지정된 메모리 셀에 액세스한다. 액세스하고 싶은 메모리 셀의 로우 어드레스를 지정하면, 지정된 로우 어드레스에 대응하는 워드 라인상의 모든 데이터가 감지 증폭기에 보내진다. 계속해서, 컬럼 어드레스를 지정하면, 감지 증폭기에 보내진 데이터 중에서 지정된 컬럼 어드레스에 대응하는 데이터가 출력된다.

지정된 로우 어드레스의 모든 데이터를 감지 증폭기로 래치하기 때문에, 계속하여 동일한 로우 어드레스의 데이터를 판독하는 경우는 컬럼 어드레스를 지정하기만 하여도 된다. 이 동일 로우 어드레스의 데이터를 연속하여 액세스하는 페이지 모드에서는 로우 어드레스를 다시 지정할 필요가 없기 때문에 고속으로 데이터를출력할 수 있다.

SDRAM은 선두 데이터의 로우 어드레스 및 컬럼 어드레스를 지정하면, 그 이후의 어드레스는 메모리 칩내에서 자동 생성되고, 클록 신호에 동기하여 데이터가 연속 출력된다. 연속 출력되는 데이터의 수(버스트 길이)는 2, 4, 8, 16 등의 수를 선택할 수 있다. 이 클록에 동기하여 데이터를 액세스하는 버스트 모드에서는 클록마다 데이터를 판독하기 때문에, 상술한 페이지 모드보다도 더욱 고속으로 데이터를 출력할 수 있다.

이 SDRAM의 버스트 모드는 클록에 동기하여 데이터를 출력하는 것을 제외하고는 기본적으로 종래의 페이지 모드와 동일하므로, 한 번의 로우 액세스에 의해 활성화된 다수의 감지 증폭기에 대하여 컬럼 어드레스를 지정함으로써, 고속 액세스를 실현하고 있다. 따라서, 동일 로우 어드레스에 대한 액세스에서 판독 속도가 크게 향상된다. 그러나, 다른 로우 어드레스에 대해서 감지 증폭기에 새롭게 데이터를 판독하지 않으면 안되므로 판독 속도의 향상은 상당히 적게 된다.

이러한 다른 로우 어드레스로의 액세스 속도를 향상시키기 위해서, SDRAM은 복수의 메모리 뱅크를 구비하고 있다. 복수의 메모리 뱅크는 각각 거의 독립하여 동작할 수 있고, 예컨대 한 뱅크에 액세스하고 있는 동안에 다른 뱅크를 활성화 혹은 프리차지함으로써, 이 활성화 혹은 프리차지에 의한 대기 시간이 데이터 전송에 영향을 주지 않도록 하고 있다.

도 12에 SDRAM 칩(90)의 구성예를 도시한다. 이 메모리 칩(90)은 4개의 뱅크를 구비하고 있다. 메모리 칩(90)은 공통의 한쌍의 데이터 I/O(Input/Output) 및공통의 한쌍의 어드레스 입력을 구비하고 있다. 예컨대, 메모리 칩(90)의 용량이 64M 비트, I/O수가 32개(“2M 비트" ×“32 I/O")로 구성되는 경우, 2M 비트(=2²¹M 비트)의 어드레스를 지정하는 데 21개의 어드레스선이 필요하게 된다. 통상은, 로우 어드레스와 컬럼 어드레스를 시분할로 2개로 나누어 입력하는 것으로, 대부분의 경우 어드레스선을 절반의 수(11개)로 한다. 어드레스를 입력하면, 32개의 각각의 I/O 데이터를 판독하거나, 32개의 각각의 I/O에서 입력된 데이터를 메모리에 기록하거나 할 수 있다.

대부분의 화상 표시 장치에서는 표시 화면 최상단으로부터 최하단까지 가로 한 줄씩의 순서로 순차 주사해 나간다. 그 때문에, 가로 방향으로 정렬된 화소 데이터로 고속 액세스할 수 있도록 메모리로 맵핑된다. 보다 구체적으로는 도 13a에 도시한 바와 같이, 화상 데이터의 가로로 일렬로 정렬된 화소 데이터가 동일 워드선(동일 로우 어드레스)에 기억되도록 메모리로 맵핑된다. 이러한 맵핑을 수행함으로써, 주사 방향인 가로 일렬로 정렬된 화소 데이터를 고속으로 판독할 수 있다. 화소 데이터의 맵핑을 도 13b에 상세하게 도시한다. 도면상에서, 표시 화상(92)을 구성한 다음에 m행번째, 좌측으로부터 n열번째의 화소를 PIX(m, n)로 나타내고 있다(m, n=0, 1, 2, 3). 최상단의 가로에 정렬된 4개의 화소는 뱅크(0)의 동일 워드선에 기억되어 있다. 마찬가지로, 위에서 2번째, 3번째, 4번째의 가로에 정렬된 4개의 화소는 뱅크(1), 뱅크(2), 뱅크(3)의 동일 워드선에 각각 기억되어 있다.

1 화소의 데이터가 64비트인 경우, I/O 수가 32이기 때문에, 1 화소의 데이터는 2 비트의 버스트로 판독할 수 있다. 8개의 I/O를 하나의 블록으로 하여 8개의I/O와 각 뱅크와의 접속 개념을 도시하는 블럭도를 도 14에, 8개의 I/O와 각 뱅크와의 데이터 입출력의 개념도를 도 15a에 도시한다. S0∼S15는 8 비트의 버스트를 나타내고, S0, S4, S8, S12는 뱅크(0)의 데이터, S1, S5, S9, S13은 뱅크(1)의 데이터, S2, S6, S10, S14는 뱅크(2)의 데이터, S3, S7, S11, S15는 뱅크(3)의 데이터를 나타낸다.

가로 일렬로 정렬된 최상단의 4화소의 데이터를 판독하는 경우, 도 15b에 도시된 바와 같이, 뱅크(0)로부터 판독된 S0, S4, S8, S12의 8 비트 버스트의 선두로부터 1번째와 2번째가 PIX(0, 0)의 화소 데이터로서 추출되고, 8 비트 버스트의 선두로부터 3번째와 4번째, 5번째와 6번째, 7번째와 8번째가 PIX(0, 1), PIX(0, 2), PIX(0, 3)의 화소 데이터로서 각각 추출된다.

이와 같이, 가로 일렬로 정렬된 4개의 화소의 데이터를 판독하는 경우는 8 비트의 버스트 길이로 하나의 뱅크로부터 데이터를 판독한다. 2화소×2화소의 사각형상에 정렬된 4개의 화소의 데이터를 판독하는 경우는 4 비트의 버스트 길이로 2개의 뱅크로부터 각각 데이터를 판독한다. 예컨대, 좌측 위의 사각형에 정렬된 4개의 화소 데이터를 판독하는 경우, 도 15c에 도시한 바와 같이, 뱅크(0)로부터 판독된 S0, S4, S8, S 12의 4 비트 버스트의 선두로부터 1번째와 2번째, 3번째와 4번째가 PIX (0, 0), PIX(0, 1)의 화소 데이터로서 추출되고, 뱅크(1)로부터 판독된 S1, S5, S9, S13의 4 비트 버스트의 선두로부터 1번째와 2번째, 3번째와 4번째가 PIX(1, 0), PIX(1, 1)의 화소 데이터로서 추출된다. 세로 일렬로 정렬된 4개의 화소의 데이터를 판독하는 경우는 2 비트의 버스트 길이로 4개의 뱅크로부터 각각 데이터를 판독한다.

그러나, 버스트 길이를 바꾸는 경우는 메모리 칩을 스탠바이 상태로 하고 버스트 길이를 다시 셋트할 필요가 있다. 메모리 칩을 스탠바이 상태로 하면, 데이터 전송은 중단된다. 더구나, 데이터 전송을 재개하기 위해서는 다시 워드선을 활성화시켜야 한다. 이와 같이, 버스트 길이의 변경은 데이터 전송 속도를 저하시킨다. 가로방향 이외의 세로 방향이나 경사 방향 등에 정렬된 화소 데이터에 액세스하는 경우는 가로 방향에 정렬된 화소 데이터에 비교해서 액세스 속도가 저하한다.

또한, 복수의 뱅크로 액세스하면, 각 뱅크의 워드선을 활성화시키기 때문에 소비 전력이 증가한다. 예컨대, 가로 일렬로 정렬된 화소 데이터를 판독하는 경우는 하나의 뱅크로만 액세스하면 되지만, 세로 일렬로 선 화소 데이터를 판독하는 경우는 4개의 뱅크에 액세스하기 때문에, 소비 전력은 4배로 증가한다. 또한, 뱅크를 구비하면, 메모리 칩의 구조가 복잡하게 되어 비용도 증가한다. 도 14에 도시한 바와 같이, I/O와 뱅크 사이의 배선은 다수의 시그널선이 교차하는 복잡한 배선으로 된다.

본 발명의 목적은 메모리에 기억된 표시 화상의 각 화소로 고속으로 액세스할 수 있는 메모리 칩 및 화상 데이터의 기억 방법에 관한 것이다.

도 1은 본 발명에 따라 메모리 칩의 일구성예를 도시하는 블럭도.

도 2는 도 1에 도시하는 메모리 칩의 화소 데이터를 맵핑 및 액세스하는 일실시예를 도시한 도면.

도 3은 도 1의 메모리 칩의 데이터 액세스를 도시한 도면이며, 도 3a는 8개의 I/O와 각 블록과의 데이터 입출력의 개념도이며, 도 3b 및 도 3c는 데이터 액세스를 도시하는 설명도.

도 4는 도 2에 도시하는 액세스하는 화소 데이터의 다른 실시예를 도시하는 도면.

도 5는 본 발명에 따라 메모리 칩의 다른 구성예를 도시하는 블럭도.

도 6은 도 5에 도시하는 메모리 칩의 컬럼 세그먼트를 개괄적으로 도시하는 블럭도.

도 7은 도 5에 도시하는 메모리 칩의 화소 데이터를 맵핑 및 액세스하는 일실시예를 도시한 도면.

도 8은 본 발명에 따라 메모리 칩의 또 다른 구성예를 도시하는 블럭도.

도 9는 도 8에 도시하는 메모리 칩의 컬럼 세그먼트를 개괄적으로 도시하는 블럭도.

도 10은 도 8에 도시하는 메모리 칩의 화소 데이터를 맵핑 및 액세스하는 일실시예를 도시한 도면.

도 11은 본 발명에 따른 메모리 칩의 또 다른 구성예를 도시하는 블럭도.

도 12는 종래의 메모리 칩의 일구성예를 도시하는 블럭도.

도 13은 도 12에 도시하는 메모리 칩의 화소 데이터를 맵핑 및 액세스하는 일실시예를 도시한 도면.

도 14는 도 12의 메모리 칩의 8개의 I/O와 뱅크와의 접속을 개괄적으로 도시하는 블럭도.

도 15는 도 12의 메모리 칩의 데이터 액세스를 도시한 도면이며, 도 15a는 8개의 I/O와 뱅크와의 데이터 입출력의 개념도이며, 도 15b 및 도 15c는 데이터 액세스를 도시하는 설명도.

〈도면의 주요부분에 대한 부호의 설명〉

10, 20, 30, 40 : 메모리 칩

12, 22, 32 : 표시 화상

16, 26, 36 : 활성화된 워드선

18, 28, 48 : 액세스하는 데이터

24, 34 : 복수의 컬럼 세그먼트

90 : 메모리 칩(종래)

92 : 표시 화상(종래)

본 발명의 메모리 칩은 복수의 블록으로 나누어진 데이터 입출력부와, 각 데이터 입출력부에서 입력된 데이터 또는 각 데이터 입출력부로부터 판독되는 데이터가 각각 기억되는 데이터 입출력부와 동수의 블록으로 구획된 메모리 어레이와, 데이터 입출력부에서 입력된 데이터의 기록 어드레스 또는 데이터 입출력부로 출력하는 데이터의 판독 어드레스를 각 블록마다 각각 지정하는 어드레스 지정 수단을 포함한다. 이러한 메모리 칩은 어드레스 지정 수단으로서, 메모리 어레이의 각 블록마다 어드레스를 지정하여 각 데이터 입출력부에 각각 지정한 데이터를 출력할 수 있다. 마찬가지로, 각 데이터 입출력부에서 입력된 데이터를 어드레스 지정 수단으로 지정된 각 블록의 어드레스에 각각 기억시킬 수도 있다.

본 발명의 데이터 기억 방법은 복수의 블록으로 나누어진 데이터 입출력부로부터 입력된 데이터의 기록 어드레스를 상기 각 블록마다 각각 지정하는 어드레스 지정 단계와, 메모리 어레이의 지정된 각 어드레스에 각 데이터 입출력부에서 입력된 데이터를 기록하는 단계를 포함한다.

다음에, 본 발명에 관한 메모리 칩 및 데이터 기억 방법의 실시예에 관해서, 도면에 기초하여 상세하게 설명한다. 본 실시예에서는 용량이 64M 비트, I/O의 수가 32개인 메모리 칩을 예로 들어 설명한다. 주로 데이터의 판독을 예로 들어 설명하지만, 마찬가지로 데이터도 기록할 수 있다.

도 1에 본 발명의 메모리 칩의 일구성예를 도시한다. 메모리 칩(10)은 4개의 블록으로 나누어진 I/O와, I/O와 동수의 4개의 블록으로 나누어진 메모리 어레이(블록 A, B, C, D)와, 각 블록마다의 어드레스가 입력되는 4개의 블록으로 나누어진 어드레스 입력을 포함한다. 1블록당의 용량이 16M 비트, I/O수가 8개이기 때문에, 각 블록은 "2M 비트" × "8 I/O"의 구성이 되어 2M 비트(=2²¹비트)의 어드레스의 지정에는 21개의 어드레스 입력선이 각각 필요하게 된다. 로우 어드레스와 컬럼 어드레스를 시분할로 입력한 경우는 이의 절반인 11개의 어드레스 입력선이 필요하게 된다. 4개의 블록에서는 44개의 어드레스 입력선이 필요하게 된다.

본 실시예에서는 버스트 길이를 8 비트로 고정하고 있다. 그 때문에, 종래와같이 2 비트나 4 비트의 버스트 길이로 액세스하는 일이 없기 때문에, 컬럼 어드레스 중 3 비트는 불필요하게 된다. 이에 따라, 필요한 어드레스 입력선은 18개가 된다. 또한, 클록의 상승과 하강으로 나누어 어드레스를 입력하면, 종래와 동일한 어드레스 데이터를 절반의 어드레스 입력선을 가지고 입력할 수 있다. 그 때문에, 1블록의 어드레스 입력선은 5개로 끝나고, 4블록의 어드레스 입력선의 합계는 20개가 된다.

본 발명에서는 각 블록마다 어드레스를 지정할 수 있어 블록으로 나누어진 I/O, 어드레스 입력 및 메모리 어레이의 각각을 마치 독립된 메모리 칩과 같이 취급할 수 있다. 각 블록마다 개별의 로우 어드레스 및 컬럼 어드레스를 지정할 수 있다. 도 1에 도시한 바와 같이, 각 블록마다 개별의 워드 라인(16)을 활성화하여 워드 라인(16)상의 개별의 컬럼 어드레스의 데이터(18)를 판독할 수 있다.

메모리 칩(10)에 기억되는 화소 데이터의 맵핑의 일례를 도 2a 및 도 2b에 나타낸다. 표시 화상(12)을 구성한 후에 m행번째, 좌측으로부터 n열번째의 화소를 종래(도 13)와 마찬가지로 PIX(m, n)로 나타내고 있다. 본 발명에서는 1화소 단위의 데이터가 각 블록에 각각 기억되기 때문에, 4개의 블록으로부터 4개의 화소 데이터를 병행하여 판독할 수 있도록 맵핑이 행해진다.

도 2b에 도시한 바와 같이, PIX(0, 0), PIX(0, 1), PIX(0, 2), PIX(0, 3)의 각 화소 데이터는 각각 블록(A), 블록(B), 블록(C), 블록(D)에 기억된다. PIX(1, 0), PIX(1, 1), PIX(1, 2), PIX(1, 3)의 각 화소 데이터는 각각 블록(D), 블록(C), 블록(B), 블록(A)에 기억된다. PIX(2, 0), PIX(2, 1), PIX(2, 2), PIX(2, 3)의 각 화소 데이터는, 각각 블록(B), 블록(A), 블록(D), 블록(C)에 기억된다. PIX(3, 0), PIX(3, 1), PIX(3, 2), PIX(3, 3)의 각 화소 데이터는 각각 블록(C), 블록(D), 블록(A), 블록(B)에 기억된다.

이 맵핑에서는 가로 일렬로 정렬된 4개의 화소 데이터가 각각 다른 블록에 기억된다. 또한, 세로 일렬로 정렬된 4개의 화소 데이터도 각각 다른 블록에 기억된다. 비스듬히 정렬된 4개의 화소 데이터도 각각 다른 블록에 기억된다. 2×2의 사각형상에 정렬된 4개의 화소 데이터도 일부를 제외하고 각각 다른 블록에 기억된다.

또한, 도 2a에 도시한 바와 같이, 가로 방향에 정렬된 4행의 화소 데이터는 각 블록의 동일 로우 어드레스에 기억된다. 예컨대, PIX(0, 0)와 PIX(1, 3)와 PIX(2, 1)와 PIX(3, 2)는 블록(A)의 동일 로우 어드레스에 기억된다. 이들의 맵핑은 메모리 컨트롤러(도시하지 않음)에 의해서 제어된다.

다음에, 이러한 메모리 칩 및 데이터 기억 방법에 대하여, 예컨대 데이터의 판독을 이용하여 그 작용을 설명한다.

본 발명에서는 각 블록으로부터 8 비트의 고정 버스트 길이로 화소 데이터를 판독한다. 각 블록은 8개의 I/O를 구비하고 있기 때문에, 한 번의 버스트로 1화소분의 데이터(64 비트)를 각각 판독할 수 있다. 8개의 I/O와 각 블록과의 데이터 입출력의 개념도를 도 3a에 도시한다. A0∼D3은 8 비트의 버스트를 나타내고, A0∼A3은 블록 A의 데이터, B0∼B3은 블록 B의 데이터, C0∼C3은 블록 C의 데이터, D0∼D3은 블록 D의 데이터를 나타낸다

A0, B0, C0, D0 각각은 PIX (0, 0), PIX(0, 1), PIX(0, 2), PIX(0, 3)의 화소 데이터를 나타내고, A1, B1, C1, D1 각각은 PIX(1, 3), PIX(1, 2), PIX(1, 1), PIX(1, 0)의 화소 데이터를 나타내며, A2, B2, C2, D2 각각은 PIX (2, 1), PIX(2, 0), PIX(2, 3), PIX(2, 2)의 화소 데이터를 나타내고, A3, B3, C3, D3 각각은 PIX(3, 2), PIX(3, 3), PIX(3, 0), PIX(3, 1)의 화소 데이터를 나타낸다.

도 2b의 가로 일렬로 정렬된 최상단의 4화소의 데이터를 판독하는 경우는 도 3b에 도시한 바와 같이, 블록 A에서 A0를 판독하여 PIX(0, 0)의 화소 데이터를 얻는다. 마찬가지로, 블록 B, C, D에서 B0, C0, D0을 판독하여 PIX(0, 1), PIX (0, 2), PIX(0, 3)의 화소 데이터를 얻는다. 이들 4 개의 화소의 판독은 병행되어 행해진다. 표시 화면의 주사 방향인 가로 방향으로 정렬된 4개의 화소 데이터를 판독하는 경우는 각 블록으로부터 1회의 8 비트 버스트로 화소 데이터를 병행하여 판독하기 때문에, 종래와 같이 고속으로 판독할 수 있다.

도 2b의 좌단의 세로 일렬의 4화소를 판독하는 경우는, 상술한 가로 방향에 정렬된 4개의 화소와 같이, 블록 A, B, C, D로부터 A0, B2, C3, D1을 각각 병행하여 판독한다. 세로 방향으로 정렬된 4개의 화소 데이터를 판독하는 경우에도 각 블록으로부터 8 비트의 버스트로부터 데이터를 판독한다. 1회의 8 비트 버스트로 화소 데이터를 판독하기 위해서, 가로 방향과 같은 액세스 속도로 판독을 할 수 있다.

도 2b의 좌측 위의 2화소 × 2화소의 사각형에 정렬된 4개의 화소 데이터를 판독하는 경우는 도 3c에 도시한 바와 같이, 블록 A, B, C, D에서 A0, B0, C1, D1을 각각 8 비트 버스트로 병행하여 판독한다. 2화소 × 2화소의 사각형에 정렬된 4개의 화소도 각 블록으로부터 각각 화소 데이터를 판독하는 경우는 한 번의 8 비트 버스트로 화소 데이터를 판독하기 때문에, 가로 방향과 같은 액세스 속도로 판독할 수 있다.

도 4에 도시한 바와 같이, 임의의 4개의 화소 데이터(A0, B2, C1, D3) 또는 A1, B3, C2, D2를 판독하는 경우에도, 다른 블록으로부터 각 데이터를 판독하는 경우는 가로 방향으로 정렬된 화소와 같이 1회의 8 비트 버스트로 판독을 할 수 있다.

본 발명의 메모리 칩은 가로 방향 이외의 세로 방향이나 경사 방향 등에 정렬된 화소 등일지라도, 다른 블록으로부터 각각 화소 데이터를 판독하는 경우는 가로 방향으로 정렬된 화소 데이터와 같이, 1회의 8 비트 버스트로 데이터를 판독할 수 있다. 이 화소 데이터의 맵핑은 임의적이다. 종래와 같이 버스트 길이의 변경할 필요가 없기 때문에, 버스트 길이의 변경에 의한 데이터는 중단되지 않고 전송된다.

화소 데이터는 각 블록에 1화소 단위로 기억되어 있기 때문에, 1화소에만 액세스하는 경우는 하나의 블록의 워드 라인(18)만을 활성화시키면 된다. 이 때, 종래의 4뱅크에서 1화소의 데이터를 판독하는 경우에 비교해서, 활성화시키는 워드 라인수는 1/4이 되기 때문에 소비 전력도 1/4이 된다.

또한 종래(도 12)에서는 각 뱅크로부터 32개의 I/O로 각각 데이터를 전송하지 않으면 안되므로, 128개의 시그널선이 복잡하게 교차한 배선이 된다. 본 발명(도 1)에서는 각 블록으로부터 8개의 I/O로 각각 데이터를 전송하기 때문에, 전체 32개의 시그널선을 교차시키지 않고서 추출할 수 있어 배선이 간단하고 또한 용이하게 된다.

각 블록이 어드레스 입력, 데이터 I/O도 포함시켜 거의 완전하게 물리적으로 독립하고 있고, 메모리 어레이가 작은 것에 더하여 메모리를 동작시키기 위한 회로가 메모리 어레이에 모두 근접하고 있어, 어드레스계, 데이터 패스계에 긴 배선을 필요로 하지 않기 때문에, 각 블록의 액세스 시간이나 사이클 시간 등의 고속화가 가능하다. 도 1 및 도 14에 도시한 바와 같이, 통상의 메모리 칩에서는 어드레스나 데이터 라인은 거의 칩의 길이가 긴변에 동일한 길이에 걸쳐 배선하기 때문에 고속화가 곤란하지만, 이 4블록 구조에서는 배선의 길이가 가장 길어도 이들이 4분의 1 이하가 된다.

이상, 본 발명의 일실시예에 관해서 설명했지만, 본 발명 이외의 형태라도 실시할 수 있다. 예컨대, 도 1에서는 각 블록마다 로우 어드레스 및 컬럼 어드레스를 각각 따로따로 지정했지만, 로우 어드레스를 각 블록으로 공통으로 지정하여, 컬럼 어드레스의 일부를 각 블록마다 독립적으로 지정할 수도 있다. 예컨대 도 5에 도시한 바와 같이, 각 블록에 공통의 로우 어드레스[워드 라인(26)]를 지정하고,컬럼 어드레스는 그 상위 비트를 공통으로 하며 하위의 2 비트를 사용하여 각 블록마다 액세스하는 컬럼 세그먼트(28)를 별도로 지정할 수도 있다.

도 5의 예에서는 각 블록 내의 워드 라인(26)은 지정된 컬럼 어드레스에 부수되는 4개의 컬럼 세그먼트(24)를 각각 포함하고 있다. 메모리 칩(20)은 각 블록에 공통인 로우 어드레스 및 컬럼 상위 어드레스가 시분할로 입력되는 11핀의 어드레스 입력과, 이 공통의 컬럼 상위 어드레스에 의해 지정되는 4개의 컬럼 세그먼트(24)의 중에서 하나의 세그먼트(28)를 지정하는 2 비트의 컬럼 하위 어드레스 입력을 포함한다. 각 블록에 입력되는 하위 2 비트의 컬럼 어드레스에 의해 4개의 세그먼트(24) 중에서 하나의 세그먼트(28)가 각 블록마다 선택된다.

각 블록에 공통의 로우 어드레스 및 컬럼 어드레스를 지정하여, 컬럼 어드레스의 일부를 각 블록마다 지정함으로써, 블록으로 나누어진 I/O, 어드레스입력 및 메모리 어레이를 마치 독립된 메모리 칩과 같이 취급할 수 있다.

도 6에 각 블록으로 지정되는 공통의 어드레스와, 각 블록으로 개별로 지정되는 컬럼 세그먼트(A0∼D3)의 개요를 도시한다. 이 때의 맵핑의 일례를 도 7에 도시한다. 도 6의 A0∼D3은 8 비트 버스트를 나타내고, A0, A1, A2, A3은 PIX(0, 0), PIX(2, 1), PIX(1, 2), PIX(3, 3)의 데이터, B0, B1, B2, B3은 PIX(0, 1), PIX(2, 0), PIX(3, 2), PIX(1, 3)의 데이터, C0, C1, C2, C3은 PIX(0, 2), PIX(1, 0), PIX(3, 1), PIX(2, 3)의 데이터, D0, Dl, D2, D3은 PIX(0, 3), PIX(3, 0), PIX(1, 1), PIX(2, 2)의 데이터를 각각 나타낸다.

도 6에 도시한 바와 같이, 예컨대 A0, B0, C0, D0을 지정하는 컬럼 하위 어드레스는 "0 0"이며, A1, Bl, C1, D1을 지정하는 컬럼 하위 어드레스는 "0 1"이며, A2, B2, C2, D2를 지정하는 컬럼 하위 어드레스는 "1 0"이며, A3, B3, C3, D3을 지정하는 컬럼 하위 어드레스는 "1 1"이다.

도 7의 최상단의 가로 일렬의 4개의 화소를 판독할 경우는 각 블록에 공통의 로우 어드레스 및 컬럼 상위 어드레스를 지정함과 동시에, 각 블록마다 컬럼 하위 어드레스를 지정하고, 도 3b과 마찬가지로 블록 A, B, C, D로부터 A0, B0, C0, D0의 데이터를 각각 8 비트 버스트로 병행하여 판독한다. 좌단의 세로 일렬의 4개의 화소를 판독하는 경우도, 각 블록마다 컬럼 하위 어드레스를 지정하고, 블록A, B, C, D에서 각각의 A0, B1, C1, D1의 데이터를 판독한다. 도 1의 메모리 칩과 같이, 다른 4개의 블록으로부터 데이터를 판독하는 경우는 1회의 8 비트 버스트로 화소 데이터를 판독할 수 있으며, 가로 방향의 화소와 동일한 속도로 데이터를 판독할 수 있다.

각 블록에 포함되는 I/O의 수 및 블록수는 임의의 수이며, 예컨대 도 8에 도시한 바와 같이, 32개의 I/O를 4개의 I/O를 포함한 8개의 블록으로 나누는 것도 가능하다. 1화소가 64 비트인 경우, I/O의 수가 4개이기 때문에, 16 비트의 버스트 길이로 데이터를 판독한다. 이 경우의 컬럼 세그먼트의 개요를 도 9에, 맵핑의 일실시예를 도 10에 도시한다. 각 블록에는 공통의 로우 어드레스[워드 라인(36)]와 컬럼 상위 어드레스로 지정되는 8개의 세그먼트(34)의 중에서 하나의 세그먼트(38)를 선택하는 3 비트의 컬럼 하위 어드레스가 입력된다.

맵핑은 도 10에 도시한 바와 같이, 적어도 가로 방향에 정렬된 화소 데이터와 세로 방향으로 정렬된 화소 데이터가 각각 다른 블록에 기억되도록 한다. 상술한 4 블록의 경우와 같이, 컬럼 하위 어드레스를 지정함으로써, 각 블록마다 판독하는 화소 데이터를 지정할 수 있다. 다른 블록으로부터 각각 화소 데이터를 판독하는 경우는, 1회의 16 비트 버스트를 가지고 각 화소 데이터를 병행하여 판독할 수 있기 때문에 가로 방향으로 정렬된 화소 데이터와 같은 액세스 속도로 데이터를 판독할 수 있다.

도 11에 도시한 바와 같이, 16개의 I/O마다 2블록으로 나누는 것도 가능하다. I/O 수가 16개이기 때문에, 1화소가 64 비트의 경우는 4 비트의 버스트 길이로 액세스한다. 버스트 길이가 4 비트의 경우는 완벽하게 데이터를 판독할 수 있도록 뱅크(뱅크 0, 뱅크1)를 구비하는 것이 바람직하다.

이상, 본 발명은 특정한 실시예에 관해서 설명되었지만, 본 발명은 이들에 한정되는 것이 아니다. 예컨대, 완전하게 독립된 4분할(4블록)의 경우, 어드레스를 로우와 컬럼의 시분할 방식으로, 또한 클록의 상승과 하강의 총 4회로 나누어 입력 하는 방식으로, 원래 40개 필요한 어드레스 핀을 20개로 줄였지만 이것을 로우와 컬럼으로 각각 3회, 전체 6회로 나누어 입력하면, 더욱 어드레스 핀을 줄이게 되어 각 블록에 3개, 전체에서는 12개로 하는 것도 가능하다

분할수(블록수)도 4분할로 한정은 되지 않고, 2, 8, 16분할 등도 가능하다. 이들의 경우도, 전체에서 필요한 어드레스 핀수가 현저한 증대를 4분할의 경우와 마찬가지 방법으로 막으면서, 다분할 메모리 구조로 할 수 있다. 특히 분할수를 늘려가면, 각 블록의 메모리 어레이가 작아짐으로 메모리의 고속화가 더욱 촉진되어보다 빠른 클록에서의 사용이 가능하게 된다. 메모리의 동작 클록이 빨라지면, 그 만큼 단위 시간당의 어드레스 입력 회수를 증가시킬 수 있고, 핀 수의 증대 없이 어드레스 입력 수의 증가가 실현된다. 기타, 본 발명은 그 취지를 벗어나지 않는 범위에서 당업자의 지식에 기초하여 여러가지 개량, 수정, 변형을 가한 형태로 실시할 수 있는 것이다.

본 발명의 메모리 칩 및 데이터 기억 방법은 세로 방향이나 경사 방향 등과 같은 가로 방향 이외의 방향으로 정렬된 화소 데이터도 가로 방향과 같은 속도로 액세스할 수 있다. 또한, 칩의 소비 전력이 절감될 수 있는 동시에, I/O의 배선도 단순화시킬 수 있다.

Claims

데이터가 입력 또는 출력되는 복수의 블록으로 분할된 데이터 입출력부와,

상기 데이터 입출력부의 각 블록으로부터 입력되는 데이터 또는 상기 데이터 입출력부의 각 블록으로 출력되는 데이터가 각각 기억되는 상기 데이터 입출력부와 같은 수의 블록으로 분할된 메모리 어레이로서, 상기 메모리 어레이의 각 블록은 복수의 메모리 셀을 구비하는, 상기 메모리 어레이와,

상기 데이터 입출력부에서 입력되는 데이터를 기록하거나 상기 데이터 입출력부로 출력되는 데이터를 판독하는 상기 메모리 어레이의 어드레스를 상기 메모리 어레이의 각 블록마다 각각 지정하는 어드레스 지정 수단을 포함하는 메모리 칩.
제1항에 있어서, 상기 어드레스 지정 수단은 상기 메모리 어레이의 각 블록마다의 어드레스가 각각 입력되는, 상기 데이터 입출력부와 같은 수의 블록으로 분할된 어드레스 입력부를 포함하는, 메모리 칩.
제2항에 있어서, 상기 어드레스 입력부에 입력되는 어드레스는 메모리 동작 클록의 상승 엣지에 입력되는 어드레스 신호와 하강 엣지에 입력되는 어드레스 신호로 분할된 어드레스를 포함하는, 메모리 칩.
제1항에 있어서, 상기 어드레스 지정 수단은,

상기 메모리 어레이의 각 블록에 공통의 어드레스를 지정하는 공통 어드레스 지정 수단과,

상기 메모리 어레이의 각 블록마다 상기 공통의 어드레스에 기초하여 개별 어드레스를 지정하는 개별 어드레스 지정 수단을 포함하는, 메모리 칩.
제4항에 있어서, 상기 공통 어드레스 지정 수단은 메모리 어레이의 각 블록에 공통인 컬럼 어드레스의 상위 어드레스 및 각 블록에 공통인 로우 어드레스가 입력되는 어드레스 입력부를 포함하고,

상기 개별 어드레스 지정 수단은 상기 각 블록에 공통의 컬럼 어드레스의 하위 어드레스가 입력되는, 각 블록마다 구비된 컬럼 어드레스 입력부를 포함하는, 메모리 칩.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 메모리 어레이로 액세스할 때의 버스트 길이는 고정 길이인, 메모리 칩.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 메모리 어레이에 기억되는 데이터는 화상 데이터를 포함하고, 메모리 어레이의 각 블록에 기억되는 데이터는 상기 화상의 1 화소 단위의 화소 데이터를 각각 포함하는, 메모리 칩.
제7항에 있어서, 상기 메모리 어레이의 각 블록에 기억되는 화소 데이터는 상기 화상 데이터를 표시 장치에 표시할 때의 가로 방향으로 정렬된 상기 메모리 어레이의 블록 수와 같은 수의 화소 데이터 중 어느 하나와 세로 방향으로 정렬된 상기 메모리 어레이의 블록 수와 같은 수의 화소 데이터 중 어느 하나를 각각 포함하는, 메모리 칩.
지정된 어드레스에 데이터가 기록되는 동시에 지정된 어드레스의 데이터가 판독되는 메모리 칩으로의 데이터 기억 방법에 있어서,

복수의 블록으로 분할된 데이터 입출력부에서 입력된 데이터를 기록하는 메모리 어레이의 어드레스를 상기 데이터 입출력부의 각 블록마다 각각 지정하는 어드레스 지정 단계와,

상기 데이터 입출력부와 같은 수의 블록으로 분할된 메모리 어레이의 각 블록에 상기 데이터 입출력부의 각 블록에서 입력된 데이터를 각각 기록하는 단계로서, 상기 메모리 어레이의 각 블록은 복수의 메모리 셀을 구비하고 있는, 상기 데이터 기록 단계를 포함하는 데이터 기억 방법.
제9항에 있어서, 상기 어드레스 지정 단계는 상기 메모리 어레이와 같은 수의 블록으로 분할된 어드레스 입력부에 각각 개별의 어드레스를 입력하는 어드레스 입력 단계를 포함하는, 데이터 기억 방법.
제10항에 있어서, 상기 어드레스 입력 단계는,

메모리 동작 클록에 동기하여 입력되는 어드레스의 절반을 메모리 동작 클록의 상승 엣지에서 입력하는 단계와,

메모리 동작 클록의 상승 엣지에서 입력되지 않은 나머지 절반의 어드레스를 메모리 동작 클록의 하강 엣지에서 입력하는 단계를 포함하는, 데이터 기억 방법.
제9항에 있어서, 상기 어드레스 지정 단계는,

상기 메모리 어레이의 각 블록에 공통의 어드레스를 지정하는 공통 어드레스 지정 단계와,

상기 메모리 어레이의 각 블록마다 상기 공통의 어드레스에 기초하여 개별 어드레스를 지정하는 개별 어드레스 지정 단계를 포함하는, 데이터 기억 방법.
제12항에 있어서, 상기 공통 어드레스 지정 단계는,

상기 메모리 어레이의 각 블록에 공통의 컬럼 어드레스의 상위 어드레스와 각 블록에 공통의 로우 어드레스를 지정하는 단계를 포함하고,

상기 개별 어드레스 지정 단계는 상기 각 블록에 공통의 컬럼 어드레스의 하위 어드레스를 각 블록마다 지정하는 단계를 포함하는, 데이터 기억 방법.
제9항 내지 제13항 중 어느 한 항에 있어서, 상기 메모리 어레이에 기억되는 데이터는 화상 데이터를 포함하고, 상기 화상의 각 화소 데이터는 1 화소 단위로 데이터 입출력부의 각 블록에서 입력 또는 출력되는, 데이터 기억 방법.
제14항에 있어서, 상기 화상 데이터를 표시 장치에 표시할 때 가로 방향으로 정렬된 상기 블록과 같은 수의 화소 데이터가 데이터 입출력부의 각각 다른 블록에서 입력 또는 출력되는 동시에 세로 방향으로 정렬된 상기 블록과 같은 수의 화소 데이터도 데이터 입출력부의 각각 다른 블록에서 입력 또는 출력되는, 데이터 기억 방법.