JPS60211690A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS60211690A JPS60211690A JP59067643A JP6764384A JPS60211690A JP S60211690 A JPS60211690 A JP S60211690A JP 59067643 A JP59067643 A JP 59067643A JP 6764384 A JP6764384 A JP 6764384A JP S60211690 A JPS60211690 A JP S60211690A
- Authority
- JP
- Japan
- Prior art keywords
- address
- row
- register
- memory cell
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリ回路、更に詳しく言えば、ダイナミック
ランダムアクセスメモリのアドレス部の構成に係り、特
にビデオ信号を記憶するに好適な高速動作可能なメモリ
回路に関するものである。
ランダムアクセスメモリのアドレス部の構成に係り、特
にビデオ信号を記憶するに好適な高速動作可能なメモリ
回路に関するものである。
メモリアドレスが行、列の２群に分かれてマルチプレッ
クスされて供給されるダイナミックメモリ（以下ＤＲＡ
Ｍと略記する）を高速動作させる技術としては例えばペ
ージモード、スタチックカラムモード、リップルモード
などが知られている。
クスされて供給されるダイナミックメモリ（以下ＤＲＡ
Ｍと略記する）を高速動作させる技術としては例えばペ
ージモード、スタチックカラムモード、リップルモード
などが知られている。
これらはいずれも行アドレスを先に指定し、その行内デ
ータを列アドレスのみを次々と更新して高速に読み書き
する。行内の全列データにアクセスし終えると次には新
しい行アドレスを指定するため、高速動作が一時中断さ
れる。
ータを列アドレスのみを次々と更新して高速に読み書き
する。行内の全列データにアクセスし終えると次には新
しい行アドレスを指定するため、高速動作が一時中断さ
れる。
第１図は従来知られている５１２Ｘ５１２ビツトのＤＲ
ＡＭの構成例を示す。同図において、アドレス端子８に
入力された行アドレスＲ５を行アドレスデコーダ１に取
込み、５１２行のうちの指定された１行をアクセスし、
５１２ビツトから成る１行のデータをメモリセル３から
レジスタ４に読み出す。次に端子８に入力された列アド
レスＣ□を列アドレスデコーダ２に取り込み、指定され
た第ｎ列のデータをバッファ５を経由して出力端子７に
アドレス（ｍ、ｎ）のデータとして出力する。又、書込
動作の場合には入力端子６から入力されたアドレス（ｍ
ｙ ｎ）に対応したデータによりバッファ５を経由して
、レジスタ４の第ｎ列のデータを更新する。次時刻には
アドレス端子８には列アドレスＣｎ＋１が入力され、レ
ジスタ４の第（ｎ＋１）ビットのデータが出力端子７に
出力されると共に入力端子６の内容により、レジスタ４
の第（ｎ＋１）ビットのデータが更新される。
ＡＭの構成例を示す。同図において、アドレス端子８に
入力された行アドレスＲ５を行アドレスデコーダ１に取
込み、５１２行のうちの指定された１行をアクセスし、
５１２ビツトから成る１行のデータをメモリセル３から
レジスタ４に読み出す。次に端子８に入力された列アド
レスＣ□を列アドレスデコーダ２に取り込み、指定され
た第ｎ列のデータをバッファ５を経由して出力端子７に
アドレス（ｍ、ｎ）のデータとして出力する。又、書込
動作の場合には入力端子６から入力されたアドレス（ｍ
ｙ ｎ）に対応したデータによりバッファ５を経由して
、レジスタ４の第ｎ列のデータを更新する。次時刻には
アドレス端子８には列アドレスＣｎ＋１が入力され、レ
ジスタ４の第（ｎ＋１）ビットのデータが出力端子７に
出力されると共に入力端子６の内容により、レジスタ４
の第（ｎ＋１）ビットのデータが更新される。
このような動作を順次繰返すことにより、１行内の５１
２ビツトのデータを高速に順次入出力することができる
。指定行内の全データのアクセスが完了すると、レジス
タ４の内容はメモリセル３に格納され、一連のメモリ動
作を終了する。次時刻には次行アドレスＲｍ◆１がアド
レス端子８に現われ、次行の５１２ビツトデータをレジ
スタ４に読み出し、上述した動作を繰返す。
２ビツトのデータを高速に順次入出力することができる
。指定行内の全データのアクセスが完了すると、レジス
タ４の内容はメモリセル３に格納され、一連のメモリ動
作を終了する。次時刻には次行アドレスＲｍ◆１がアド
レス端子８に現われ、次行の５１２ビツトデータをレジ
スタ４に読み出し、上述した動作を繰返す。
第２図は上述の動作のタイムチャートを示す。
゛左側の番号は第１図の番号に対応する。同図から明ら
かなように、１行のデータ全てのアクセスが完了し、次
行へ移る際には、アドレス端子に行。
かなように、１行のデータ全てのアクセスが完了し、次
行へ移る際には、アドレス端子に行。
列両方のアドレスが順次入力される為、又メモリセル３
にそれまでに更新されたレジスタ４の内容を書き込み、
新たな行のデータをメモリセル３からレジスタ４に読出
すため、高速動作は一時中断される。
にそれまでに更新されたレジスタ４の内容を書き込み、
新たな行のデータをメモリセル３からレジスタ４に読出
すため、高速動作は一時中断される。
テレビジョン信号を、このような高速動作でＤＲＡＭに
記憶させる場合、テレビの１水平走査周期の画素数は通
常行１０００程度であり、画像信号の途中で高速動作が
中断するという問題があった。
記憶させる場合、テレビの１水平走査周期の画素数は通
常行１０００程度であり、画像信号の途中で高速動作が
中断するという問題があった。
この問題を解決するには、複数のＤＲＡＭを２群に分割
し、交互に高速動作させる方法が知られている。しかし
、この構成では、メモリの駆動タイミング回路が複雑と
なり、又ＤＲＡＭの記憶容量が増えてくると、全メモリ
セルを有効に利用できず、２群に分割するため利用効率
が悪くなる等の問題がある。あるいは入出力データ部に
バッファメモリを用けて高速動作の中断を補償する方法
も知られているが、多数の付加回路が必要になる等の問
題がある。いずれにしても経済的なテレビ信号記憶用メ
モリを実現することは困難であった。
し、交互に高速動作させる方法が知られている。しかし
、この構成では、メモリの駆動タイミング回路が複雑と
なり、又ＤＲＡＭの記憶容量が増えてくると、全メモリ
セルを有効に利用できず、２群に分割するため利用効率
が悪くなる等の問題がある。あるいは入出力データ部に
バッファメモリを用けて高速動作の中断を補償する方法
も知られているが、多数の付加回路が必要になる等の問
題がある。いずれにしても経済的なテレビ信号記憶用メ
モリを実現することは困難であった。
本発明の目的は上述した問題点を解決し、１水平査周期
以上にわたって順次書き込み、あるいは読み出しを高速
動作で行うアドレス多重形ダイナミックメモリを提供す
ることにある。
以上にわたって順次書き込み、あるいは読み出しを高速
動作で行うアドレス多重形ダイナミックメモリを提供す
ることにある。
上記目的を達成するため、本発明のメモリでは、行アド
レスレジスタ、列アドレスレジスタの少なくとも一部に
ついて、その内容が外部からの指定なしに自動的に更新
できる機能を備え１列アドレスの全動作終了時に行アド
レスの内容を自動更新する回路を設けたことを特徴とす
る。
レスレジスタ、列アドレスレジスタの少なくとも一部に
ついて、その内容が外部からの指定なしに自動的に更新
できる機能を備え１列アドレスの全動作終了時に行アド
レスの内容を自動更新する回路を設けたことを特徴とす
る。
以下、本発明の一実施例を第３図、第４図により説明す
る。第３図は本発明によるメモリ回路の一実施例の構成
を示すもので、同図において、メモリセルは２５６Ｘ５
１２の２群に分けられており、アドレス端子８に入力さ
れた行アドレスＲ１のうち８ビツトを行アドレスデコー
ダ９に取込み、２５６行のいずれかを指定する。残る１
ビツトの行アドレスレジスタ１０に記憶され、２群のメ
モリのいずれかの群を区別するのに利用される。行アド
レスデコーダ９により指定されたメモリセル１２．１３
の２行の記憶内容はレジスタ１４゜１５に読出される。
る。第３図は本発明によるメモリ回路の一実施例の構成
を示すもので、同図において、メモリセルは２５６Ｘ５
１２の２群に分けられており、アドレス端子８に入力さ
れた行アドレスＲ１のうち８ビツトを行アドレスデコー
ダ９に取込み、２５６行のいずれかを指定する。残る１
ビツトの行アドレスレジスタ１０に記憶され、２群のメ
モリのいずれかの群を区別するのに利用される。行アド
レスデコーダ９により指定されたメモリセル１２．１３
の２行の記憶内容はレジスタ１４゜１５に読出される。
次時刻にアドレス端子８に入力された列アドレスＣ，は
列アドレスデコーダ１１に取込まれ、レジスタ１．４．
１５の所定の第ｎ列のデータがバッファ１６に転送され
、行アドレスレジスタ１０の内容によりいずれかが指定
されて出力端子７に出力される。書込動作の場合には、
入力端子６に入力されたデータにより、行アドレスレジ
スタ１０の制御のもと、所定群のレジスタ１４あるいは
１５の所定列のデータが更新される。次時゛刻には列ア
ドレスＣｎ＋１がアドレス端子８に入力され、第（ｎ＋
１）列に対するデータの入出力の動作が行なわれる。こ
うして、最終列（第５１１列）のアドレスＣ６ｔ ｌが
アドレス端子８に入力されると、列アドレスデコーダ１
１から信号線■によりメモリ群を指定する行アドレスレ
ジスタ１０を更新する信号を出力し、次列アドレスＣ８
がアドレス入力端子８に入力されると共に行アドレスレ
ジスタ１０の内容を反転させる。これにより、第ｍ行か
ら第（ｍ＋１）行へのメモリ入出力動作の移行が外部か
らの新たな指示信号なしに実現できる。第（ｍ＋１）行
第Ｃ８列のデータ入出力は列アドレスＣ６の入力及びバ
ッファ１６内の行アドレスレジスタ１０による切換制御
のみで実施でき、通常の高速動作と同じ時間で実現でき
る。その結果、本実施例の場合は２行分のデータ（１０
２４ビツト）が連続して高速動作で読み書き出来る。
列アドレスデコーダ１１に取込まれ、レジスタ１．４．
１５の所定の第ｎ列のデータがバッファ１６に転送され
、行アドレスレジスタ１０の内容によりいずれかが指定
されて出力端子７に出力される。書込動作の場合には、
入力端子６に入力されたデータにより、行アドレスレジ
スタ１０の制御のもと、所定群のレジスタ１４あるいは
１５の所定列のデータが更新される。次時゛刻には列ア
ドレスＣｎ＋１がアドレス端子８に入力され、第（ｎ＋
１）列に対するデータの入出力の動作が行なわれる。こ
うして、最終列（第５１１列）のアドレスＣ６ｔ ｌが
アドレス端子８に入力されると、列アドレスデコーダ１
１から信号線■によりメモリ群を指定する行アドレスレ
ジスタ１０を更新する信号を出力し、次列アドレスＣ８
がアドレス入力端子８に入力されると共に行アドレスレ
ジスタ１０の内容を反転させる。これにより、第ｍ行か
ら第（ｍ＋１）行へのメモリ入出力動作の移行が外部か
らの新たな指示信号なしに実現できる。第（ｍ＋１）行
第Ｃ８列のデータ入出力は列アドレスＣ６の入力及びバ
ッファ１６内の行アドレスレジスタ１０による切換制御
のみで実施でき、通常の高速動作と同じ時間で実現でき
る。その結果、本実施例の場合は２行分のデータ（１０
２４ビツト）が連続して高速動作で読み書き出来る。
なお、上述した実施例では、最大列アドレスＣ５１、が
入力されたことにより、行アドレス更新信号Ｏを発生さ
せるようにしているが、本発明はこれに限定されるもの
ではない。例えば列アドレスを列アドレスデコーダ１１
に取り込む列アドレスストローブ信号が入力されている
場合には、そのストローブ信号の到来数を計数して、所
定数になったら行アドレス更新信号■を出力することも
可能である。また、列アドレスストローブ信号がなく、
アドレス入力により直接列デコーダが動作するスタティ
ック形構成の場合には、アドレスの変化点を検出し、そ
の変化点の到来数を計数し、所定数になったら行アドレ
ス更新信号■を出力することも可能である。
入力されたことにより、行アドレス更新信号Ｏを発生さ
せるようにしているが、本発明はこれに限定されるもの
ではない。例えば列アドレスを列アドレスデコーダ１１
に取り込む列アドレスストローブ信号が入力されている
場合には、そのストローブ信号の到来数を計数して、所
定数になったら行アドレス更新信号■を出力することも
可能である。また、列アドレスストローブ信号がなく、
アドレス入力により直接列デコーダが動作するスタティ
ック形構成の場合には、アドレスの変化点を検出し、そ
の変化点の到来数を計数し、所定数になったら行アドレ
ス更新信号■を出力することも可能である。
第３図実施例では５１２Ｘ５１２のメモリを２５６Ｘ５
１２のメモリセル２群で構成しているが、２５６Ｘ２５
６セルの４群あるいはさらに他の構成にしても実現可能
である。４群構成の場合には、行レジスタ１０は２ビツ
トで構成され、行アドレス更新信号■によりその内容が
例えばＯ→ｌ→２→３の如くに計数され更新される。
１２のメモリセル２群で構成しているが、２５６Ｘ２５
６セルの４群あるいはさらに他の構成にしても実現可能
である。４群構成の場合には、行レジスタ１０は２ビツ
トで構成され、行アドレス更新信号■によりその内容が
例えばＯ→ｌ→２→３の如くに計数され更新される。
本発明によれば、複数行にわたって高速動作を中断する
ことなくメモリを動作させることができるので、テレビ
ジョン信号のような高速データを信号固有のブロック（
例えば水平走査周期）単位に入力でき、画像メモリを安
価に構成できる等の効果がある。
ことなくメモリを動作させることができるので、テレビ
ジョン信号のような高速データを信号固有のブロック（
例えば水平走査周期）単位に入力でき、画像メモリを安
価に構成できる等の効果がある。
第１図は従来のメモリの構成図、第２図はそのタイムチ
ャート、第３図は本発明によるメモリ回路の１実施例の
構成図、第４図はそのタイムチャートを示す。 １．９・・・行アドレスデコーダ、２，１１・・・列ア
ドレスデコーダ、３，１２．１３・・・メモリセル、４
゜１４．１５・・・レジスタ、５，１６・・・バッファ
、６・・・データ入力端子、７・・・データ出力端子、
８・・・ア第 １ 図 ￥ｉ ２ 図 ｔ”ｔ） で二品 １・−７′
ャート、第３図は本発明によるメモリ回路の１実施例の
構成図、第４図はそのタイムチャートを示す。 １．９・・・行アドレスデコーダ、２，１１・・・列ア
ドレスデコーダ、３，１２．１３・・・メモリセル、４
゜１４．１５・・・レジスタ、５，１６・・・バッファ
、６・・・データ入力端子、７・・・データ出力端子、
８・・・ア第 １ 図 ￥ｉ ２ 図 ｔ”ｔ） で二品 １・−７′
Claims (1)
- １、アドレスデータが第１及び第２の２群に分割され、
第１のアドレスデータを与えることにより複数のメモリ
セルから成る第１のメモリセル群にアクセスでき、第２
のアドレスを与えることにより該第１のメモリセル群内
のメモレセルに対し高速にアクセスできるメモリにおい
て、第２のアドレスがあらかじめ定められた所定アドレ
スになったとき第１のアドレスの内容を更新する回路を
有して成ることを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067643A JPS60211690A (ja) | 1984-04-06 | 1984-04-06 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067643A JPS60211690A (ja) | 1984-04-06 | 1984-04-06 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60211690A true JPS60211690A (ja) | 1985-10-24 |
Family
ID=13350890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067643A Pending JPS60211690A (ja) | 1984-04-06 | 1984-04-06 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211690A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222340A (ja) * | 1986-03-25 | 1987-09-30 | Toshiba Corp | デユアル・ポ−ト・メモリ |
| JPS634493A (ja) * | 1986-06-24 | 1988-01-09 | Mitsubishi Electric Corp | デユアルポ−トメモリ |
| JPH0261893A (ja) * | 1988-08-25 | 1990-03-01 | Toshiba Corp | ダイナミック型半導体メモリ |
| JPH04153980A (ja) * | 1990-10-16 | 1992-05-27 | Sanyo Electric Co Ltd | ダイナミックｒａｍ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361234A (en) * | 1976-11-12 | 1978-06-01 | Matsushita Electric Ind Co Ltd | Memory unit |
| JPS58224497A (ja) * | 1982-06-22 | 1983-12-26 | Nec Corp | 記憶装置 |
-
1984
- 1984-04-06 JP JP59067643A patent/JPS60211690A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361234A (en) * | 1976-11-12 | 1978-06-01 | Matsushita Electric Ind Co Ltd | Memory unit |
| JPS58224497A (ja) * | 1982-06-22 | 1983-12-26 | Nec Corp | 記憶装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222340A (ja) * | 1986-03-25 | 1987-09-30 | Toshiba Corp | デユアル・ポ−ト・メモリ |
| JPH0568795B2 (ja) * | 1986-03-25 | 1993-09-29 | Tokyo Shibaura Electric Co | |
| JPS634493A (ja) * | 1986-06-24 | 1988-01-09 | Mitsubishi Electric Corp | デユアルポ−トメモリ |
| JPH0261893A (ja) * | 1988-08-25 | 1990-03-01 | Toshiba Corp | ダイナミック型半導体メモリ |
| JPH04153980A (ja) * | 1990-10-16 | 1992-05-27 | Sanyo Electric Co Ltd | ダイナミックｒａｍ |
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