KR910002202B1

KR910002202B1 - 바운더리-프리 반도체 메모리 장치

Info

Publication number: KR910002202B1
Application number: KR1019870014361A
Authority: KR
Inventors: 준지 오가와
Original assignee: 후지쓰 가부시끼가이샤; 야마모도 다꾸마
Priority date: 1986-12-16
Filing date: 1987-12-15
Publication date: 1991-04-06
Also published as: EP0272980A3; KR880008323A; US4811297A; EP0272980A2

Abstract

내용 없음.

Description

바운더리-프리 반도체 메모리 장치

제1,2 및 3도는 종래의 반도체 장치를 설명하는 회로도.

제4도는 본 발명에 따른 비트

(map) 구조를 설명한도.

제5a도 내지 제5c도는 바운더리-프리(boundary-free) 칩들을 설명한도.

제6도는 바운더리-프리 반도체 장치의 첫번째 실시예를 설명한 회로도.

제7도는 제6도의 장치에 대한 상세한 회로도.

제8도는 본 발명에 따른 비트

을 메모리 셀 블록들에 할당하는 것을 보인도.

제9도는 제7도의 셀 블록의 상세한 회로도.

제10도는 제9도의 부분 상세 회로도.

제11도는 제9도의 셀렉터의 상세 회로도.

제12도는 제12도의 로우측 스윗치(컬럼측 스윗치)의 상세 회로도.

제13도는 로우 바운더리-프리 칩을 설명한도.

제14도는 제7도의 액세스한 셀 블록들의 데이타를 보인도.

제15도는 제7의 버스 배열 회로의 회로도.

제16도는 제15도의 부분 회로도.

제17a도 내지 제17c도는 포인팅 비트의 위치를 설명한도.

제16도는 제15도의 부분 회로도.

제17a도 내지 제17c도는 포인팅 비트의 위치를 설명한도.

제18a도 및 제18b도는 제7도에 삽입한 내부 어드레스 연산회로의 회로도.

제19도는 직렬 액세스 모드에 대한 종래의 비트

구성을 설명한도.

제20도는 본 발명에 따른 직렬 액세스 모드에 대한 비트

구성을 설명한도.

제21도는 본 발명에 따른 바운더리-프리 반도체 장치의 두번째 실시예를 설명한 회로도.

제22도는 제21도의 장치의 상세한 회로도.

제23도는 제22도의 메모리 셀 블록 및 쉬프트 레지스터의 상세한 회로도.

제24a도 및 제24b도는 제23도의 쉬프트 레지스터의 예들의 회로도.

제25a도 내지 제25c도는 제24a도의 회로 동작을 보인 타이밍도.

제26a도 내지 제26e도는 제23도의 밧치(batch) 병렬 처리 동작을 보인 타이밍도.

제27도는 제22도의 멀티플렉서의 상세한 회로도.

제28도는 제22도의 버스 배열 회로의 상세한 회로도.

제29도는 제20도의 수정도.

제30도는 비디오 픽처 처리를 설명한도.

제31도는 본 발명에 따른 바운더리-프리 반도체 메모리 장치의 세번째 실시예를 설명한 회로도.

본 발명은 비디오 데이타 처리 등의 멀티-차원 데이타를 처리하는데 사용하기 적합한 바운더리-프리 반도체 메모리 장치에 관한 것이다.

비디오 데이타 처리 등에서, 비디오 메모리 장치를 비디오 데이타를 저장하는데 사용한다. 그러한 장치는 종종 그래픽 디스플레이 등에서 표시된 픽처와 연관하여 비디오 데이타를 저장한다. 그런 장치에 저장된 인접 어드레스들 사이에 있는 비디오 데이타에 대하여, 압축처리, 차처리 다듬처리 등의 먼지제거 처리 또는 데이타 처리를 종종 행한다. 그러한 처리들에 있어서 바람직한 메모리 셀 액세스에 덧붙여 소망의 메모리셀의 주변에서 메모리 셀들의 데이타를 액세스할 필요가 있다. 따라서, 비디오 메모리 등에서 소망스러운 메모리 셀의 주변에서 메모리 셀들에 즉시 액세스 하는 것을 요구할 뿐만 아니라 본질적으로 메모리 셀을 요구한다.

또한, 상기 언급한 요건은 매트릭스 연산 등의 모든 워어드 유니트를 액세스 하기 위한 처리, 즉 3차원 데이타 처리 뿐만 아니라 모든 메모리 셀 유니트를 액세스하기 위한 처리에 들어 맞게 된다. 인접 어드레스들의 저장된 데이타를 즉시 읽기위한 기능이 있다면, 이들 처리의 효율이 개선된다.

소망의 메모리 셀들의 주변에 있는 메모리 셀들 뿐만 아니라 메모리 셀 그자체도 액세스 할 수 있는 반도체 메모리 장치가 잘 알려져 있다(심사하지 않은 일본 특허공보(고까이) 번호 56-180324에서). 그러나 이 장치에서 어드레스 바운더리가 있고, 이것은 후에 상세히 설명될 것이다.

또한 어드레스 바운더리가 없는(일본 특허공개 공보(고까이) 번호 59-180324에서) 어드레스 바운더리-프리 반도체 메모리 장치가 잘 알려져 있다. 그러나 이 장치에서 동일 워어드 라인에 인접한 컬럼들만을 읽을 수 있다. 비디오 처리에서 2-차원 확산의 데이타를 종종 요구한다. 이 경우에 복잡한 동작이 요구되고, 이것 또한 후에 상세히 설명될 것이다.

어드레스 바운더리-프리 반도체 메모리 장치가 더 알려져 있는데, 이 장치에서 액세스한 메모리에 인접한 워어드 라인들에 연결되어 있는 메모리 셀들이 동시에 병렬로 액세스 된다(일본 특허공개 공보(고까이) 번호 61-58058). 그러나 이 장치에서 비트들의 액세스한 그룹의 범위를 넓히는 것이 상당히 어렵다. 또한, 이 장치는 집적화 및 용량에 단점이 있고, 이 또한 후에 상세히 설명될 것이다.

따라서, 액세스한 비트 그룹의 축소 및 확장을 쉽게 해주는 바운더리-프리 반도체 메모리 장치를 제공하는 것이 본 발명의 목적이며, 장치의 고용량 및 고집적화의 감소는 없다.

임의의 인접 n-로우 비트 그룹을 직렬 액세스 모드에서 액세스 할 수 있는 바운더리-프리 반도체 장치를 제공하는 것이 본 발명의 다른 목적이다.

본 발명에 의하면, 메모리 셀들을 메모리 셀 블록들의 n로우들 ×m컬럼들로 나눈다. 동일 로우 선택수단의 n번호를 메모리 셀 블록들의 각 로우에 공통적으로 부여하고, 동일 컬럼 선택수단의 m번호를 메모리 셀 블록들의 각 컬럼에 공통적으로 부여한다. 또한, 첫번째 스윗치 수단은 로우 어드레스 Al_R또는 상기 로우 어드레스 다음에 있는 로우 어드레스 Al_R+1을 로우 선택수단에 주고, 두번째 스윗치 수단은 컬럼 어드레스

또는 상기 컬럼 어드레스 다음에 있는 컬럼 어드레스

을 컬럼 선택수단에 준다. 또한, 배열수단은 로우 선택수단 및 컬럼 선택수단에 의하여 선택되는 메모리 셀 블록들 각각의 n×m 셀들을 재배열한다. 그리하여, 비트들의 소망의 직각 그룹을 액세스 할 수 있다.

은 외부로부터 공급되는 하부(log₂n)비트들에 대하여서는 따로 하여 로우 어드레스의 모든 비트들 k의 상부(k-log₂n) 비트들에 의하여 형성되는 십진 어드레스의 벡터 표시이며,

는 외부로부터 공급되는 하부(log₂m) 비트들에 대하여서는 따로하여 로우 어드레스의 모든 비트들의 상부(k-log₂m) 비트들에 의하여 형성되는 십진 어드레스의 벡터 표시이다.

본 발명에서, 로우 선택수단(로우 디코우더들) 및 컬럼 선택수단(컬럼 디코우더들)은 잘 알려진 회로기술에 의하여 구성된다. 또한 n×m 셀들을 배열할때, 배열수단은 n'×m' 비트들 그룹 부분을 무시함으로써 그들을 액세스 할 수 있게 한다. 즉, 비트 그룹의 축소 및 확장을 가능하게 한다.

또한, 본 발명에서, 메모리 셀들은 n-로우 메모리 셀 블록들로 나누고, n직렬 전송수단은 메모리 셀 블록들의 각각의 로우 방향으로 병렬로 갖추어져 있다. 또한, 동일형의 n-로우 선택수단을 메모리 셀 블록들의 각 로우에 마련하고, 스윗칭 수단은 로우 어드레스

또는 상기 로우 어드레스 다음에 있는 로우어드레스

을 로우 선택수단의 각각에 부여한다. 직렬 액세스 모드에서, 밧치(batch) 전송수단은 로우 선택수단의 각각에 의하여 액세스 되는 메모리 셀 블록들의 각각의 한 로우를 관련 직렬 전송수단에 연결하고, 배열수단을 재배열하고 직렬 전송수단을 n직렬 입력/출력 단자에 연결하여서 임의의 n로우 그룹 비트들을 액세스 할 수 있다. 즉, 직렬 액세스 모드에서 로직 비트

평면의 임의의 위치에 인접한 네개의 로우 등의 n로우들은 배열수단에 의하여 인접 로우 데이타의 순차로 액세스 된다.

첨부된 도면에 의거하여 관련 기술을 하기에 설명하는 것으로부터 본 발명을 좀더 쉽게 이해할 것이다.

우선, 제1도 내지 제3도에 관련하여 종래의 반도체 메모리 장치들을 설명할 것이다.

종래의 반도체 메모리 장치를 설명한 제1도에서, 소망하는 메모리 셀의 주변에 있는 메모리 셀들 뿐만 아니라 메모리 셀 그 자체도 액세스 할 수 있지만 어드레스 바운더리가 있다(일본 특허공개 공보(고까이)번호 59-180324의 제2도에서). 즉, 메모리 셀 MC₀, MC₁, MC₂,·‥, MC₁₀, MC₁₁워어드 라인 WL₀, WL₁, WL₂,…와 비트라인 BL₀, BL₁, BL₂, BL₃, …와의 사이에 있다. 또한 전송 트랜지스터 Q₀, Q₁, Q₂, Q₃, …는 비트라인 BL₀, BL₁, BL₂, BL₃, …와 데이타 버스 DB₀, DB₁, DB₂, DB₃와의 사이에 있다. 더우기 컬럼 디코우더 CD₀는 트랜지스터 Q₀내지 Q₃을 공통적으로 제어하기 위해 있다.

제1도의 장치에서, WL₁등의 한 워어드 라인이 선택되고 컬럼 선택신호가 컬럼 디코우더 CD₀로부터 트랜지스터 Q₀, Q₁, Q₂, Q₃에 입력될때, 워어드 라인 WL₁에 연결된 4개의 메모리 셀 MC, MC₁, MC₁₁, MC₂₁및 MC₃₁은 액세스되고, 예를 들면 그의 데이타를 동시에 읽게 할 수 있다. 즉, 제1도의 장치에서 병렬 리이드(read)가 가능한데, 즉 4비트 데이타는 한 어드레스를 지시함으로써 읽어질 수 있다.

그러나 제1도에서 벙렬 리이드 동작을 비트라인들의 소정의 그룹에 연결된 메모리 셀들에 제한하고, 다른 그룹들에 속하는 비트라인들에 연결된 메모리 셀들을 동시에 읽는 것은 불가능하다. 결과적으로 MC₃₁등의 소망하는 메모리 셀이 데이타 그룹의 가장자리에 위치되어 있다면, 소망의 메모리 셀 양측에 있는 메모리 셀들을 읽는 것은 불가능하다. 즉 어드레스 바운더리가 있다.

이런 목적으로 어드레스 바운더리가 없는 반도체 메모리 장치, 즉 어드레스 바운더리-프리 반도체 메모리 장치(일본 특허공개 공보(고까이) 번호 59-180324 및 61-58058에서)를 이미 제안하여 왔었다. 그러한 반도체 장치를 제2도 및 제3도에 의거하여 설명할 것이다.

종래의 바운더리-프리 반도체 메모리 장치(일본 특허공개 공보(고까이) 번호 59-180324에서)의 블록 회로도인 제2도에서는 워어드 라인 WL₀, WL₁, WL₂, …와, 비트라인 BL₀, BL₁, BL₂와, 메모리 셀 MC₀, MC₁, MC₂, …, MC₁₀, MC₁₁, MC₁₂, …와, 3개의 데이타 버스 DB-1, DB₀, DB+1와, 컬럼 디코우더 CD₀, CD₁, CD₂, …와, 전송 트랜지스터 Q₀, Q₁, Q₂, Q₁₀, Q₁₁, Q₁₂, …가 있다. 전송 트랜지스터 Q₀, Q₁, Q₂는 비트라인 BL₀와 데이타 버스 DB-1, DB₀, DB+1와 사이에 연결되어 있고 전송 트랜지스터 Q₁₀, Q₁₁, Q₁₂는 비트라인 BL₁과 데이타 버스 DB-1, DB₀, DB+1에 연결되어 있다. 이것은 다른 전송 트랜지스터에 대해서도 마찬가지다. 또한, 컬럼 디코우더 CD₀, CD₁, CD₂, …은 한 비트라인과 데이타 버스 DB₀와의 사이에 연결되어 있는 전송 트랜지스터의 게이트에 연결되어 있고 인접 비트라인들과 데이타 버스 DB-1 및 DB+1과의 사이에 연결되어 있는 전송 트랜지스터의 게이트들에 연결되어 있다.

예를 들면, 컬럼 디코우더 CD₁은 비트라인 BL₁과 데이타 버스 DB₀와의 사이에 연결되어 있는 전송 트랜지스터 Q₁₁의 게이트에, 비트라인 BL₀와 데이타 버스 DB-1과의 사이에 연결되어 있는 전송 트랜지스터 Q₀의 게이트에, 비트라인 BL₂와 데이타 버스 DB+1와의 사이에 연결되어 있는 전송 트랜지스터 Q₂₂의 게이트에 연결되어 있다. 메모리 셀 MC₀, MC₁, …의 각각은 캐패시터를 관련 비트라인에 연결하기 위한 캐패시터 및 전송 트랜지스터로 이루어진 한-트랜지스터, 한-캐패시터형이고, 전송 트랜지스터가 관련 워어드 라인에 있어서의 전위에 의하여 제어된다는 것에 유의하자.

제2도의 장치에서, WL₁등의 워어드 라인이 그의 전위를 증가하도록 선택될때, 메모리 셀 MC₁, MC₁₁, MC₂₁, MC₃₁, …의 캐패시터를 관련 비트라인 BL₀, BL₁, BL₂, BL₃, …에 연결한다. 또한, 메모리 셀 MC₁₁이 어드레스에 의하여 지시되는 한 메모리 셀이라면, 전송 트랜지스터 Q₀및 Q₂₂뿐만 아니라 트랜지스터 Q₂₂는 컬럼 디코우더 CD₁로부터 오는 컬럼 선택신호에 의하여 ON으로 된다. 결과적으로, 리이드 모드에서 메모리 셀 MC₁₁의 데이타는 비트라인 BL₁, 전송 트랜지스터 Q₁₁및 데이타 버스 DB₀을 거쳐 출력된다. 또한, 메모리 셀 MC₁₁에 인접한 메모리 셀 MC₁및 MC₂₁의 데이타는 비트라인 BL₀및 BL₂, 전송 트랜지스터 Q₀및 Q₂₂, 데이타 버스 DB-1 및 DB+1을 거쳐 출력된다. 따라서 메모리 셀 MC₁₁이 어드레스에 의하여 지시될때, 메모리 셀 MC₁₁에 인접한 메모리 셀 MC₁및 MC₂₁은 동시에 액세스 될 수 있고, 예를 들면 읽어낼 수 있다.

그러나 제2도의 장치에서, 동일 워어드 라인에 인접한 컬럼들만을 읽을 수 있다. 비디오 처리에서, 2-차원 영역의 데이타를 종종 요구한다. 예를 들면 메모리 셀 MC₁₁의 중심에서의 3로우×3컬럼 영역(MC₀, MC₁₀, MC₂₀), (MC₁, MC₁₁, MC₂₁), (MC₂, MC₁₂, MC₂₂)이 동시에 요구될때, 세 선택동작, 즉 워어드 라인 WL₁및 컬럼 디코우더 CD₁의 선택, 워어드 라인 WL₁및 컬럼 디코우터 CD₁의 선택, 워어드 라인 WL₂및 컬럼 디코우더 CD₁의 선택을 행해야 하고, 이것은 메모리 액세스를 복잡하게 하고, 액세스 타임을 충분하게 줄일 수 없다.

종래의 바운더리-프리 반도체 메모리 장치를 설명한 제3도에서, 액세스한 메모리 셀에 인접한 워어드라인들에 연결된 메모리 셀들은 동시에 병렬로 액세스 된다. 제3도에서, 전체 칩을 네개의 블록 1,2,3 및 4로 나눈다. 참조번호 6은 데이타 버스 선택회로이고, 참조번호 7은 데이타 버스이다. 블록 1은 전송 트랜지스터가 제2도와 동일한 방법으로 연결되어 있는 비트라인 선택회로 12와, 비트라인 BL₀내지 BL₄와 워어드 라인 WL₀, WL₄, WL₈과의 사이에 연결되어 있는 MC₀내지 MC₄₀, MC₄내지 MC₄₄, MC₈내지 MC₄₈에 의하여 형성되는 셀 블록 11과, 로우 디코우더 회로 13, 그의 가산회로 14로 이루어져 있다. 이것은 블록 2, 3 및 4에 대하여 블록 2,3에서 가산회로 14가 없고 제4도에서 가산회로 대신에 감산회로가 있다는 것을 제외하고는 마찬가지이다. 또한, 컬럼 디코우더 51 및 52는 블록 1 및 2, 블록 3 및 4에 각각 연결되어있다. 블록 1,2,3 및 4의 비트라인 선택회로 12, 22, 32 및 42는 데이타 버스 71 내지 74를 거쳐 데이타 버스선택회로 6에 연결된다.

여기에서 랜덤 액세스 동작을 생각할 것이다. 블록 1, 2, 3 및 4는 로우 어드레스 신호 A₂내지 A₈을 수신함으로써 병렬로 동작하고, 블록은 로우 어드레스 신호들의 하부 2비트 A₀및 A₁으로 데이타 버스 선택회로 6에 의하여 결정된다. 따라서, 로우 어드레스 신호 A₀내지 A₈은 0부터 세어나갈때, 워어드 라인 WL₀, WL₁, …, WL_n은 연속적으로 선택된다. 이 경우에, 셀 블록 11에서 이 순차적으로 워어드 라인 WL₀, WL₄, WL₈, …을 선택하고 셀 블록 21에서 워어드 라인 WL₁, WL₅, WL₉, …은 이 순차로 선택되며, 셀 블록 31에서 워어드 라인 WL₂, WL₆, WL₁₀, …은 이 순차로 선택되고 셀 블록 41에서 워어드 라인 WL₃, WL₇, WL₁₁은이 순차로 선택된다. 어드레스 순차를 고려하여, 4는 각 블록내에서 분리되고 여러가지 인접 블록에 속하는 WL₀및 WL₁, WL₁및 WL₂등의 워어드 라인들에 인접한다. 또한, 각 블록내에 인접 로우 어드레스에 의하여 지시되는 워어드 라인이 선택되고 동시에 동작된다. 따라서, 선택한 워어드 라인의 메모리 셀들에 대한 데이타 출력을 각 블록상에서 행할때 인접 로우 어드레스의 메모리 셀들을 병렬로 액세스 할 수 있다. 그러나 랜덤 액세스로 중심 로우 어드레스가 엔드 블록 1 또는 4의 워어드 라인을 지시할때 이 어드레스 또는 그 다음의 어드레스 바로 이전에 있는 로우 어드레스에 상응하는 워어드 라인은 비-선택 상태에 있는다. 즉, 블록들에 대한 액세스가 병렬로 행하여 질때라도 로우 어드레스에 따라서 명시된 어드레스에 관련있는 워어드 라인들의 데이타를 액세스 하는 것이 불가능하다. 따라서, 인접 워어드 라인들에 메모리 셀들을 동시에 액세스 하기 위한 모드에서 엔드 블록들에 대한 워어드 라인들의 선택 순차 순환시키는 기술이 도입된다.

제3도에서 메모리 셀들은 256K 비트들이고, 9-비트 어드레스 신호 A₀내지 A₈(A₀는 최소의미 비트(LSB)이고, A₈은 최대의미 비트(MSB)이다.)는 상기 언급한 메모리 셀의 어드레스를 지시하는 디코우더회로 13, 23, 33, 43에 연결되어 있다. 비트 A₂내지 A₈만이 디코우더 회로 23 및 33에 연결되어 있고 가산회로 14에 의하며 처리되는 비트 A'₂내지 A'₈을 디코우더 회로 13에 입력하고 감산회로 44에 의하여 처리되는 비트 A"₂내지 A"₈을 디코우더 회로 44에 입력한다. 또한, 비트 A₀및 A₁은 데이타 버스 선택회로 6에 입력한다.

제3도의 장치에서, 가산회로 및 감산회로는 로우측에 있고 특수 디코우더들은 컬럼측에 있어서 3로우×3컬럼 비트 그룹을 형성하지만, 이 비트 그룹을 4로우×4컬럼 또는 5로우×5컬럼 비트 그룹으로 확장시키는것은 대단히 어렵다. 또한 컬럼 디코우더들이 비트 라인들의 피치, 즉 트랜지스터의 최소 차원의 피치에 위치되어 있어야 해서 비트라인 방향에 컬럼 디코우더들의 길이는 증가하여서 그의 대용량 및 고집적화를 감소시킨다. 또한, 컬럼 디코우더들이 비트 라인들의 피치에 위치되어 있기 때문에 비트라인들 및 세 전송 트랜지스터를 연결하는 연결수단이 비트라인들의 피치에 위치되어 있어서 메모리 셀 어레이의 고집적화를 떨어 뜨리지 않고 멀티보오드 연결 기술을 요구하며 이것은 고용량 및 고집적화 장치에 있어서는 단점이 된다.

바운더리-프리 칩을 제4도에 관련하여 설명한다. 제4도에서, 1M비트 메모리 셀 어레이 MCA의 비트

구조를 보인 것이다. 즉, 1024 메모리 셀을 X-방향을 따라 배열했고 1024 메모리 셀을 Y-방향을 따라 배열했다. 이 경우에 한 로우는 10비트 로우 어드레스 RA₀내지 RA₉에 의하여 선택되고 한 컬럼이 선택된다. 여기에서 4×4비트의 직각 비트 그룹을 동시에 액세스 한다는 것을 고려하자. 이 경우에 비트

상에 포인팅 비트 PB를 지시하고, 액세스 할때 주변 비트(두꺼운 라인으로 둘러싸여 있는)를 또한 액세스 한다. 비트

상에 포인팅 비트 PB을 지시할 수 있는 어느 비트에서, 칩내에 바운더리는 없다. 이것은 이 칩이 바운더리-프리 메모리 장치인 것을 의미한다.

또한, 포인팅 비트 PB가 칩의 바운더리에 접근할때에 칩 바운더리가 있다. 그런 칩 바운더리를 제거하기 위하여 바운더리는 사이클 된다. 예를 들면, 제5도에서 설명한 바와 같이, 액세스한 비트 그룹의 바운더리가 칩의 로우 바운더리를 과잉할때 작은 로우 어드레스의 영역에 동시에 액세스한다. 또한 제5b도에서 설명한 바와 같이, 액세스한 비트 그룹의 바운더리가 칩의 컬럼 바운더리를 과잉할때 작은 컬럼 어드레스들에 동시에 액세스 한다. 또한, 제5c도에서 설명한 바와 같이 액세스한 비트 그룹의 바운더리가 로우 바운더리 및 컬럼 바운더리 모두를 과잉할때, 작은 로우 어드레스들의 영역 및 작은 컬럼 어드레스들의 영역에 동시에 액세스 한다. 그리하여 칩 바운더리-프리 반도체 장치를 얻는다.

본 발명은 칩내에서 어드레스 바운더리로부터 프리하고 칩 바운더리로부터 프리한 반도체 메모리 장치에 관한 것이다.

바운더리-프리 반도체 메모리 장치의 첫번째 실시예를 설명한 제6도에서, 메모리 셀들을 메모리 셀 블록들의 n로우×m컬럼 B₀, B₁, …, B₀,_n-1; B₁₀, B₁₁, …, B₁,_m-1; … ; B_n-1, 0, B_n-1, 1, …, B_n-1,_m-1로 나눈다. 동일 로우 선택회로 RD₀, RD₁, …, RD_n-1의 n수는 메모리 셀 블록들의 각 로우에 공통적으로 있고, 동일 컬럼 선택수단 CD₀, CD₁, …, CD_m-1의 m수는 메모리 셀 블록들의 각 컬럼에 공통적으로 있다. 또한, 첫번째 스윗치 회로 RSW는 로우 어드레스

또는 상기 어드레스 다음의 로우 어드레스

을 로우 선택회로들에 주고, 두번째 스윗치 회로 CSW는 컬럼 어드레스

또는 상기 컬럼 어드레스 다음의 컬럼 어드레스

을 컬럼 선택회로들에 준다. 또한, 배열회로 BAC₁은 로우 선택회로 RD₀, RD₁, …, RD_n-1및 컬럼 선택회로 CD₀, CD₁, …, CD_m-1에 의하여 선택되는 메모리 셀 블록들의 각각의 n×m 셀들을 재배열 하여서 소망의 직각 비트 그룹을 액세스할 수 있다.

제6도의 첫번째 실시예를 제7도에 의거하여 더 상세히 설명할 것이다. 제7도에서, 1M(10485 76)비트 메모리 셀들을 16셀 블록 B₀, B₁, …, B₃₃으로 나눈다. 즉, 셀 블록 B₀, B₁, B₃₃의 각각은 64K(6 55 36)비트이다. 여기에서, 제8도에 도시한 바와 같이 메모리 셀들의 비트

(제4도에서)을 블록들에 할당한다.

로우 디코우더 RD₀은 네개의 셀 블록 B₀, B₁, B₂및 B₃에 공통적으로 있고, 로우디코우더 RD₁은 네개의 셀 블록들 B₁₀, B₁₁, B₁₂및 B₁₃에 공통적으로 있으며, 로우 디코우더 RD₂는 네개의 셀 블록 B₂₀, B₂₁, B₂₁및 B₂₃에 공통적으로 있고, 로우 디코우더 RD₃는 네개의 셀 블록 B₃₀, B₃₁, B₃₂및 B₃₃에 공통적으로 있다. 이들 로우 디코우더 RD₀내지 RD₃는 동일 구조를 갖는다. 한편, 컬럼 디코우더 CD₀는 네개의 셀 블록 B₀, B₁₀, B₂₀, B₃₀에 공통적으로 있고 로우 디코우더 CD₁은 네개의 셀 블록 B₁, B₁₁, B₂₁및 B₃₁에 공통적으로 있으며, 로우 디코우더 RD₂는 네개의 셀 블록 B₂, B₁₂, B₂₂및 B₃₂에 공통적으로 있고 로우 디코우더 CD₃는 네개의 셀 블록 B₃, B₁₃, B₂₃및 B₃₃에 공통적으로 있다. 이들 컬럼 디코우더 CD₀내지 CD₃는 동일 구조이다.

10비트 로우 어드레스 신호 RA₀내지 RA₉중에서, 상부 8비트 RA₂내지 RA₉는 증가회로 INR에 의하여 +1(십진표시)씩 증가되어 결과적으로 두 어드레스, 즉 +0 어드레스(쓰로우 상태) 및 +1 어드레스(증가상태)를 로우측 스윗치 RSW₀내지 RSW₃에 공급한다. 로우측 스윗치 RSW₀내지 RSW₃는 10비트 로우 어드레스 신호들의 하부 2비트 RA₀및 RA₁에 따라서 +0 어드레스 및 +1 어드레스에 스윗치하고나서 로우디코우더 RD₀내지 RD₃에 공급한다. 한편, 10비트 컬럼 어드레스 신호 CA₀내지 CA₉중에서, 상부 8비트 CA₂내지 CA₉는 증가회로 INC에 의하여 +1(십진표시)씩 증가되어 결과적으로 두 어드레스, 즉 +0 어드레스(쓰로우 상태) 및 +1 어드레스(증가상태)를 컬럼측 스윗치 CSW₀내지 CSW₃에 공급한다. 컬럼측 스윗치 CSW₀내지 CSW₃은 10비트 로우 어드레스 신호의 하부 2비트 CA₀및 CA₁에 따라서 +0 어드레스 및 +1 어드레스를 스윗치한다. 그러나, 이 경우에 후에 설명할바, 셀 블록들의 각각에서 2비트 라인을 선택하기 때문에, 컬럼측 스윗치 CSW₀내지 CSW₃의 1비트라인을 셀렉터(선택기) S₀, S₁₀, S₂₀, S₃₀; … ; S₃₀, S₃₁, S₃₂, S₃₃에 전송한다.

16개의 셀렉터 S₀, S₁₀, S₂₀, S₃₀; … ; S₃₀, S₃₁, S₃₂, S₃₃는 블록 데이타 버스 BDB₁및 BDB₂에 의하여 버스 배열회로 BAC₁에 연결된다. 버스 BDB₁은 신호 BDB₀내지 BDB₃, BDB₁₀내지 BDB₁₃및 그들의 반전신호에 대한 16개의 라인을 포함하고, 버스 BDB₂는 신호 BDB₂₀내지 BDB₂₃, BDB₃₀내지 BDB₃₃및 그들의 반전신호에 대한 16개의 라인을 포함한다. 버스 배열회로 BAC₁는 하부비트 RA₀, RA₁, CA₀및 CA₁에 따라서 셀렉터 S₀내지 S₃₃과 입력/출력단자 IO₀내지 IO₁₅사이의 연결을 제어한다.

또한, 제어회로 CONT는 칩 인에이블

, 리이드/라이트 신호 R/W 등등에 따라서 여러가지 부분을 제어한다.

셀 블록 B_ij의 상세한 회로도인 제9도에서, 포개진 비트라인들을 사용한다. 즉 제10도에 설명한 바와 같이, 메모리 셀들이 각 센스 증폭기 SA의 한측상에 한쌍의 비트라인과 한쌍의 워어드 라인의 모든 다른 교점마다 있다. 제10도의 센스 증폭기 SA는 라인 PSA와 비트라인 BL₀및

와의 사이에 P-채널 트랜지스터들, 라인 NSA와 비트라인 BL₀과

와의 사이에 N-채널 트랜지스터들로 이루어졌고 라인 PSA와 NSA는 각각 하이와 로우로 될때 로우 디코우더 RD_i는 256 워어드 라인 WL_i, 0, WL_i, 1, …, WL_i, 255로부터 한 워어드를 선택하는 반면에 컬럼 디코우더 CD_j는 컬럼 선택신호 CD_j, 0, CD_j, 1, …, CD_j, 127로 두쌍의 비트라인 BL₀및

와 BL₁및

을 선택하고 그들을 블록내에 있는 데이타 버스 DB_ij, 0 및

, 0와 DB_ij, 1 및

, 1에 연결하고 또한 블록내에 있는 두쌍의 데이타 버스 DB_ij, 0 및

, 0 와 DB_ij, 1 및

, 1의 한쌍은 스윗치 S_ij에 의하여 선택되고 블록 데이타 버스 BDB_ij및

에 연결된다.

스윗치 S_ij는 두 데이타 버스 래치 L₀및 L₁와 두 셀렉터 SEL₀및 SEL₁로 이루어져 있다. 제11도에 설명한 바와 같이, 셀렉터의 각각은 인버터 I, AND 회로 G₁및 G₂, OR 회로 G₃으로 이루어져 있다. 즉, 컬럼 어드레스의 비트 CSW_j에 따라서 데이타 버스 래치 L₀및 L₁의 하나는 블록 데이타 버스 BDB_ij및

에 연결되어 있다.

제6도에 도시한 바와 같이 셀 블록 B_ij의 구조에 의하면 컬럼 디코우더들 CD_j의 각각이 128비트 구조이기 때문에, 이것은 컬럼 디코우더들을 줄이는데 도움이 되고 장치의 대용량 및 고집적화를 하는데 유익하다. 그러나 본 발명에서 그러한 셀 블록 구조는 일예뿐이다. 즉, 본 발명을 오픈 비트 라인형에 적용할 수 있다. 또한 컬럼 디코우더들 CD_j의 각각은 256쌍의 비트 라인으로부터 한 비트라인쌍을 직접 선택되게 구성되어 있다. 이 경우에 컬럼측 스윗치 CSW₀내지 CSW₃으로부터 모든 8비트 어드레스는 모든 관련 컬럼 디코우더들 CD_j에 공급되며, 스윗치 S_ij을 제거한다.

제7도에서, 제8도의 두꺼운 라인 프레임으로 지시한 바와 같이 4×4비트 그룹을 액세스할때, 좌측상단가장자리 포인트에 포인팅 비트가 위치하기 위하여 비트

의 X좌표는

(CA₉, A₈, … ,CA₀) = (0000000011)

이다. 또한 비트

의 Y좌표는

(RA₉, RA₈, …, RA₀) = (0000000001)

이다. 이들 좌표는 외부로부터 공급된다. 즉, 셀 블록들의 각각에 주어진 어드레스의 상부 16비트들(RA₉내지 RA₂, CA₉내지 CA₂)이 같다면, 제8도에서 두꺼운 라인 프레임으로 지시한 바운더리-프리 4×4비트 그룹은 논리평면에 있다. 이 시간에 포인팅 비트 PB의 좌표치보다 더 큰 X좌표치(컬럼)를 가진 네개의 비트와, 포인팅 비트 PB의 좌표치보다 더 큰 Y좌표치(로우)를 가진 네개의 비트를 항상 액세스 하기 위하여 로우 디코우더 RD₀내지 RD₃및 컬럼 디코우더 CD₀내지 CD₃로 입력하는 상부 16비트는 +0(쓰로우상태) 또는 +1(증가상태)의 경우들에 의하여 스윗치 된다. 그리하여 제8도에서 두꺼운 라인에 의하여 지시되는 어드레스 바운더리를 소거한다.

각 셀 블록 B_ij에서 +0(쓰로우) 및 +1(쓰로우)의 상기 언급한 스윗칭을 행해야 한다. 그러나, RD₀등의 한 로우 디코우더가 한 로우에 대해서 B₀, B₁, B₂, B₃등의 네개의 셀 블록에 공통적으로 있고 CD₀등의 한 컬럼 디코우더가 B₀, B₁₀, B₂₀, B₃₀등의 셀 블록에 공통적으로 있기 때문에, 여덟개의 스윗치, 즉 로우측 스윗치 RSW₀내지 RSW₃및 컬럼측 스윗치 CSW₀내지 CSW₃만이 있다.

제12도에 설명한 바와 같이, 스윗치 RSW₀내지 RSW₃(또는 CSW₀내지 CSW₃)의 각각은 로우 어드레스(또는 CA₀및 CA₁컬럼 어드레스)의 하부 2비트 RA₀및 RA₁을 디코우드 하기 위한 디코우더 DEC₁와 디코우더 DEC₁의 출력 SWT에 따라서 동작을 하는 8비트 셀렉터 SEL로 이루어져 있다. 여기에서, 디코우더 DEC₁은 각각의 스윗치에 의존하는 디코우딩 논리를 가지고 표 1로 지시한 바와 같은 논리 방정식을 만족하는 회로를 지닌다.

[표 1]

표 1에서 "+"는 "OR"을, "·"은 "AND"를 표시한다. 비트 그룹이 컬럼측의 폭과 로우측의 폭이 같기 때문에 로우측 스윗치의 논리 방정식은 컬럼측 스윗치의 논리 방정식과 같다. 그러나, 만약에 로우방향의 폭이 컬럼방향의 폭과 다르도록 비트 그룹이 2×8비트, 3×5비트로 이루어져 있다면 로우측 스윗치들의 방정식은 본질적으로 컬럼측 스윗치들의 방정식과 다르다.

제13도에 관련하여 표 1의 논리 방정식을 설명한다. 로우 어드레스 바운더리를 보이는 도인 제13도에서, 횡단 방향의 세개의 두꺼운 라인은 상부 8비트 RA₉내지 RA₂로 로우 바운더리들을 지시한다. 여기에서, 네개의 블록 B_0j, B_1j, B_2j, B_3j는 비트

평면의 Y좌표(로우)에서 2종류의 하부 2비트를 가진다. 4×4비트그룹을 액세스 하는 바와 같이, 네 종류의 경우에 I, II, III, IV가 있다. 경우 I에서, 비트 그룹들이 로우어드레스 바운더리를 교차하지 않기 때문에, 동일 외부 어드레스 RA₉내지 RA₂를 변하지 않고(쓰로우 상태) 셀 블록 B_0j, B_1j, B_2j, B_3j에 공급한다. 경우 II에서, 셀 블록 B_0j에 대해서만의 로우 어드레스가 +1씩 증가된다. 경우 III에서 셀 블록 B_0j및 B_1j에 대해서 로우 어드레스가 +1씩 증가된다. 경우 IV에서, 셀 블록 B_0j, B_1j, B_2j에 대해서 로우 어드레스가 +1씩 증가된다. 요약하면 표 2와 같다.

[표 2]

표 2는 포인팅 비트 위치를 지시하는 하부 2비트 RA₁및 RA₀에 의하여 논리 방정식으로 변환되어 표 1을 얻는다.

컬럼 어드레스 측에 대해서도 마찬가지라는 것에 유의하자.

그리하여 바운더리-프리 4×4비트 그룹을 액세스 할수있고, 예를들면 비트

으로부터 읽어질 수 있다. 그러나 데이타를 입력/출력단자 IO₀내지 IO₁₅에 전송할때, 이것은 비디오 데이타의 주변 처리가 단점이다. 예를들면, 제14a도에 설명한 바와 같이 블록에 상응하는 4×4비트 그룹이 배열하지 않고 읽을때, 제14b도에 설명한 바와 같이 포인팅 비트(Pb)와 비트

상에 다른 주변 비트들과의 관계는 논리 관계가 아니라 실제로, 제14c도에서 설명된 바와 같이 입력/출력단자의 배열을 원한다. 즉,

1) 입력/출력단자 IO₀에서 포인팅 비트 PB를 항상 액세스 한다.

2) X방향에서 포인팅 비트 PB를 연속적으로 증가시킴으로써 위치되는 네개의 비트는 입력/출력단자 IO₀, IO₁, IO₂, IO₃에서 연속적으로 액세스 한다.

3) 그 다음에 Y방향이 증가되고, X방향을 증가시킴으로써 위치되는 네개의 비트는 입력/출력단자 IO₄, IO₅, IO₆, IO₇에서 연속적으로 액세스한다.

포인팅 비트 PB의 어드레스에 상관없이 비트 맵으로부터 제14도에 설명한 바와같이 4×4비트 그룹을 항상 액세스 하기 위하여, 버스 배열회로 BAC₁이 있다. 제15도에 설명한 바와 같이, 버스 배열회로 BAC₁은 블록 데이타 버스

을 연결하기 위해서 동작되고 셀 블록 b_ij및 입력/출력단자 IO₀내지 IO₁₅중의 하나에 연결되어 있는 DMPX(실제로 16개의 디멀티플렉서)와, 디멀티플렉서회로 DMPX의 디멀티플렉서들을 제어하기 위한 디코우더 DEC₂로 이루어져 있다. 이 경우에, 디코우더 DEC₂는 로우 어드레스 및 컬럼 어드레스의 하부 4비트 RA₁, RA₀, CA₁, CA₀에 따라서 디멀티플렉서회로 DMPX를 제어한다. 디멀티플렉서회로 DMPX 내의 AND회로는 제16도에 설명한 바와 같이 보상 금속산화 반도체(CMOS)스윗치로 이루어져 있다. 그래서 버스 배열회로 BAC₁은 버스블록 B_ij를 표 3으로 지시한 바와 같이 입력/출력단자 IO_k에 연결한다.

[표 3]

표 3에서 숫자들은 입력/출력단자 IO의 번호를 말한다는 것에 유의하자. 예를들면, "14"는 IO₁₄를 의미한다.

상기 언급한 첫번째 실시예에서, 제17a도에 설명한 바와 같이, 포인팅 비트 PB는 비트 그룹의 좌측 상단 위치에 있지만 제17b도에 설명한 바와 같이 포인팅 비트 PB를 변화하는 것이 가능하다. 이 경우에, 제18도 및 18b도에 설명한 바와 같이 제7도의 내부 어드레스 연산부(즉, 증가회로 INR 및 INC)를 일반형태로 바꾼다. 예를 들면, 제18a도에서 두개의 10비트 가산기 AD₁및 AD₂를 외부 로우 어드레스 RA₀내지 RA₉에 대한 두 감산 동작을 수행하는데 사용하고, 각 가산기 R₀=-1(십진표시) 및 R₁=0(십진표시)에서 가산한다. 가산기 AD₁의 10비트 출력중에서, 상부 8비트를 +0 어드레스로서 사용하고, 하부 2비트를 로우 어드레스 RA₀및 RA₁으로 사용한다. 한편, 가산기 AD₂의 10비트 출력 중에서, 상부 8비트를 +1 어드레스로 사용하고 하부 2비트를 무시한다. 제18B도에 대해서도 마찬가지이다. 그리하여 제17B도에 설명한 바와 같이, 포인팅 비트 PB의 위치를 변화시킬 수 있다. 포인팅 비트 PB의 위치는 IR₀, IR₁, C₀, C₁의 치를 다른 치로 변화시킴으로써 4×4 페이스 내에 임의의 위치로 변화될수 있다. 또한, 포인팅 비트 PB의 위치는 레지스터 LA₁, LA₂, LA₃, LA₄에서 각각 IR₀, IR₁, C₀, C₁의 치를 설정함으로써 변화될 수 있다. 만약 포인팅 PB의 위치가 변하된다면, 확실히 버스배열회로 BAC₁이 또한 변화된다.

또한, 제17c도에 설명한 바와 같이, 버스 배열회로 BAC₁의 출력의 일부가 하이 임피이던스 상태에 있다면, 4×4비트 페이스의 바운더리-프리 액세스가 3×3비트 페이스의 바운더리-프리 액세스로 변환될수 있다. 즉, 동일 칩을 사용하여 다수의 페이스에 대한 바운더리-프리 액세스를 행하는 것이 쉽다.

그리하여 임의의 크기를 지닌 비트 그룹에 대한 액세스는 가능하고 또한 종래의 디코우더들을 사용할수 있어서 장치의 용량 및 집적화를 줄이지 않고 바운더리-프리 반도체 메모리 장치를 얻는다.

다음에, 제19도를 참조하여 종래 기술의 직렬 액세스를 설명할 것이다. 제19도에스, M 비트 메모리셀 어레이 MCA의 비트

구성을 제4도와 마찬가지의 방법으로 설명한다. 또한, 직렬 액세스 메모리 SAM₀내지 SAM₃을 메모리 셀 어레이 MCA의 로우들을 따라 배열한다. 여기에서, 직렬 액세스 메모리 각각은 1024-비트 쉬프트 레지스터를 포함한다. 따라서, 직렬 액세스 모드에서 메모리 셀 어레이 MCA의 데이타의 네개의 로우를 동시에 직렬 액세스 메모리 SAM₀내지 SAM₃에 병렬로 전송하고 나서 거기서부터 직렬 데이타 Sout₀내지 Sout₃을 연속적으로 출력한다. 한편, 랜덤 액세스 모드에서, 로우 어드레스 신호 RA₀내지 RA₇및 컬럼 어드레스 신호 CA₀내지 CA₉로 지시한 네개의 비트 셀을 액세스 하고 입력/출력단자 IO₀내지 IO₃에 연결한다.

그러나 제9도의 장치에서, 직렬 액세스 모드에서 비록 첫번째 로우 내지 네번째 로우의 병렬 전송 및 다섯번째 로우 내지 여덟번째 로우의 병렬 전송…을 수행하지만, 어드레스의 논리 경합이 있더라도 논리 비트

평면으로부터 임의의 위치에 인접한 네개의 로우를 액세스 하는 것은 불가능하다. 즉, 제19도의 실선으로 지시한 바와 같이 전송 바운더리가 존재한다. 이 문제를 해결하기 위하여 비록 다수의 병렬 전송을 하고 직렬 액세스 메모리 SAM₀내지 SAM₃의 일부를 각 전송에서 마스크하여서 임의의 네개의 로우를 얻지만, 제어가 복잡하고 액세스 타임이 길며, 얻어진 데이타의 인접 로우의 연속이 순차적이 아니다.

한편, 제19도의 랜덤 액세스 모드에서 제19도에서 빗금쳐진 네개의 비트 셀들은 랜덤 액세스 입력/출력단자 IO₀내지 IO₃에 연결되어 있어서 네게의 비트를 액세스 한다. 그러나, 네개의 비트는 컬럼(X)방향 뿐만 아니라 로우(Y)방향에서도 바운더리들을 갖는다. 이 경우에 몇가지를 액세스 시킴으로써 임의의 4비트 그룹을 액세스 할수 있지만, 이 경우에서의 제어 또한 복잡하고 액세스 타임이 길며, 인접 데이타가 순차적이 아니다.

제20도에 관련하여 본 발명에 따른 직렬 액세스 모드의 바운더리-프리 칩을 설명할 것이다. 제20도에서, 직렬 액세스 모드에 있어서 임의의 로우 Y₀(0

Y₀

1023)은 네개의 인접 로우(Y₀, Y₀₊₁, Y₀₊₂, Y₀₊₃)를 직렬 액세스 메모리 SAM₀내지 SAM₃에 병렬로 전송하는 로우 어드레스에 의하여 주어진다. 동시에 배열회로 BAC₂(도시되어 있지 않음)은 직렬 데이타 Sout₀내지 Sout₃의 연속이 Y₀에 대한 로우 어드레스들에 상관없이 로우 Y₀, Y₀₊₁, Y₀₊₂의 순서이도록 동작된다.

제4도의 랜덤 액세스는 제20도의 칩에 대해서와 마찬가지라는 것에 유의하자.

본 발명에 따른 바운더리-프리 반도체 장치의 두번째 실시예를 설명한 12도에서, 제6도의 요소에 n×m 직렬 전송회로 SR₀, SR₁, …, SR_n-1,_m-1배열회로 BAC₂, 밧치 전송수단 TR를 덧붙인 것이다. 전송회로 SR₀, SR₁, …, SR_n-1,_m-1은 각각 메모리 셀 블록 B₀, B₁, …, B_n-1,_m-1와 병렬로 되어 있다. 직렬 액세스 모드에서 밧치 전송회로는 로우 선택회로에 의하여 액세스되는 B₀, B₁, …, B₀,_m-1등의 메모리 셀 블록들 각각의 한 로우에 연결하고 동시에 관련 직렬 전송회로 SR₀, SR₁, …, SR₀,_m-1과 배열회로 BAC₂를 재배열하고 직렬 전송회로들을 n 직렬입력/출력단자 SIO₀내지 SIO_n-1에 연결한다. 그리하여, 직렬 액세스 모드에서 논리 비트

평면의 임의의 위치에 인접한 네개의 로우등의 n 로우를 액세스하고 로우들은 BAC₂에 의하여 배열회로로 인접로우들을 연속적으로 액세스 하게 된다. 따라서, 소망의 n 로우 비트 그룹 뿐만 아니라 소망의 직각 비트 그룹을 액세스 하는 것이 가능하다.

제21도의 두번째 실시예를 제22도를 참조하여 더 상세하게 설명할 것이다. 제22도에서, 직렬 액세스 모드에 대한 소자들을 제7도의 소자들에 덧붙인다. 즉, 쉬프트 레지스터 SR_ij를 셀 블록 B_ij(i=0-3, j=0-3) 각각의 로우 방향을 따라 배열하고 출력 SRO_ij을 멀티플렉서 MPX₀내지 MPX₃에 연결한다. 또한, 멀티플렉서 MPX₀내지 MPX₃의 직렬 데이타 버스 SRD₀내지 SRD₃은 버스 배열회로 BAC₂에 의하여 변환되고, 직렬 액세스 모드에 대한 입력/출력단자 SIO₀내지 SIO₃에 연결된다. 또한 직렬 액세스 모드에서 로우 측 스윗치 RSW₀내지 RSW₃는 랜덤 액세스 모드에서와 같은 동일 방법으로 동작되고 결과적으로 임의의 네개의 로우 Y₀, Y₀₊₁, Y₀₊₂, Y₀₊₃(Y₀는 포인팅 비트 PB의 로우 어드레스이다)를 선택한다. 그 다음에, 로우들을 전송 게이트를 거쳐서 1024비트×4로우의 쉬프트 레지스터에 동시에 병렬로 연결한다. 1024비트×한 로우 쉬프트 레지스터는 네개의 셀 블록에 병렬로 연결되어 있는 쉬프트 레지스터 SR_i0, SR_i1, SR_i2, SR_i3로 이루어져 있다.

결과적으로, 랜덤 액세스 및 직렬 액세스의 비동기에서 어드레스들 없이 약 20-30MHZ등의 고속 클럭 비율의 1024비트×4로우 쉬프트 레지스터에서 데이타를 읽어낸다. 비트

을 블록들에 할당하는 것이 제8도에 설명한 바와 같이 수행되기 때문에 셀 블록 B_io, B_i1, B_i2, B_i3의 인접 256센스 증폭기들(제23도에서 알 수 있음)은 모든 다른 네 비트를 갖는다. 이 목적으로, 멀티플렉서 MPX₀내지 MPX₃은 4비트로부터 1비트까지 병렬/직렬전송을 한다. 따라서, 쉬프트 레지스터 SR₀내지 SR₃₃는 멀티플렉서 MPX₀내지 MPX₃의 직렬 클록신호 SC의 주기의 네배인 쉬프트 클록신호 P₁및 P₂에 의하여 동작하게 된다. 그 다음에, 네개의 직렬 데이타 버스 SRD₀내지 SRD₃는 재배열되고 네개의 직렬입력/출력단자 SIO₀내지 SIO₃에 연결된다.

또한 제어신호 CONT는 칩 인에이블 신호

, 직렬 액세스모드에 대한 밧치 전송신호

, 리이드/라이트신호 R/W, 직렬 클록신호 P₁및 P₂등의 외부신호를 받고 밧치 전송신호 TR, 쉬프트 클록신호 P₁및 P₂, 직렬 클록신호 SC등의 내부신호를 발생한다. 예를들면, 쉬프트 클록신호 P₁및 P₂를 발생하기 위하여 4분할되는 내부 쉬프트 클록신호 SC를 발생하기 위하여 외부 쉬프트 클록신호 SCLK에 버퍼한다. 또한, 내부 밧치 전송신호 TR를 칩 인에이블신호

및 외부 전송신호

로부터 발생한다.

셀 블록 B_ij의 상세한 회로도인 제23도에서, 쉬프트 레지스터 SR_ij제22도의 소자들, 쉬프트 레지스터 SR_ij는 쉬프트 클록신호 P₁및 P₂에 의하여 순환적으로 동작되는 256레지스터 RG₀내지 RG₂₅₅로 이루어져 있고, 레지스터 RG₀의 출력은 쉬프트 레지스터 SR_ij의 출력 SRO_ij로서 출력된다. 제23도의 셀 블록 B_ij등의 다른 회로들은 제9도의 회로들과 같다.

제22도의 장치의 랜덤 액세스 모드의 동작은 제7의 장치의 랜덤 액세스 모드의 동작과 같다.

다음에, 직렬 액세스 모드를 설명할 것이다.

제24a도 및 제24b도는 쉬프트 레지스터 RG_i의 상세한 회로도이다. 제24a도에서, 쉬프트 레지스터 RG_i는 CMOS로된 2비트 쉬프트 레지스터 RGA 및 RGB로 이루어져 있다. 쉬프트 레지스터 RGA(RGB) 각각은 CMOS 전송 게이트 G₁및 G₂(G₃및 G₄)와, CMOS 인버터 I₁및 I₂(I₃및 I₄)를 포함한다. 쉬프트 레지스터 RGA 및 RGB의 각각은 쉬프트 블록신호 P₁(하이 레벨)에 의하여 쉬프트되고 쉬프트 블록신호 P₂(하이 레벨)에 의하여 래치된다. 또한 제24b도에서, 쉬프트 레지스터 RG_i는 CMOS 동적회로로된 2비트 쉬프트 레지스터 RGA' 및 RGB'로 이루어져 있다. 쉬프트 레지스터 RGA'(RGB') 각각은 트랜지스터₁내지 Q₃(Q₄내지 Q₆)과 캐패시터 C₁(C₂)로 이루어져 있다. 쉬프트 레지스터 RGA' 및 RGB' 각각은 쉬프트 클록신호 P₁의 하이레벨(또는 로우레벨)에 의하여 쉬프트되고 쉬프트 클록신호 P₂의 하이레벨(또는 로우레벨)에 의하여 전송된다. 그러나 이 경우에 전송모드는 절점 N₁및 N₂에 있어서의 전위 및 쉬프트 클록신호 P₁및 P₂의 전위에 의존한다.

예를들면, 제24a도의 쉬프트 레지스터의 동작을 제25a도 내지 25c도의 타이밍도에 관련하여 설명할 것이다. 제어회로 CONT는 제25c도의 쉬프트 클록신호 SC의 주기의 네배인 제25a도 및 제25b도의 쉬프트 클록신호 P₁및 P₂를 발생한다. 따라서, 밧치 병렬전송(TR="1")후에 직렬 액세스 모드에 대해서 제어할때 전송 게이트 G₁및 G₄는 절점 N₂에 있어서의 전위를 다음 절점에 전송하도록 쉬프트 클록신호 P₁의 하이레벨에 의하여 오픈된다. 그 다음에, 인버터 I₁및 I₂와 I₃및 I₄에 의하여 형성되는 래치회로들을 래치하도록 전송 게이트 G₂및 G₃는 쉬프트 클록신호 P₂의 하이레벨에 의하여 오픈된다. 그리하여 비트-바이-비트 쉬프트는 쉬프트 클록신호 P₁(P₂)의 한 주기 T₂에 의하여 수행된다. 예를들면 30-40ns인 쉬프트 클록신호 SC를 분할함으로써 발생되지만 그의 하이레벨은 서로 중첩되지 아니한다는 것에 유의하자.

제26a도 내지 26e도는 셀 블록 B_ij의 데이타를 쉬프트 레지스터 SR_ij에 밧치 병렬 전송을 보인 타이밍도이다. 밧치 병렬 전송모드에서 쉬프트 레지스터 SR_ij내의 직렬 전송을 금지한다는 것에 유의하자. 즉, 쉬프트 클록신호 P₁이 로우레벨로 되고 쉬프트 클록신호 P₂는 하이레벨로 된다. 예를들면, t₁시간에서 네개의 워어드 라인들은 제26b도에 설명한 바와 같이

시스템의 동작에 의하여 선택된 다음에 센스 증폭기 각각이 동작하게 된다. 결과적으로 시간 t₂에서 비트라인 BL_i와

와의 사이의 전위차는 없다. 그리고 t₃시간에서 비트라인들에 있어서의 일련의 전위는 내부 전송신호 TR에 의하여 쉬프트 레지스터 SR_ij의 쉬프트 레지스터 RG_ij(제24a도 및 제24b도에서 알수 있는)의 각각의 절점 N₁및 N₂로 전송된다. 결과적으로, 비트라인들에 있어서의 전위는 제26d도에 설명한 바와같이 절점 N₁및 N₂에 의하여 래치된다. 동시에, 첫번째 쉬프트 레지스터 RG₀의 출력 OUT는 제26e도에 설명한 바와같이 변환된다. 그리하여 밧치 병렬 전송후에 쉬프트 레지스터 SR_ij각각은 직렬 액세스 모드로서 직렬 전송을 행한다.

이후에 설명한 바와 같이, 네개의 멀티플렉서 MPX₀내지 MPX₃로 4비트 대 1비트 병렬/직렬전송은 쉬프트 레지스터 SR_ij의 각각으로부터 전송된 직렬 출력 SRO_ij에서 수행된다. 멀티플렉서 MPX₁의 각각은 제27도에 도시한 바와같이 네개의 쉬프트 레지스터 SRX₀내지 SRX₃으로 이루어져 있고, 이들 쉬프트 레지스터들은 쉬프트 클록신호 SC에 의하여 동작하게 된다. 네개의 멀티플렉서 MPX₀내지 MPX₃의 직렬 데이타 버스 SRD₀내지 SRD₃는 버스 배열회로 BAC₂에 연결되어 있다.

버스 배열회로 BAC₂는 제28도에 설명한 바와 같이 구성되어 있는 결과로 제20도의 비트

에 Y좌표 Y₀, Y₀₊₁, Y₀₊₂, Y₀₊₃는 직렬입력/출력단자 SIO₀내지 SIO₃에 해당한다. 이 점에서, 로우 어드레스 RA^* ₀및 RA^* ₁를 사용한 디코우더 DEC₃에 의하여 선택된다. 로우 어드레스 RA^* ₀및 RA^* ₁는 밧치 병렬 전송모드에 있는 레지스터(도시되어 있음 않음)에서 래치되는 치라는 것에 유의하자. 또한 제28도와 각각의 AND회로가 제16도에서 설명된 것이라는 것에도 유의하자.

그리하여 비트

상에 네개의 로우 Y₀, Y₀₊₁, Y₀₊₂, Y₀₊₃은 네개의 로우 쉬프트 레지스터 SAM₀, SAM₁, SAM₂, SAM₃로 병렬로 전송되고 이 경우에 네개의 로우가 항상 Y₀, Y₀₊₁, Y₀₊₂, Y₀₊₃순차로 있지 아니하지만 직렬입력/출력단자 SIO₀내지 SIO₃에 대한 직렬전송의 순차는 Y₀, Y₀₊₁, Y₀₊₂, Y₀₊₃이다.

상기 언급한 실시예들에서 비록 비트

이 평면(2차원 X 및 Y)에 의하여 주어지지만 본 발명은 유사한 체계 기술을 사용하여 제29도에 설명한 바와 같이 스페이스(3차원 X, Y, Z)를 더 확장시킬수 있다. 또한 비디오 데이타 처리 등에서 그런 비디오 메모리 장치에 저장된 인접 어드레스들 사이에 있는 비디오 데이타에 대하여 (1) 압축 처리, (2)차 처리, (3)다듬(매끄럼) 처리 등등의 데이타 처리 또는 먼지제거 처리가 종종 행하여져서 상기 설명한 바와 같이 예를 들면 제30도에서 도시한 바와같은 3×3 데이타를 읽는 중심 비트에 대한 새로운 데이타를 얻고 중심 비트는 다음과 같이 갱신된다.

이 경우에 처리 속도는 직렬 액세스 모드로 인접 로우들을 직렬로 출력함으로써 증가된다. 두번째 실시예에 따른 듀얼 파아트(dlual part) 동적 랜덤 액세스 메모리(RAM)에서, 랜덤 액세스의 1사이클은 약 200-300ns이고 직렬 액세스의 1사이클은 약 30-50ns 이어서 상기 언급한 이점이 명확해진다.

바운더리-프리 반도체 메모리 장치의 세번째 실시예를 설명한 제31도에서, 직렬 액세스 모드에 대한 기능만이 있다. 즉, 메모리 셀들을 n-로우 메모리 셀 블록 B₀, B₁, …, B_n-1으로 나누고 n 직렬 전송 회로들 SR₀, SR₁, …, SR_n-1은 메모리 셀 블록들 각각의 로우 방향으로 병렬로 제공되어 있다. 또한 동일 형태의 n-로우 선택회로 RD₀, RD₁, …, RD_n-1을 메모리 셀 블록들의 각 로우에 제공하고, 스윗칭 회로 RSW는 로우 어드레스 A_R또는 상기 로우 어드레스 다음에 있는 로우 어드레스 A_R+1을 로우 선택회로 RD₀, RD₁, …, RD_n-1의 각각에 공급한다. 직렬 액세스 모드에서, 밧치 전송 수단 TR은 로우 선택 회로들의 각각에 의하여 액세스 되는 메모리 셀 블록들의 각각의 한 로우를 관련 직렬 전송회로들에 연결하고, 배열회로 BAC₂는 재배열을 하고 직렬 전송회로들 SR₀내지 SR_n의 각각을 직렬입력/출력단자 SIO₀내지 SIO_n-1에 열결한다. 그리하여 임의의 n 로우 비트 그룹을 액세스할수 있다. 제31도에서 비록 메모리 셀들을 n로우×한 컬럼의 메모리 셀 블록들로 나누지만, 메모리 셀들을 n로우×n컬럼(n

2, m

2)의 메모리 셀 블록들로 나눌수도 있다.

본 발명의 세번째 실시예에 의하면, 직렬 액세스 모드에서 이 순차에 있는 인접 n로우를 액세스하고 전송 바운더리가 존재하지 아니한다.

Claims

반도체 메모리 장치에 있어서, n로우×m컬럼의 메모리 셀 블록들(B₀내지 B_n-1, B_n-1,_m-1)와, 상기 메모리 셀 블록들의 각 로우에 있는 n 로우 선택수단(RD₀내지 RD_n-1)과, 상기 메모리 셀 블록들의 각 컬럼에 있는 m 컬럼 선택수단(CD₀내지 CD_m-1)과, 상기 컬럼 선택수단에 연결되어 있고 로우 어드레스(A_R) 또는 상기 로우 어드레스 다음에 있는 로우 어드레스(A_R+1)를 상기 로우 선택수단의 각각에 공급하는 첫번째 스윗칭 수단(RSW)과, 상기 컬럼 선택수단에 연결되어 있고 컬럼 어드레스(A_c)또는 상기 컬럼 어드레스 다음에 있는 컬럼 어드레스(A_c+1)를 상기 컬럼 선택수단의 각각에 공급하는 두번째 스윗칭수단(CSW)과, 상기 메모리 셀 블록들에 연결되어 있고, 상기 로우 선택수단 및 상기 컬럼 선택수단에 의하여 선택되는 상기 메모리 셀 블록들의 n로우 ×m컬럼을 재배열하여서 랜덤 액세스 모드에서 n로우×m컬럼의 비트들의 임의의 그룹을 액세스하는 배열수단(BAC₁)으로 이루어져 있는 반도체 메모리 장치.
청구범위 제1항에 있어서, 상기 첫번째 및 두번째 스윗칭 수단이 n로우×m컬럼 비트들의 상기 임의의 그룹에서 특별한 점에 있는 포인팅 비트(PB)를 액세스 하기 위한 수단을 포함하는 장치.
청구범위 제2항에 있어서, 상기 포인팅 비트 액세싱 수단이 상기 특별한 점을 변환하기 위한 수단(AD₁내지 AD₄, LA₁내지 LA₄)을 포함하는 장치.
청구범위 제3항에 있어서, 상기 배열수단의 출력(IO₀, IO₁, …)의 일부가 고 임피이던스 상태에 있어서 n'로우×m'컬럼비트들(n'
n, m'
m)의 임의의 그룹을 액세스하는 장치.
청구범위 제3항에 있어서, 각각이 상기 메모리 셀 블록들중의 하나의 로우 방향으로 병렬로 있는 n로우×m컬럼 직렬 전송수단(SR₀내지 SR_n-1,_m-1)과, 상기 직렬 전송수단과 상기 메모리셀 블록들에 연결되어 있고 그 사이에서 밧치 전송을 수행하는 밧치 전송수단(TR)과, 상기 직렬 전송수단에 연결되어 있고, n직렬입력/출력단자(SIO₀내지 SIO_n-1)에 대한 n로우의 상기 직렬전송을 재 배열하여서 상기 액세스 모드에서 n로우 비트들의 임의의 그룹을 액세스하는 또 다른 배열수단(BAC₂)을 더 포함하는 장치.
청구범위 제5항에 있어서, 상기 또다른 배열수단의 출력(SIO₀내지 SIO_n-1)의 일부가 고 임피이던스 상태에 있어서 n'로우(n'
n) 비트들의 임의의 그룹을 액세스하는 장치.
청구범위 제5항에 있어서, 상기 직렬 전송수단 각각이 쉬프트 레지스터(RG₀내지 RG₂₅₅)를 포함하고, 상기 장치가 각각이 상기 쉬프트 레지스터의 한 로우와 상기 또다른 배열수단과의 사이에 연결되어 있는 n멀티플렉서들(MPX₀내지 MPX₃)을 더 포함하는 장치.
반도체 메모리 장치에 있어서, n로우의 메모리 셀 블록들(B₀, B₁, …, B_n-1)과, 각각이 상기 메모리 셀 블록들의 하나의 로우 방향으로 병렬로 있는 n직렬 전송수단(SR₀, SR₁, …, SR_n-1)과, 상기 메모리 셀 블록들의 각 로우에 각각 공통적으로 있는 로우 선택수단(RD₀내지 RD_n-1)과, 상기 로우 선택수단에 연결되어 있고 로우 어드레스(A_R) 또는 상기 로우 어드레스 다음에 있는 로우 어드레스(A_R+1)를 상기 로우 선택수단의 각각에 공급하는 스윗칭 수단과, 상기 직렬 전송수단과 상기 메모리 셀 블록들에 연결되어 있고 그 사이에서 밧치 전송을 행하는 밧치 전송수단(TR)과, 상기 직렬 전송수단에 연결되어 있고 n직렬입력/출력단자(SIO₀내지 SIO_n-1)에 대한 n로우의 상기 직렬 전송을 재 배열하여서 직렬 액세스 모드에서 n로우 비트들의 임의의 그룹을 액세스 하는 배열수단(BAC₂)을 포함하는 반도체 메모리 장치.
청구범위 제8항에 있어서, 상기 배열 수단의 출력(SIO₀내지 SIO_n-1)의 일부가 고 임피이던스 상태에 있어서 n'로우(n'
n)의 비트들의 임의의 그룹을 액세스 하는 장치.
청구범위 제8항에 있어서, 상기 직렬 전송수단의 각각이 쉬프트 레지스터(RG₀내지 RG₂₅₅)를 포함하고, 상기 장치가 각각이 상기 쉬프트 레지스터의 한 로우와 상기 배열수단과의 사이에 연결되어 있는 멀티플렉서들(MPX₀내지 MPX₃)을 포함하는 장치.