JPS63152092A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関するものであり、特にアド
レス信号で指定されたメモリセルのデータのみならず、
該メモリセルを中心として２次元方向周辺の複数のメモ
リセルのデータを同時にアクセス可能としたいわゆるバ
ウンダリフリーの半導体記憶装置に関する。

本発明による半導体記憶装置は、画像データ処理等のよ
うに多次元的データ処理に好適に用いられる。

〔従来の技術〕

例えば画像処理においては画像データを記憶するための
画像メモリが用いられるが、この画像メモリは例えばグ
ラフィックディスプレイ等に表示される画像に対応して
画像データを記憶していることが多い。このような画像
メモリに記憶された画像データは隣接アドレスに記憶さ
れているデータ間で、（１）圧縮する、（２）差分をと
る、（３）なめらかにする、その他のデータ処理を行な
うことがしばしばある。このようなデータ処理を行なう
ためには目的のメモリセルのみならずその周辺のメモリ
セルのデータをも読出して処理を行なうことが必要とさ
れる。従って、このような画像メモリ等においては目的
のメモリセルと共にその周辺のメモリセルに対しても迅
速にアクセスできることが要求される。

またこのような要求はメモリセル単位毎のアクセスに限
らず、マトリクス計算、３次元的データ処理等において
はワード毎についてもあり、隣接アドレスの記憶データ
を高速に読み出せる機能があるとこれらの処理の効率向
上になる。

第１７図は従来の半導体記憶装置を示す回路図であって
、目的のメモリセルのみならずその周辺のメモリセルも
アクセス可能であるが、アドレスバウンダリが存在する
ものである（参照：特開昭５９−１８０３２４号公報の
第２図）。すなわち、ワード線ＭＬＯ、ＷＬＩ　、ＷＬ
２　、・・・とビット線ＢＬＯ。

ＢＬｌ、ＢＬ２．ＢＬ３．・・・との間に接続されたメ
モリセルＭＣ０Ｏ，ＭＣ０Ｉ、ＭＣＯ２，・・・、Ｍ−
ＣＩＯ。

ＭＣＩＩ、・・・と各ビット線ＢＬＯ、ＢＬＩ　、ＢＬ
２゜ＢＬ３．・・・とデータバスＤＢＯ，ＤＢＩ、ＤＢ
２゜ＤＢ３との間に接続されたトランスファトランジス
タｑＯ，ｑ、、Ｑ、、Ｏ３，・・・とこれらのトランジ
スタの内Ｑ０ないしＯ３を共通に制御するコラムデコー
ダＣＤＯ等によって構成される。

第１７図の記憶装置においては、１本のワード線たとえ
ばＷＬＩを選択しかつコラムデゴーダＣＤＯから各トラ
ンジスタＱｏ、Ｑ＋、Ｑｚ、Ｑｘにコラム選択信号を印
加することによりワード線ＷＬ１１こ接続されたメモリ
セルのうち４ビツトのメモリセルＭＣ０Ｉ、ＭＣＩＩ、
ＭＣ２１，ＭＣ３１のアクセスたとえばこれらのデータ
を同時に各データバスＤＢＯ，ＤＢＩ、ＤＢ２．ＤＢ３
上に読出すことが可能である。すなわち、第１７図の記
憶装置においては１つのアドレス指定により４ビツト分
のデータが同時に読出されるいわゆる並列続出しが可能
である。

しかしながら、第１７図においては、並列読出しが行な
われるメモリセルは予め定められたビットＸ群に接続さ
れたメモリセルに限定され、相異なるグループのビット
線に接続されたメモリセルを同時に読出すことができな
かった。そのため、目的のメモリセルがたとえばメモリ
セルＭＣ３１のように１つのデータ線群の両端にあるビ
ット線に接続されたメモリセルである場合、この目的の
メモリセルの両側のメモリセルを同時に読出すことは不
可能であった。つまり、アドレスバウンダリが存在して
いた。

このため、アドレスバウンダリが存在しないつまりアド
レスバウンダリフリーの半導体記憶装置を本願出願人は
既に提案した（参照：特開昭５９−１８０３２４号公報
、特開昭６１−５８０５８号公報）。かかる半導体記憶
装置について第１８図、第１９図を参照して説明する。

第１８図は従来のバウンダリフリーの半導体記憶装置を
示すブロック回路図である（参照：特開Ｂ１５９−１８
０３２４号公報）。すなわち、第１８図においては、ワ
ード線ＷＬＯ、ＷＬＩ　、ＷＬ２　、・・・と、ビット
線ＢＬＯ、ＢＬＩ　、ＢＬ２　、・・・と、これらの各
ワード線およびビット線の間にそれぞれ接続されたメモ
リセルＭＣ０Ｏ，ＭＣ０Ｉ、ＭＣＯ２，・・・；ＭＣｌ
０．ＭＣＩＩ、ＭＣ１２・・・と、３本のデータバスＤ
Ｂ−１、ＤＢＯ、ＤＢ＋１と、コラムデコーダＣＤＯ，
ＣＤ１．ＣＤ２．・・・と、トランスファトランジスタ
Ｑｏ６　、　Ｃ６１＋　ＱｚＢ　；　Ｑｌｌｌ　、　Ｑ
ｚ　、　Ｑｚｚ；・・・等とが設けられて′いる。トラ
ンスファトランジスタＱ０゜、　Ｃ６１、Ｇｌｏｚはそ
れぞれビット線ＢＬＯとデータバスＤＢ−１、ＤＢＯ、
ＤＢ＋１との間に接続され、トランスファトランジスタ
Ｑ＋ｏ　＋Ｑｚ、Ｑ＋□はそれぞれビット線ＢＬＩとデ
ータバスＤＢ−１、ＤＢＯ、ＤＢ＋１との間に接続され
、他のトランスファトランジスタも同様に各ビ・ノド線
と各データバス間に接続されている。そして、各コラム
デコーダの出力は、１つのビット線とデータバスＤＢＯ
との間に接続されたトランスファトランジスタのゲート
と、該ビット線の両側に位置するビット線とデータバス
ＤＢ−１およびＤＢ＋１の間に接続された各トランスフ
ァトランジスタのゲートとに接続されている。たとえば
、コラムデコーダＣＤＩは、ビット線ＢＬＩとデータバ
スＤＢＯとの間に接続されたトランスファトランジスタ
Ｑ１１のゲートと、ビット線ＢＬＯとデータバスＤＢ−
１との間に接続されたトランスファトランジスタＱ０゜
のゲートと、ビット線ＢＬ２とデータバスＤＢ＋１との
間に接続されたトランスファトランジスタＱ２□のゲー
トとに共通接続されている。なお、各メモリセルＭＣ０
Ｏ、ＭＣ０Ｉ　、・・・は１トランジスタ１キヤパシタ
型であって、１つのキャパシタと、該キャパシタを対応
のビット線に接続させるトランスファトランジスタとに
より構成され、このトランスファトランジスタは対応の
ワード線電位によって制御される。

第１８図の記憶装置においては、たとえばワード線ＷＬ
Ｉが選択されてこの電位が高レベルにされると該ワード
線ＷＬＩに接続されたメモリセルＭＣ０Ｉ　、　ＭＣＩ
Ｉ　、　ＭＣ２１、ＭＣ３１、・・・のキャパシタがそ
れぞれ対応するビット線ＢＬＯ、ＢＬＩ　。

ＢＬ２　、ＢＬ３　、・・・に接続される。そして例え
ば、メモリセルＭＣ１１がアドレス指定のメモリセルで
ある場合はコラムデコーダＣＤＩからコラム選択信号を
出力することによりトランスファトランジスタＱ目と共
にトランスファトランジスタＱ（１１１およびＱ２□が
オンとされる。これにより、読出しモードであれば、メ
モリセルＭＣＩＩのデータがビット線ＢＬＩ、トランス
ファトランジスタＱｌｌ、データバスＤＢＯを介して出
力されるとともに、該メモリセルＭＣＩＩの両隣のメモ
リセルＭＣ０ＩおよびＭＣ２１のデータがそれぞれピッ
）線ＢＬＯおよびＢＬ２、トランスファトランジスタＱ
ｏｏおよびＱｚ、、データバスＤＢ−１およびＤＢ＋１
を介して出力される。従って、中心のメモリセルＭＣ１
１のアドレスを指定して該メモリセルＭＣＩＩにアクセ
スすることにより同時に該メモリセルＭＣＩＩの両側に
隣接するメモリセルＭＣ０ＩおよびＭＣ２１のアクセス
たとえばデータ読出しをも行なうことが可能となる。

しかしながら、第１８図の半導体記憶装置では同一ワー
ド線の隣接コラムしか読出せない。画像処理等において
は、同時に２次元的に広がりのあるデータを必要とする
場合が多い。例えば、メモリセルＭＣＩＩを中心として
３×３の広がり領域（ＭＣＯＯ，ＭＣｌ０．ＭＣ２０）
、（ＭＣＯｌ、ＭＣＩＩ。

Ｍ　Ｃ２１）、　（Ｍ　ＣＯ２、Ｍ　Ｃ１２、Ｍ　Ｃ２
２）のデータを同時に必要とする場合、上述の半導体記
憶装置においては、ワード線ＷＬＯの選択及びコラムデ
コーダＣＤＩの選択、ＷＬＩの選択及びＣＤＩの選択、
さらにＷＬ２の選択及びＣＤＩの選択のように同様の選
択動作を３度くり返さなければならず、メモリアクセス
動作に複雑さが残ると共に、アクセス時間の短縮が充分
ではない。

第１９図も従来のバウンダリフリーの半導体記憶装置を
示すブロック回路図であって、アクセスされるメモリセ
ルに対し、隣接ワー°ド線に接続された隣接メモリセル
も同時に並列的にアクセスするようにしたものである。

第１９図においては、チップ全体が第１〜第４のブロッ
ク１〜４に分割されている。６はデータバス選択回路、
７はデ−タパスである。また、第１のブロック１は、デ
ータ線ＢＬＯ−ＢＬ４とワード線ＷＬＯ，ＷＬ４゜ＷＬ
８との間に接続されたメモリセルＭＣ０Ｏ〜Ｍ　Ｃ４０
、Ｍ　Ｃ０４〜Ｍ　Ｃ４４、Ｍ　００８〜ＭＣ４８から
なるセルブロック１１と、トランスファトランジスタが
第１９図と同様に接続されてなるビット線選択回路１２
と、ローデコーダ１３およびその加算回路１４とから構
成されている。第２〜第４のブロック２〜３も同様に構
成されている。但し、第２、第３のブロック２．３には
加算回路１４は設けられていす、一方、第４のブロック
４には加算回路１４に代えて減算回路４４が設けられて
いる。

また、コラムデコーダ５１　、５２が、それぞれ、第１
、第２のブロック１，２と第３、第４のセルブロック３
．４に接続されている。第１〜第４のブロック１〜４の
ビット線選択回路１２　、２２　、３２　、４２はデー
タバス７１〜７４を介してデータバス選択回路６に接続
されている。

ここで各ブロック１〜４はランダムアクセス動作のみに
ついて見ると行アドレス信号Ａ２〜Ａ。

を受けて全く並列的に動作し、最下位２ビツトの行アド
レス信号Ａｏ、Ａ＋によっていずれかのブロックをアク
セスするかがデータバス選択回路６側で決定される。従
って、行アドレス信号Ａｏ〜Ａ８をＯから１づつカウン
トアツプしたときに選択されるワード線をＷＬ、、ＷＬ
Ｉ　　、・・・ＷＬ、とすると、ワード線は、第１のセ
ルブロック１１ではＷＬＯ、ＷＬ４　、ＷＬ８　、・・
・、第２のセルブロック２１ではＷＬＩ　、ＷＬ５　、
ＷＬ９　、・・・、第３のセルブロック３１ではＷＬ　
２　、　ＷＬ　６　、　ＷＬＩＯ。

・・・、第４のセルブロック４１ではＷＬ３．ＷＬ？。

ＷＬｌｌのように、アドレス順に見ると各セルブロック
内では４だけ離れており、隣接するもの、たとえばＷＬ
ＯとＷＬＩ、ＷＬＩとＷＬ２とはそれぞれ異なるセルブ
ロックに属し且つ隣り合うセルブロックに設けられてい
る。そして、各ブロック内では、隣接行アドレスにより
指定されるワード線が選択されて同時に動作しているこ
とになる。

よって各ブロックで並列的に選択ワード線のメモリセル
へのデータ出力を行なえば、隣接行アドレスのメモリセ
ルを並列的にアクセスできることになる。ところが、ラ
ンダムアクセスによる中心行アドレスが、両端のブロッ
ク１．４いずれかのワード線を選択しているときは、そ
の行アドレスより１つ前又は後の行アドレスに対応する
ワード線は非選択状態となる。つまり各ブロックを単に
並列動作させても、行アドレス次第では特定アドレス関
係のワード線データを並列に出し得ないことになる。そ
こで、隣接ワード線上のメモリセルを同時アクセスする
モードにおいては両端ブロックについてワード線選択順
序をサイクリックにする工夫が施されている。

なお、第１９図では、メモリセルが２５６にの場合を示
しており、上記メモリセルのアドレス指定としてロー側
には９ビツトのアドレス信号Ａ０〜Ａ、（ＡＯがＬＳＤ
、ＡｅがＭＳＤ）がデコーダ回路１３　、２３　、３３
　、４３に接続されてい。但し、デコーダ回路２３及び
３３はＡ２〜Ａ８ビットのみが接続され、デコーダ回路
１３はＡ０〜Ａ、ビットについて加算回路１４で処理さ
れたＡ’Ｚ〜Ａ　’　Ｂビットテコ−１回路４３は減算
回路４４で処理されたＡ″２〜Ａ″８２〜Ａ″８ビツト
いる。また、Ａｏ、Ａ＋　ビットはデータバス選択回路
６に印加されている。

〔発明が解決しようとする問題点〕

しかしながら、第１９図のバウンダリフリーの半導体記
憶装置においては、ロー側に加算回路、減算回路等を設
け、コラム側に特殊なデコーダを設けて３×３のビット
集合体を得ているが、これを４Ｘ４．５Ｘ５等のビット
集合体に拡張することはほとんど不可能であり、また、
コラムデコーダをビット線ピッチにつまり最小トランジ
スタ寸法で配置しなければならず、このため、コラムデ
コーダのビット線方向の長さの増大を招き、この結果、
大容量化、高集積化を損う。また、コラムデコーダはビ
ット線ピッチと同一で配置され、このため、たとえば、
ビット線ピッチ毎にビット線、３つのトランスファトラ
ンジスタのための配線を行わなければならず、これはメ
モリセルアレイの高集積度を低下させずに行うには高度
の多層配線技術が必要とされ、やはり、大容量化、高集
積化の点で不利である。

従って、本発明の目的は、アクセスされるビット集合体
形状の縮小、拡張が容易であり、大容量化、高集積化を
損わないバウンダリフリーの半導体記憶装置を提供する
ことにある。

〔問題点を解決するための手段〕

上述の問題点を解決するための手段は第１図に示される
。第１図において、メモリセルはｎ行×ｍ列のメモリセ
ルブロックＢ０゜、Ｂｏａ＋・・・、Ｂｏ。

ｌｌ−１；ＢＩＧ　＋　８１１　＋・・・＋ＢＩ＋１ｍ
−１；・・・ｉ　Ｂ　ｎ−＋＋。。

Ｂ　ｎ−１＋１＋　・・’　＋　Ｂ１１−１＋Ｍ−１に
分割されている。ｎ個の同一の行選択手段ＲＤは各行の
メモリセルブロックに共通に設けられ、ｍ個の同一の列
選択手段ＣＤは各列のメモリセルブロックに共通に設け
られている。また、第１のスイッチ手段Ｒ３Ｗは各行選
択手段にローアドレス八つもしくは該ローアドレスの隣
りのローアドレスＡ、＋１を与え、第２のスイッチ各列
選択手段にコラムアドレスＡ。

もしくは該コラムアドレスの隣りのコラムアドレスＡ、
＋１を与える。そして、整列手段は各行選択手段および
前記各列選択手段によりアクセスされた各メモリセルブ
ロックのｎｘｍ個のセルを再整列する。これにより、所
望の矩形状のビット集合体のアクセスを可能とする。な
お、ＡＩは外部から入力されるローアドレスの総ビット
数にのうち下位ｌｏｇｉｎビットを除いた上位の（ｋ　
−１Ｃｇｚｎ）ビットで作られる１０進アドレスベクト
ル表記であり、同様に、Ａ、は外部から入力されるコラ
ムアドレスの総ビット数ｌのうち下位ｌｏｇ２ｍビット
を除いた上位の（１−１Ｃｇｚｍ）ビットで作られる１
０進アドレスベクトル表記である。

〔作　用〕

上述の手段によれば、ローデコーダ、コラムデコーダは
共に通常の回路手法により構成される。

また、整列手段はｎＸｍ個のセルを再配列する際に一部
のセルを無効化することによりｎ’Ｘｍ’個（ｎ′≦ｎ
、ｍ’≦ｍ）のビット集合体のアクセスを可能とする。

つまり、ビット集合体の縮小、拡大が可能となる。

〔実施例〕

まず、第２図を参照してバウンダリフリーを説明する。

第２図においては、１Ｍビットのビットマツプ構成が示
されている。つまり、Ｘ方向に沿って１０２４個のメモ
リ′セルが配置され、Ｙ方向に沿って１０２４個のメモ
リセルが配置されている。この場合、１つのローの選択
は１０ビツトのローアドレスＲＡＯ−ＲＡ９によって行
われ、１つのコラムはＩＯビットのコラムアドレスＣＡ
Ｏ−ＣＡ９によって行われる。ここで、４×４の矩形状
のビット集合体を同時にアクセスする場合を杷定しく。

ｉこの場合、ビットマツプ上にポインティングビットＰ
Ｂを指定してアクセスすると、ポインティングビットＰ
Ｂの近傍ビット（太線枠内）もアクセスされることにな
る。ビットマツプ上のいずれのビットもこのようなポイ
ンティングビットＰＢとなり得る場合には、チップ内に
おいてバウンダリが存在しない、つまりバウンダリフリ
ーとなる。

また、ポインティングピントＰＢがチップの限界に近づ
くと、チップバウンダリが存在する。そこで、このよう
なチップバウンダリを消滅させるために、バウンダリを
循環的にする。たとえば、第３Ａ図に示すごとく、バウ
ンダリがチップのローバウンダリを超えたときには、ロ
ーアドレスの小さ領域も同時にアクセスするようにし、
また、第３Ｂ図に示すごとく、バウンダリがチップのコ
ラムバウンダリを超えたときには、コラムアドレスの小
さい領域も同時にアクセスするようにし、さらに、第３
Ｃ図に示すごと、バウンダリがチップのローバウンダリ
、コラムバウンダリの両方を超えたときには、ローアド
レスおよびコラムアドレスの両方が小さい領域も同時に
アクセスするようにする。これにより、チップバウンダ
リフリーの半導体記憶装置が得られる。

本発明はチップ内でもアドレスバウンダリフリ−であり
且つアンプバウンダリフリーでもある半導体記憶装置に
関する。

第４図は本発明に係る半導体記憶装置（チップ）の一実
施例を示す回路図である。第４図においては、Ｉ　Ｍ　
（１０４８５７６）ビットのメモリセルが１６セルブロ
ツクＢ　００　ｒ　Ｂ　ｏ＋　ｒ・・・＋Ｂｓｉに分割
されている。つまり、各セルブロックＢｏｏ　＋　Ｂｏ
＋　＋・・・。

Ｂ５ｆｆは６４Ｋ　（６５５３６）ビットである。ここ
で、メモリセルのビットマツプ（第２図参照）は第５図
に示すごとくブロック割付けされる。

４つのセルブロックＢ０゜＋　Ｂｏ＋　＋　Ｂｏｚ　＋
　Ｂｏｔに対しては１つのローデコーダＲＤＯが共通に
設けられ、４つのセルブロックＢ、。＋　Ｂ　ＩＩ　＋
　Ｂ　Ｉ２＋Ｂ１３に対しては１つのローデコーダＲＤ
Ｉが共通に設けられ、４つのセルブロックＢ２゜＋ＢＺ
ｌ＋Ｂｚｚ、Ｂｚ３に対しては１つのローデコーダＲＤ
２が共通に設けられ、４つのセルブロックＢ：ｌ（１＋
Ｂ３１　、Ｂ３□、Ｂ、に対しては１つのローデコーダ
ＲＤ３が共通に設けられている。これらローデコーダＲ
ＤＯ−ＲＤ３は同一構成である。他方４つのセルブロッ
クＢ０゜＋　Ｂ　ｌｏ　＋　Ｂ　ｚ。、Ｂ、。に対して
は１つのコラムデコーダＣＤＯが共通に設けられ、４つ
のセルブロックＢ＋＋　＋　Ｂ＋＋＋　Ｂｚ＋　＋　ｋ
に対しては１つのコラムデコーダＣＤ１が共通に設けら
れ、４つのセルブロックＢ。＠　＋　Ｂ　ｌ□１８２Ｚ
ＩＢｚｚに対しては１つのコラムデコーダＣＤ２が共通
に設けられ、４つのセルブロックＢｏｚ＋Ｂ＋３＋８２
３．１３３３に対しては１つのコラムデコーダＣＤ３が
共通に設けられている。これらのコラムデコーダＣＤＯ
〜ＣＤ３も同一構成である。

１０ビツトのローアドレスＲＡＯ〜ＲＡ９のうち上位８
ビツトＲＡ２〜ＲＡ９はインクリメンタＩＮＨによって
＋１　（１０進表示）加算され、この結果、＋０アドレ
ス（スルー）および＋１アドレス（インクリメント）の
２つのアドレスがロー側スイッチＲ３ＷＯ−ＲＳＷ３に
供給される。そして、これらのロー側スイッチＲ３ＷＯ
〜Ｒ３Ｗ３は１０ビツトのローアドレスのうち下位２ビ
ットＲＡＯ，ＲＡＩに応じて２つのアドレス、すなわち
＋０アドレスおよび＋１アドレ、スを切替えて各ローデ
コーダＲＤＯ−ＲＤ３に供給する。他方、１０ビツトの
コラムアドレスＣＡＯ−ＣＡ９のうち上位８ビツトＣＡ
２〜ＣＡ９はインクリメンタＩＮＣによって＋１　（１
０進表示）加算され、この結果、＋０アドレス（スルー
）および＋１アドレス（インクリメント）の２つのアド
レスがコラム側スイッチｃｓｗｏ〜Ｃ３Ｗ３に供給され
る。

そして、これらのコラム側スイッチｃｓｗｏ〜Ｃ３Ｗ３
は１０ビツトのコラムアドレスのうち下位２ビットＣＡ
Ｏ，ＣＡＩに応じて２つのアドレス、すなわち＋０アド
レスおよび＋１アドレスを切替えて各コラムデコーダＣ
Ｄ０−ＣＤ３に供給する。ただし、この場合、各セルブ
ロックは、後述するように、２つのビット線がアクセス
される構成をとっているため、コラム側スイッチＣ３Ｗ
Ｏ−Ｃ３Ｗ３からの１ビツト出力は、コラムデコーダで
なく、セレクタＳ０゜＋Ｓ＋。、Ｓ２゜、Ｓｚ。；・・
・；Ｓ３゜＋　Ｓ　３Ｉ＋　Ｓ　３□、Ｓ３３に送出さ
れる。

１６個のセレクタ５（１１１＋　Ｓｈｏ　＋　Ｓ２０　
＋　Ｓｚｏ　；　−：Ｓ　３０　＋　Ｓ　：ｌＩ　＋　
Ｓ　３□＋　Ｓ　３３はブロックデータバスＢＤＢＩ、
ＢＤＢ２を介してバス整列回路ＢＡＣに接続されている
。このバス整列回路ＢＡＣは下位アドレスＲＡＯ、ＲＡ
Ｉ　、ＣＡＯ、ＣＡＬに応じてセレクタＳｏａ〜Ｓ３３
と入出力端子■０゜■０１６との接続を制御する。

また、制御回路Ｃ０ＮＴはチップイネーブル信号τ丁、
リード／ライト信号Ｒ／Ｗ等に応じて各部を制御する。

第６図は第４図のセルブロックＢ　ｉ　ｊの詳細な回路
図である。第６図においては、フォールプツトビット線
を用いている。つまり、第７図の部分詳細図を示すよう
に、各センスアンプＳＡ一方側に接続された１対のビッ
ト線と各ワード線との交差点に、１個置きにメモリセル
が設けられている。

なお、第７図におけるセンスアンプＳＡは、ラインＰＳ
Ａとビット線ＢＬＯ，Ｂ丁丁との間に交差結合されたＰ
チャネルトランジスタおよびラインＮＳＡとビット線Ｂ
ＬＯ，ＮＴＴとの間に結合されたＮチャネルトランジス
タにより構成され、ラインＰＳＡが高電位に且つライン
ＮＳＡが低電位にされたときに動作する。また、第６図
において、ローデコーダＲＤｉは２５６個のワード線Ｗ
ＬＸ、。。

Ｗ　Ｌ　ｉ＋　、、・・・＋　Ｗ　Ｌ　＝　、ｔ　ｓ　
ｓから１つのワード線を選択するのに対し、コラムデコ
ーダＣＤｊはその列選択信号ＣＤＪ、。、ＣＤ、、、、
・・・＊　ＣＤ　ｊ＋　＋　２　’により２対のビット
線たとえばＢＬＯ、ＢＬＯ；ＢＬＩ。

ＢＬＩを選択してブロック内データバスＤＢ、ｊ、。。

ＤＢ、ｊ、。Ｉ　Ｄ　Ｂ　１ｊ＋　ｒ　＋　Ｄ　Ｂ　ｉ
ｊ＋　１に接続し、さらに、これらの２対のブロック内
データバスＤＢ、ｊ、。。

ＤＢ、ｊ、。ｒ　Ｄ　Ｂ　ｒＪ＋　Ｉ　ｒ　Ｄ　Ｂ　ｉ
ｊ＋　１のいずれ１対がスイッチＳ　ｉｊによって選択
されてブロックデータバスＢＤＢ４ｊ、ＢＤＢｔＪ、に
接続される。

スイッチＳ　ｉ　ｊは、２つのデータバスラッチＬＯ。

Ｌｌおよび２つのセレクタ５ＥＬＯ，ＬＥＬＩにより構
成され、また、各セレクタは、第６図に示すごとく、イ
ンバータＩ、アンド回路ＣＩ＋　Ｇ　２＋オア回路Ｇ３
により構成されている。つまり、コラムアドレスの１ビ
フトＣＳＷ、に応じてデータバスラッチＬＯ，Ｌｌのい
ずれか一方をブロックデータバスＢＤＢ、、、ＢＤＢ、
、に接続する。

第６図の示すセルブロックＢ　ｉｊの構成によれば、各
コラムデコーダＣＤＪが１２８ビツト構成となるので、
コラムデコーダの縮小側に役立ち、従って、大容量化、
高集積化に役立つものであるが、本発明においては、こ
のようなセルブロック構成は単なる一例にすぎない。つ
まり、オープンビット線型であってもよい。また、各コ
ラムデコーダＣＤ。

が２５６対のビット線から１対のビット線を直接選択さ
せるように構成してもよい。この場合、各コラム側スイ
ッチＣ３ＷＯ−Ｃ３ＷＩからの８ビツトアドレスはすべ
て対応のコラムデコーダＣＤｊに供給され、また、スイ
ッチＳ　ｉｊは削除される。

第４図において、第５図の太線枠に示す４×４のビット
集合体（第２図も同一）をアクセスする場合には、ポイ
ンティングビリトを左上隅とするために、ビットマツプ
Ｘ座標としてミ （ＣＡ９　、ＣＡ８　、・・・、　ＣＡ　Ｏ）＝　（０
０００００００１１）また、ビットマツプＹ座標として
、 （ＲＡ９　、ＲＡ８　、・・・、　ＲＡ　Ｏ）　＝　（
０００００００００１）が外部より与えられる。つまり
、各セルブロックＢ　ｉｊに与えるアドレスの上位１６
ビツト（ＲＡ９〜ＲＡ２　、ＣＡ９〜ＣＡ２）が同一で
あれば、第５図の太線枠で示すような４×４のアドレス
バウンダリが論理平面に存在する。このとき、ボインテ
ィングピントよりＸ座標（コラム）が大きい４ビツトお
よびＹ座標（ロー）が大きい４ビツトを常にアクセスす
るためには、ローデコーダＲＤＯ〜ＲＤ３およびコラム
デコーダＣＤ０−ＣＤ３に入力される上位１６ビツトを
＋０（スルー）か＋１　（インクリメント）かの場合分
けして入力すればよい。このようにして、第５図の太線
枠で示すアドレスバウンダリは消滅する。

上述の＋０　（スルー）か＋１　（インクリメント）か
の場合分けは各セルブロックＢ　ｉ　ｊ毎に行わなけれ
ばならないが、各行のセルブロックたとえばＢ　０６　
ｙ　Ｂ　０１　＋　Ｂ　０２　＋　Ｂ　０３はローデコ
ーダＲＤＯを共通とし、各列のセルブロックたとえばＢ
ｏ。。

Ｂ、。、Ｂ２゜、Ｂ３゜はコラムデコーダＣＤＯを共通
としているので、８個のロー側スイッチＲ３ＷＱ−ＲＳ
Ｗ３およびコラム側スイッチｃｓｗｏ〜Ｃ３Ｗ３のみで
よい。

第９図に示すように、各スイッチＲＳＷＯ〜Ｒ３Ｗ３　
　（もしくはｃｓｗｏ〜Ｃ３Ｗ３）は、ロー（もしくは
コラム）アドレスの下位２ビットＲＡＯ，ＲＡＩ　　（
もしくはＣＡＯ，ＣＡＩ）をデコードするデコーダＤＥ
Ｃ１と、デコーダＤＥＣ１の出力ＳＷＴに応じて動作す
る８ビツトのセレクタＳＥＬとからなる。ここで、デコ
ーダＤＥＣ工は、そのデコード論理が各スイッチにより
異なり、第１表に示すような論理式を満たす回路である
。

以下余白 男−」−一表 Ｒ３ＷＯ（ＲＡＯ）＋　　（ＲＡＩ） Ｒ３ＷＩ　　　　　　（ＲＡＩ） Ｒ３Ｗ２　　　　　　（ＲＡＯ）　　・　（ＲＡＩ）Ｒ
３Ｗ３　　　　　　　φ Ｃ３ＷＯ（ＣＡＯ）＋　　（ＣＡＬ） Ｃ３ＷＩ　　　　　　（ＣＡＩ） Ｃ３Ｗ２　　　　　（ＣＡＯ）−（ＣＡＬ）Ｃ３Ｗ３　
　　　　　　φ ここでは、ビット集合体がロ一方向幅もコラム方向幅も
同一なために、ロー側スイッチの論理式とコラム側スイ
ッチの論理式とが一致しているが、ビット集合体が２Ｘ
８．３Ｘ５　、・・・等のようにロ一方向幅とコラム方
向幅が異なれば当然異なる。

第１表の論理式は第１０図により説明される。

ここで、第１０図はローアドレスバウンダリを示す図で
あって、横方向の３本の太線がローアドレスの上位８ビ
ツトＲＡ９〜ＲＡ２によるローアドレスバウンダリであ
る。ここで、４ブロックＢ０．。

Ｂ＋Ｊｒ　Ｂｚｊ＋　Ｂ３ｊはビットマツプ平面のＹ座
標（ロー）の下位２ビツトの違いを有する。アクセスさ
れる４×４のビット集合体の形態としては、Ｉ、ｎ、Ｉ
［Ｉ、Ｉｔ／の４通りである。形ｆｉｔの場合には、ロ
ーアドレスバウンダリをまたぐことはないので、各セル
ブロックＢ。ｊ　＋　Ｂ　ｌｊ　＋　Ｂ　２Ｊ　＋　Ｂ
　：ｌｊには同一の外部アドレスＲＡ９〜ＲＡ２がその
まま（スルー）で供給される。形ｌＩｒの場合には、セ
ルブロックＢ。ｊのローアドレスだけ＋１　（インクリ
メント）させ、形Ｂｍの場合には、セルブロックＢ　Ｑ
ｊ　＋　Ｂ　Ｉｊの各ローアドレスを＋１　（インクリ
メント）させ、形［ｒＶの場合には、セルブロックＢ０
、＋　Ｂ　Ｉｊ　＋　Ｂ　Ｚｊ各ローアドレスを＋１　
（インクリメント）させる。これを整理すると、第２表
のごとくなる。

以下余白 勇−」Ｌ−表 この第２表をボインティングビット位置を示すローアド
レスの下位２ビットＲＡ１．ＲＡＯで論理式化したもの
が第１表である。

なお、コラムアドレス側も同様である。

このようにして、ビットマツプ上からバウンダリフリー
の４×４のビット集合体をアクセスたとえばデータ読出
しできるが、このまま、データが入出力端子１０．〜■
０．．に読出されると、画像データの近傍処理としては
不都合である。たとえば、第１１図（Ａ）に示すブロッ
ク対応の４×４のビット集合体は、整列せずに読出すと
、第１１図（Ｂ）に示すごとくなり、ビットマツプ上の
ポインティングビットと他の近傍ビットとが４×４形状
の論理関係が保持されず、この結果、４×４の面アクセ
スが場所毎に異なってしまう。実際には、第１１図（Ｃ
）に示すような入出力端子配列が望まれる。つまり、 １）ポインティングビットＰＢは常に入出力端子■０゜
にアクセスされる。

２）ポインティングビットＰＢから順にＸ方向にインク
リメントした位置にある４ビツトが１０．。

１０＋　　、ＩＯｚ　　、ＩＣｈの順にアクセスされる
。

３）その次に、Ｙ方向にインクリメントされ、そして２
）と同様に、Ｘ方向にインクリメントした位置にある４
ビツトが１０４　　、　Ｉ　Ｏｓ　　、　Ｔ　Ｏ＆。

ＩＯ，の順にアクセスされる。

ポインティングピットＰＢのアドレスに関係なく常にビ
ットマツプ上から第１１図（Ｃ）に示す■０対応で４×
４のビット集合体をア、クセスするために、バス整列回
路ＢＡＣが設けられている。

バス整列回路ＢＡＣは、その詳細図を第１２図に示すよ
うに、セルブロックＢ　ｉｊに接続されたブロックデー
タバスＢＤＢ、、が１６個の入出力端子１０ｏ〜ＩＯ＋
ｓの１つに接続されるように動作するデマルチプレクサ
回路ＤＭＰＸ実際には、１６個のデマルチプレクサ）と
、デマルチプレクサ回路ＤＭＰＸの各デマルチプレクサ
を制御するデコーダＰＥＣ２とを有する。この場合、デ
コーダＤＥＣ２はロー、コラムアドレスの下位４ビツト
ＲＡＬＲＡＯ、ＣＡＬ　、ＣＡＯに応じてデマルチプレ
クサ回路ＤＭＰＸを制御する。なお、デマルチプレクサ
回路ＤＭＰＸ内のアンド回路はたとえば第１３図に示す
ＣＭＯＳスイッチで構成される。このように構成された
バス整列回路ＢＡＣは、第３表に示す対応で、パスブロ
ックＢ□、と入出力端子■Ｏｋとを接続する。

ただし、第３表内の数字はＩＯの番号を示す。

たとえば「１４」は■０１４を示す。

上述の実施例においては、第１４図（Ａ）に示すごとく
、ポインティングビットＰＢを４×４のビット集合体の
左上隅に位置させているが、ポインティングピットＰＢ
の位置を第１４図（Ｂ）に示すごとく変更することもで
きる。この場合には、第４図における内部アドレス演算
部（つまり、インクリメンクＩＮＲ、ＩＮＣ）を第１５
図、第１６図に示すごとく一般形とする。たとえば、第
１５図においては、外部ローアドレスＲＡＯ〜ＲＡ９に
対して２つの減算も行える１０ビット加算器ＡＤＩ、Ａ
Ｄ２を設け、それぞれにおいて、ｌＲｏ　＝−１（１０
進表示）、ＩＲＩ　＝Ｏ（１０進表示）を加算する。加
算器ＡＤＩの１０ビツト出力のうち上位８ビツトを＋Ｏ
アドレスとして用い、上位２ビツトを第４図のローアド
レスＲＡＯ。

ＲＡＩとして用いる。他方、加算器ＡＤ２の１０ビツト
出力のうち上位８ビツトを＋１アドレスとして用い、上
位２ビツトは無視される。第１６図においても同様であ
る。このようにして、第１４図（Ｂ）に示すごとく、ポ
インティングピットＰＢの位置を変更できる。なお、Ｉ
Ｒｏ　、ＩＲ，。

Ｃ，、Ｃ，を他の値に変更することによりボインティン
グピッ）ＰＢの位置を４×４面内の任意の位置に変更す
ることもでき、さらに、ＲＤ　　ｒ　ＲＩ＋Ｃ，、Ｃ，
をセットするレジスタを内蔵させてポインティングピッ
トＰＢの位置を、可変とすることもできる。ここで、ポ
インティングビットＰＢの位置を変更したときには、バ
ス整列回路ＢＡＣも変更されることは言うまでもない。

また、第１４図（Ｃ）に示すごとく、バス整列回路ＢＡ
Ｃの一部をハイインピーダンスにすれば、４×４面形状
のバウンダリフリーアクセスを３×３面形状のバウンダ
リフリーアクセスに変更できる。つまり、同一チップで
複数種の面形状のバウンダリフリーアクセスが容易に可
能となる。

なお、上述の実施例においては、ビットマツプを平面（
Ｘ　、　Ｙの２次元）として与えているが、空間（Ｘ　
、　Ｙ　、　Ｚの３次元）に拡張した場合にも、同様な
階層的手法により本発明を拡張適用できる。

〔発明の効果〕

以上説明したように本発明によれば、任ｉの大きさのビ
ット集合体のアクセスに拡張できる性格を有し、しかも
デコーダは通常のものを用いることができるので大容量
化、高集積化を損わないバウンダリフリーの半導体記憶
装置を得ることができる。

【図面の簡単な説明】

・第１図は本発明の基本構成図、 第２図はビットマツプ構成を示す図、 第３Ａ図〜第３Ｃ図はバウンダリフリーを説明する図、 第４図は本発明に係る半導体記憶装置の一実施例を示す
ブロック回路図、 第５図は本発明に係るビットマツプのブロック割付けを
示す図、 第６図は第４図のセルブロックの詳細な回路図、第７図
は第６図の部分詳細図、 第８図は第６図のセレクタの詳細な回路図、第９図は第
４図のロー側スイッチ（コラム側スイッチ）の詳細な回
路図、 第１０図はローアドレスバウンダリを説明する図、 第１１図は第４図のセルブロックデータを示す図、 第１２図は第４図のバス整列回路の詳細な回路図・ 第１３図は第１２図の部分回路図、 第１４図はポインティングピットの位置を説明する図、 第１５図、第１６図は第４図に付加される内部アドレス
演算回路を示す回路図、 第１７図は従来のアドレスバウンダリが存在する半導体
記憶装置を示すブロック回路図、第１８図、第１９図は
従来のバウンダリフリーの半導体記憶装置を示すブロッ
ク回路図である。 Ｂｏ。＋Ｂｏ＋＋’セルブロック、 ＲＤＯ〜ＲＤ３：ローデコーダ、 ＣＤ０−ＣＤ３　：コラムデコーダ、 Ｒ３ＷＯ〜Ｒ３Ｗ３　：ロー側スイッチ、ｃｓｗｏ〜Ｃ
３Ｗ３　：コラム側スイッチ、ＢＡＣ：バス整列回路。

Claims (1)

1. 【特許請求の範囲】 １、ｎ行×ｍ列のメモリセルブロック　（Ｂ＿０＿０、
   Ｂ＿０＿１、・・・、Ｂ＿０＿、＿ｍ＿−＿１；Ｂ＿１
   ＿０、Ｂ＿１＿１、・・・、Ｂ＿１＿、＿ｍ＿−＿１；
   ・・・；Ｂ＿ｎ＿−＿１＿、＿０、Ｂ＿ｎ＿−＿１＿、
   ＿１、・・・、Ｂ＿ｎ＿−＿１＿、＿ｍ＿−＿１）と、
   該各行のメモリセルブロックに共通に設けられたｎ個の
   同一の行選択手段（ＲＤ）と、 前記各列のメモリセルブロックに共通に設けられたｍ個
   の同一の列選択手段（ＣＤ）と、 前記各行選択手段にローアドレス（Ａ＿Ｒ）もしくは該
   ローアドレスの隣りのローアドレス（Ａ＿Ｒ＋１）を与
   える第１のスイッチ手段（ＲＳＷ）と、前記各列選択手
   段にコラムアドレス（Ａ＿Ｃ）もしくは該コラムアドレ
   スの隣りのコラムアドレス（Ａ＿Ｃ＋１）を与える第２
   のスイッチ手段（ＣＳＷ）と、 前記各行選択手段および前記各列選択手段によりアクセ
   スされた各メモリセルブロックのｎ×ｍ個のセルを再整
   列する整列手段と、 を具備し、 所望の矩形状のビット集合体のアクセスを可能とした半
   導体記憶装置。