JPH0289279A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0289279A JPH0289279A JP63240291A JP24029188A JPH0289279A JP H0289279 A JPH0289279 A JP H0289279A JP 63240291 A JP63240291 A JP 63240291A JP 24029188 A JP24029188 A JP 24029188A JP H0289279 A JPH0289279 A JP H0289279A
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- Japan
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- row
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- selection circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000003491 array Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は画像処理に使用するのに好適の半導体メモリに
関する。
関する。
［従来の技術］
大容量半導体メモリは、その大容量性を生かして、画像
処理分野に積極的に用いられようとしている０画像処理
においては、メモリ上のあるアドレスのデータに対して
処理内容を決める際に、そのアドレスの近傍にある行−
列のデータを必要とする場合がある。従来、画像処理用
のメモリとしては大容量性という面から、ダイナミック
ＲＡＭ（ランダム・アクセス・メモリ）が使用されてき
た。
処理分野に積極的に用いられようとしている０画像処理
においては、メモリ上のあるアドレスのデータに対して
処理内容を決める際に、そのアドレスの近傍にある行−
列のデータを必要とする場合がある。従来、画像処理用
のメモリとしては大容量性という面から、ダイナミック
ＲＡＭ（ランダム・アクセス・メモリ）が使用されてき
た。
［発明が解決しようとする課題］
しかしながら、従来のダイナミックＲＡＭは、近傍のデ
ータをアクセスする必要がある場合には、必要なデータ
量分だけメモリアクセスしなおす必要があった。これは
画像処理に必要な時間の大部分が単にメモリをアクセス
しなおす時間にとられてしまうことを意味し、このため
画像処理速度の著しい低下をもたらしていた。
ータをアクセスする必要がある場合には、必要なデータ
量分だけメモリアクセスしなおす必要があった。これは
画像処理に必要な時間の大部分が単にメモリをアクセス
しなおす時間にとられてしまうことを意味し、このため
画像処理速度の著しい低下をもたらしていた。
これを具体的に定量的に説明する。 ６４０ Ｘ４８０
ドツト構成の画面において、８行×８列の近傍データを
必要とする画像処理を考える。ダイナミックＲＡＭでこ
の近傍データをアクセスしようとすると、ＲＡＭを６４
回アクセスしなおす必要がある。
ドツト構成の画面において、８行×８列の近傍データを
必要とする画像処理を考える。ダイナミックＲＡＭでこ
の近傍データをアクセスしようとすると、ＲＡＭを６４
回アクセスしなおす必要がある。
ダイナミックＲＡＭの１回のアクセスには通常２００ｎ
ｓ程度の時間を必要とするため、６４回のアクセスは１
２．８μｓの時間を必要とする。従って、この時間だけ
待って始めて１アドレス分の画像データを決めることに
なり、６４０ Ｘ ４８０ドツト構成の画面全体のデー
タを決定するのには、１２．８μｓ×６４０ Ｘ４８０
岬４秒という時間を必要とする。このように画像デー
タを決めるのに長時間を要するということは、リアルタ
イム性を要求される画像処理分野において大きな問題と
なっている。
ｓ程度の時間を必要とするため、６４回のアクセスは１
２．８μｓの時間を必要とする。従って、この時間だけ
待って始めて１アドレス分の画像データを決めることに
なり、６４０ Ｘ ４８０ドツト構成の画面全体のデー
タを決定するのには、１２．８μｓ×６４０ Ｘ４８０
岬４秒という時間を必要とする。このように画像デー
タを決めるのに長時間を要するということは、リアルタ
イム性を要求される画像処理分野において大きな問題と
なっている。
本発明はかかる問題点に鑑みてなされたものであって、
高速の画像処理が可能な半導体メモリを提供することを
目的とする。
高速の画像処理が可能な半導体メモリを提供することを
目的とする。
［課題を解決するための手段］
本発明に係る半導体メモリは、ｎ、ｍ、に、ＩＮ、Ｍ、
Ｋ及びＬを自然数とし、それらの間にＮ！ ＝２” 、Ｍ＝２’″、Ｋ＝２’ 、Ｌ＝２ 、ｋ＞
ｎ、４１＞ｍの関係があるとき、Ｋ行り列で構成された
アドレスを行方向及び列方向に夫々Ｎ分割及びＭ分割し
、Ｎ分割した行方向の各分割ブロックにはその行アドレ
スのモジューロｍｏｄ （Ｎ ＞が等しいものを集めて
配置し、Ｍ分割した列方向の各分割ブロックにはその列
アドレスのモジューロＩＴＩｏｄ （Ｍ）が等しいもの
を集めて配置したメモリセルアレイと、 行アドレスを指定するときには、行アドレスにビットの
うち下位ｎビットを除いた上位行アドレス（ｋ−ｎ）ビ
ットが同一であるＮ本の行を全て選択する行選択回路と
、 列アドレスを指定するときには、列アドレスｊビットの
うち下位ｍビットを除いた上位列アドレス（、！（−ｍ
）ビットが同一であるＭ本の列を全て選択する列選択回
路と、 前記行選択回路及び列選択回路によって指定されるＮ×
Ｍ個のセルデータに対し、一定の順序で入出力を行うセ
ル選択回路とを有することを特徴とする。
Ｋ及びＬを自然数とし、それらの間にＮ！ ＝２” 、Ｍ＝２’″、Ｋ＝２’ 、Ｌ＝２ 、ｋ＞
ｎ、４１＞ｍの関係があるとき、Ｋ行り列で構成された
アドレスを行方向及び列方向に夫々Ｎ分割及びＭ分割し
、Ｎ分割した行方向の各分割ブロックにはその行アドレ
スのモジューロｍｏｄ （Ｎ ＞が等しいものを集めて
配置し、Ｍ分割した列方向の各分割ブロックにはその列
アドレスのモジューロＩＴＩｏｄ （Ｍ）が等しいもの
を集めて配置したメモリセルアレイと、 行アドレスを指定するときには、行アドレスにビットの
うち下位ｎビットを除いた上位行アドレス（ｋ−ｎ）ビ
ットが同一であるＮ本の行を全て選択する行選択回路と
、 列アドレスを指定するときには、列アドレスｊビットの
うち下位ｍビットを除いた上位列アドレス（、！（−ｍ
）ビットが同一であるＭ本の列を全て選択する列選択回
路と、 前記行選択回路及び列選択回路によって指定されるＮ×
Ｍ個のセルデータに対し、一定の順序で入出力を行うセ
ル選択回路とを有することを特徴とする。
［作用コ
本発明においては、行選択回路及び列選択回路により、
１図のアドレス指定によりＮ×Ｍ個のデータをセル選択
回路に出力し、更にセル選択回路がこのセルデータを一
定の順序で選択して入出力する。この順次アクセスはシ
リアルメモリのアクセス速度で入出力可能であるから、
本発明により極めて高速度で画面全体のデータを決定す
ることができる。
１図のアドレス指定によりＮ×Ｍ個のデータをセル選択
回路に出力し、更にセル選択回路がこのセルデータを一
定の順序で選択して入出力する。この順次アクセスはシ
リアルメモリのアクセス速度で入出力可能であるから、
本発明により極めて高速度で画面全体のデータを決定す
ることができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例を示す図である。このメモリセ
ルアレイはアドレスかに行及びＬ列で構成されており、
行方向にＮ分割され、列方向にＭ分割されている。但し
、Ｎ、Ｍ、に、Ｌは自然数であり、また、ｎ、ｍ、に、
βを自然数とすると、これらの間には以下に示す関係が
ある。
ルアレイはアドレスかに行及びＬ列で構成されており、
行方向にＮ分割され、列方向にＭ分割されている。但し
、Ｎ、Ｍ、に、Ｌは自然数であり、また、ｎ、ｍ、に、
βを自然数とすると、これらの間には以下に示す関係が
ある。
Ｎ＝２”
Ｍ＝２Ｉｎ
Ｋ＝２’
Ｌ＝２’
ｋ＞ｎ
（〉ｍ
これにより、Ｋ行り列のメモリセルアレイはＮ×Ｍ個の
分割ブロックに分割される。そして、各ブロックを（０
，Ｏ）乃至（Ｎ−１，Ｍ−１）の座標で指定すると、セ
ルアレイ（０，Ｏ）乃至（Ｎ−１，Ｍ−１）に対し、行
アドレス選択回路１０と列アドレス選択回路２０を配置
する０行アドレス選択回路１０にはにビットの行ア下レ
ス、列アドレス選択回路２０にはｇビットの列アドレス
が入力される。
分割ブロックに分割される。そして、各ブロックを（０
，Ｏ）乃至（Ｎ−１，Ｍ−１）の座標で指定すると、セ
ルアレイ（０，Ｏ）乃至（Ｎ−１，Ｍ−１）に対し、行
アドレス選択回路１０と列アドレス選択回路２０を配置
する０行アドレス選択回路１０にはにビットの行ア下レ
ス、列アドレス選択回路２０にはｇビットの列アドレス
が入力される。
各分割セルアレイ（ｊ、ｉ）［但し、ｊ、ｉは夫々Ｎ−
１，Ｍ−１以下の自然数］は夫々行・列アドレスのモジ
ューロｎ＋ｏｄ （Ｎ ）及びｍｏｄ （Ｍ ）が共通
であって、夫々ｊ及びｉであるアドレスを配置する。但
し、モジューロ（ｍｏｄｕｌｏ） ｎｏｄ （Ｎ ）
とは行アドレスをＮで除したときの剰余であり、モジュ
ーロｍｏｄ （Ｍ ）とは列アドレスをＭで除したとき
の剰余である。そして、ｍｏｄ（Ｎ）＝ｊ、ｍｏｄ（Ｍ
）＝ｉのアドレスをセルアレイ（ｊ、ｉ）に集める。例
えば、セルアレイ（０，Ｏ）にはｎｏｄ（Ｎ）＝Ｑ、ｎ
＋ｏｄ （Ｍ、） ＝ Ｏのアドレス、即ち、行アドレ
スとしてはＯ，Ｎ、２Ｎ、３Ｎ・・・（Ｋ−Ｎ−１）を
配置し、列アドレスとしては０゜Ｍ、２Ｍ、３Ｍ・・・
（Ｌ−Ｍ−１）を配置する。
１，Ｍ−１以下の自然数］は夫々行・列アドレスのモジ
ューロｎ＋ｏｄ （Ｎ ）及びｍｏｄ （Ｍ ）が共通
であって、夫々ｊ及びｉであるアドレスを配置する。但
し、モジューロ（ｍｏｄｕｌｏ） ｎｏｄ （Ｎ ）
とは行アドレスをＮで除したときの剰余であり、モジュ
ーロｍｏｄ （Ｍ ）とは列アドレスをＭで除したとき
の剰余である。そして、ｍｏｄ（Ｎ）＝ｊ、ｍｏｄ（Ｍ
）＝ｉのアドレスをセルアレイ（ｊ、ｉ）に集める。例
えば、セルアレイ（０，Ｏ）にはｎｏｄ（Ｎ）＝Ｑ、ｎ
＋ｏｄ （Ｍ、） ＝ Ｏのアドレス、即ち、行アドレ
スとしてはＯ，Ｎ、２Ｎ、３Ｎ・・・（Ｋ−Ｎ−１）を
配置し、列アドレスとしては０゜Ｍ、２Ｍ、３Ｍ・・・
（Ｌ−Ｍ−１）を配置する。
行アドレス選択回路１０は、行アドレスの下位ｎビット
（Ｎ＝２’ ）を除いた上位アドレスが同じＮ本の行を
同時に選択する。第１図に示した例では、セルアレイ（
０，ｉ）［但し、ｉ；０乃至Ｍ−１］においては、２Ｎ
の行アドレスを、セルアレイ（１，ｉ）においては、２
Ｎ＋１の行アドレスを、セルアレイ（Ｎ−１，ｉ）にお
いては、２Ｎ＋Ｎ−１＝３Ｎ−１の行アドレスを夫々選
択している。
（Ｎ＝２’ ）を除いた上位アドレスが同じＮ本の行を
同時に選択する。第１図に示した例では、セルアレイ（
０，ｉ）［但し、ｉ；０乃至Ｍ−１］においては、２Ｎ
の行アドレスを、セルアレイ（１，ｉ）においては、２
Ｎ＋１の行アドレスを、セルアレイ（Ｎ−１，ｉ）にお
いては、２Ｎ＋Ｎ−１＝３Ｎ−１の行アドレスを夫々選
択している。
次いで、列アドレス選択回路２０は、列アドレスの下位
ｍビット（Ｍ＝２” ’）を除いた上位アドレスが同じ
Ｍ本の列を選択する。第１図に示した例では、セルアレ
イ（ｊ、Ｏ）［但し、ｊ；０乃至Ｎ−１］においては、
Ｍの行アドレスを、セルアレイ（ｊ、１）においては、
２Ｍ＋１の行アドレスを、セルアレイ（ｊ、Ｍ−１）に
おいては、３Ｍ−１の行アドレスを夫々選択している。
ｍビット（Ｍ＝２” ’）を除いた上位アドレスが同じ
Ｍ本の列を選択する。第１図に示した例では、セルアレ
イ（ｊ、Ｏ）［但し、ｊ；０乃至Ｎ−１］においては、
Ｍの行アドレスを、セルアレイ（ｊ、１）においては、
２Ｍ＋１の行アドレスを、セルアレイ（ｊ、Ｍ−１）に
おいては、３Ｍ−１の行アドレスを夫々選択している。
セルアレイ（０，ｉ）［但し、ｉ；０乃至Ｍ１］におい
て選択されるＭ個のセルデータはデータバス３０を介し
てセル選択回路４０に入力される。セルアレイ（１，ｉ
）・・・（Ｎ−１，ｉ）において選択される夫々Ｍ個の
データもデータバス３０を介してセル選択回路４０に入
力される。このセル選択回路４０はこのＮ×Ｍ個のセル
データに対し、一定の順序で入出力を行う、なお、セル
選択回路４０には人出力バッファ５０が接続されている
。
て選択されるＭ個のセルデータはデータバス３０を介し
てセル選択回路４０に入力される。セルアレイ（１，ｉ
）・・・（Ｎ−１，ｉ）において選択される夫々Ｍ個の
データもデータバス３０を介してセル選択回路４０に入
力される。このセル選択回路４０はこのＮ×Ｍ個のセル
データに対し、一定の順序で入出力を行う、なお、セル
選択回路４０には人出力バッファ５０が接続されている
。
上述の如く構成された半導体メモリにおいては、メモリ
に対する１回のアドレス指定において、ＮｘＭ個のデー
タをセル選択回路４０によって選択できる。従って、（
２Ｎ、Ｍ）番地を先頭番地とすると、その近傍のＮｘＭ
個のセルデータを一気に指定できる。この場合のアドレ
スの関係を第２図に示した。このように、セル選択回路
４０により一定の順序でセル選択を行ない、入出力を行
うことは、従来のランダムアクセスメモリに比して、大
幅に高速のアクセスを可能としており、本実施例により
高速の画像処理が実現できる。
に対する１回のアドレス指定において、ＮｘＭ個のデー
タをセル選択回路４０によって選択できる。従って、（
２Ｎ、Ｍ）番地を先頭番地とすると、その近傍のＮｘＭ
個のセルデータを一気に指定できる。この場合のアドレ
スの関係を第２図に示した。このように、セル選択回路
４０により一定の順序でセル選択を行ない、入出力を行
うことは、従来のランダムアクセスメモリに比して、大
幅に高速のアクセスを可能としており、本実施例により
高速の画像処理が実現できる。
これを定量的に説明する。先ず、本発明の実施例に係る
半導体メモリにより、６４０ Ｘ４８０ドツト楕成の画
面の画像処理をする場合を考える。また、従来例と同じ
く８行×８列の近傍のデータを必要とする画像処理を前
提とする。本実施例においては、１回のアドレス指定の
ために、２００ｎｓを必要とするが、それ以後は既に選
択された６４個のセルデータに対する順次アクセスでよ
い。また、この順次アクセスの際には、通常のシリアル
メモリのアクセスである３０ｎｓのデータ速度で入出力
可能である。従って、６４個のデータのアクセスに要す
る時価は２００ｎ ｓ ＋３０ｎ ｓ Ｘ６３’＝２
ｕ ｓである。
半導体メモリにより、６４０ Ｘ４８０ドツト楕成の画
面の画像処理をする場合を考える。また、従来例と同じ
く８行×８列の近傍のデータを必要とする画像処理を前
提とする。本実施例においては、１回のアドレス指定の
ために、２００ｎｓを必要とするが、それ以後は既に選
択された６４個のセルデータに対する順次アクセスでよ
い。また、この順次アクセスの際には、通常のシリアル
メモリのアクセスである３０ｎｓのデータ速度で入出力
可能である。従って、６４個のデータのアクセスに要す
る時価は２００ｎ ｓ ＋３０ｎ ｓ Ｘ６３’＝２
ｕ ｓである。
２μｓが１アドレス分の画像データ処理用のアクセスに
かかる時間であり、６４０ Ｘ４８０ドツト構成の画面
全体のデータを決定するのには約０．６秒で処理が終了
する。これは、従来技術に比して、６倍以上の高速化が
可能となっていることを示す。
かかる時間であり、６４０ Ｘ４８０ドツト構成の画面
全体のデータを決定するのには約０．６秒で処理が終了
する。これは、従来技術に比して、６倍以上の高速化が
可能となっていることを示す。
第２図は本発明の他の実施例を示す。
セルアレイ１乃至４は、いずれも、第１図に示したセル
アレイと同一のブロック配列及びアドレス配列を有する
。このセルアレイ１乃至４を同一チップ内にもち、その
各セルアレイ１乃至４に対し、第１の実施例と同様のア
ドレス選択を同時に行う、即ち、行アドレス選択回路１
１と列アドレス選択回路２１を配置する。そして、各メ
モリセルアレイにおいて選択されるセルのデ゛−夕をデ
ータバス３１乃至３４を介してセル選択回路４１に入力
する。セル選択回路４１には、更に人出カバッファ５１
が接続されている。これにより、Ｋ行り列×４ビットの
近傍アクセスメモリを構成できる。本実施例においても
、第１図に示す実施例と同様の効果を奏する。
アレイと同一のブロック配列及びアドレス配列を有する
。このセルアレイ１乃至４を同一チップ内にもち、その
各セルアレイ１乃至４に対し、第１の実施例と同様のア
ドレス選択を同時に行う、即ち、行アドレス選択回路１
１と列アドレス選択回路２１を配置する。そして、各メ
モリセルアレイにおいて選択されるセルのデ゛−夕をデ
ータバス３１乃至３４を介してセル選択回路４１に入力
する。セル選択回路４１には、更に人出カバッファ５１
が接続されている。これにより、Ｋ行り列×４ビットの
近傍アクセスメモリを構成できる。本実施例においても
、第１図に示す実施例と同様の効果を奏する。
［発明の効果］
以上説明したように、本発明は近傍アドレスのデータを
一気に選択するものであり、従来のＲＡＭを使用した画
像処理に比して、画像処理速度が極めて高速になるとい
う効果を奏する。
一気に選択するものであり、従来のＲＡＭを使用した画
像処理に比して、画像処理速度が極めて高速になるとい
う効果を奏する。
第１図は本発明の実施例を示す図、第２図はその論理ア
ドレスを示す図、第３図は本発明の他の実施例を示す図
である。
ドレスを示す図、第３図は本発明の他の実施例を示す図
である。
Claims (1)
- （１）ｎ、ｍ、ｋ、ｌ、Ｎ、Ｍ、Ｋ及びＬを自然数とし
、それらの間にＮ＝２＾ｎ、Ｍ＝２＾ｍ、Ｋ＝２＾ｋ、
Ｌ＝２＾ｌ、ｋ＞ｎ、ｌ＞ｍの関係があるとき、Ｋ行Ｌ
列で構成されたアドレスを行方向及び列方向に夫々Ｎ分
割及びＭ分割し、Ｎ分割した行方向の各分割ブロックに
はその行アドレスのモジューロｍｏｄ（Ｎ）が等しいも
のを集めて配置し、Ｍ分割した列方向の各分割ブロック
にはその列アドレスのモジューロｍｏｄ（Ｍ）が等しい
ものを集めて配置したメモリセルアレイと、 行アドレスを指定するときには、行アドレスｋビットの
うち下位ｎビットを除いた上位行アドレス（ｋ−ｎ）ビ
ットが同一であるＮ本の行を全て選択する行選択回路と
、 列アドレスを指定するときには、列アドレスｌビットの
うち下位ｍビットを除いた上位列アドレス（ｌ−ｍ）ビ
ットが同一であるＭ本の列を全て選択する列選択回路と
、 前記行選択回路及び列選択回路によって指定されるＮ×
Ｍ個のセルデータに対し、一定の順序で入出力を行うセ
ル選択回路とを有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240291A JPH0289279A (ja) | 1988-09-26 | 1988-09-26 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240291A JPH0289279A (ja) | 1988-09-26 | 1988-09-26 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0289279A true JPH0289279A (ja) | 1990-03-29 |
Family
ID=17057297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63240291A Pending JPH0289279A (ja) | 1988-09-26 | 1988-09-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0289279A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000074058A1 (fr) * | 1999-05-28 | 2000-12-07 | Hitachi, Ltd. | Stockage, procede de stockage et systeme de traitement de donnees |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152092A (ja) * | 1986-12-16 | 1988-06-24 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-09-26 JP JP63240291A patent/JPH0289279A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152092A (ja) * | 1986-12-16 | 1988-06-24 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000074058A1 (fr) * | 1999-05-28 | 2000-12-07 | Hitachi, Ltd. | Stockage, procede de stockage et systeme de traitement de donnees |
| US6671219B1 (en) | 1999-05-28 | 2003-12-30 | Hitachi, Ltd. | Storage, storage method, and data processing system |
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