JPH117765A - 半導体記憶装置のワード線選択方法及び半導体記憶装置 - Google Patents
半導体記憶装置のワード線選択方法及び半導体記憶装置Info
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- JPH117765A JPH117765A JP9159747A JP15974797A JPH117765A JP H117765 A JPH117765 A JP H117765A JP 9159747 A JP9159747 A JP 9159747A JP 15974797 A JP15974797 A JP 15974797A JP H117765 A JPH117765 A JP H117765A
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Abstract
(57)【要約】
【課題】カラム以上のデータのシリアルアクセスを高速
に行うことができる半導体記憶装置を提供する。 【解決手段】複数のメモリセルＣ(0,0) 〜Ｃ(n,3) のワ
ード線を、各行において最初に選択される列のメモリセ
ルＣ(0,0) 〜Ｃ(n,0) が接続された第１ワード線ＷＬa0
〜ＷＬanと、その他の列を構成するメモリセルＣ(0,1)
〜Ｃ(n,3) が接続された第２ワード線ＷＬb0〜ＷＬbnと
に分割する。各ワードライン選択回路ＷＳ０〜ＷＳｎ
は、カラムデコード信号ＣＤ３に基づいて各行の最後の
列が選択され、且つ、１行前の第２ワード線ＷＬbn，Ｗ
Ｌb0〜ＷＬbn-1が活性化されたときに当該行の第１ワー
ド線ＷＬa0〜ＷＬanを活性化する。
に行うことができる半導体記憶装置を提供する。 【解決手段】複数のメモリセルＣ(0,0) 〜Ｃ(n,3) のワ
ード線を、各行において最初に選択される列のメモリセ
ルＣ(0,0) 〜Ｃ(n,0) が接続された第１ワード線ＷＬa0
〜ＷＬanと、その他の列を構成するメモリセルＣ(0,1)
〜Ｃ(n,3) が接続された第２ワード線ＷＬb0〜ＷＬbnと
に分割する。各ワードライン選択回路ＷＳ０〜ＷＳｎ
は、カラムデコード信号ＣＤ３に基づいて各行の最後の
列が選択され、且つ、１行前の第２ワード線ＷＬbn，Ｗ
Ｌb0〜ＷＬbn-1が活性化されたときに当該行の第１ワー
ド線ＷＬa0〜ＷＬanを活性化する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置及び
ワード線選択方法に関するものである。近年の半導体記
憶装置は、大容量化が進められると共に、アクセスの高
速化が進められている。そして、半導体記憶装置は、ア
ドレスをランダムにアクセスする使用方法と、アドレス
を順に増加又は減少させてアクセスする使用方法に用い
られる。そのため、どちらの使用方法でも高速アクセ
ス、高周波数動作が要求されている。
ワード線選択方法に関するものである。近年の半導体記
憶装置は、大容量化が進められると共に、アクセスの高
速化が進められている。そして、半導体記憶装置は、ア
ドレスをランダムにアクセスする使用方法と、アドレス
を順に増加又は減少させてアクセスする使用方法に用い
られる。そのため、どちらの使用方法でも高速アクセ
ス、高周波数動作が要求されている。
【０００２】
【従来の技術】従来、例えば画像処理等の大量な連続す
るデータを扱う処理では、その処理の対象となるデータ
をＦＩＦＯ（first-in first-out）やＶＲＡＭ（Video
RAM ）等のメモリに記憶させている。従って、これらの
メモリでは、アドレスを順に増加又は減少させてデータ
をアクセス（読み出し・書き込み）するシリアルアクセ
スが行われる。そして、処理の高速化に伴い、メモリに
対して高速アクセスを行うために例えばパイプライン方
式や、ワード数（各ワード線に接続されたメモリセルの
数）分のレジスタを予め用意する方式等が用いられてい
る。
るデータを扱う処理では、その処理の対象となるデータ
をＦＩＦＯ（first-in first-out）やＶＲＡＭ（Video
RAM ）等のメモリに記憶させている。従って、これらの
メモリでは、アドレスを順に増加又は減少させてデータ
をアクセス（読み出し・書き込み）するシリアルアクセ
スが行われる。そして、処理の高速化に伴い、メモリに
対して高速アクセスを行うために例えばパイプライン方
式や、ワード数（各ワード線に接続されたメモリセルの
数）分のレジスタを予め用意する方式等が用いられてい
る。
【０００３】パイプライン方式では、入力されるアドレ
スのデコードやメモリセルからデータの読み出し等の複
数の処理を同時に行うことで、高周波動作する。ワード
数分のデータを用意する方法では、活性化されたワード
線に接続されたメモリセルのデータを読み出す時に同一
ワード線に接続された他のメモリセルのデータを予めレ
ジスタに読み出し、アドレスが指定されたときにレジス
タから出力することでメモリセルから直接読み出す場合
に比べて時間を短縮してアクセスを高速化する。
スのデコードやメモリセルからデータの読み出し等の複
数の処理を同時に行うことで、高周波動作する。ワード
数分のデータを用意する方法では、活性化されたワード
線に接続されたメモリセルのデータを読み出す時に同一
ワード線に接続された他のメモリセルのデータを予めレ
ジスタに読み出し、アドレスが指定されたときにレジス
タから出力することでメモリセルから直接読み出す場合
に比べて時間を短縮してアクセスを高速化する。
【０００４】
【発明が解決しようとする課題】しかしながら、パイプ
ライン方式では、指定したアドレスに対してそのアドレ
スから読み出されたデータがパイプラインの段数分だけ
遅れたサイクルに出力される。また、ワード数分のレジ
スタを用意する方式では、そのレジスタ数を越える数の
データをアクセスする場合にワード線を切り換える必要
があるため、切り替わったワード線に接続されたメモリ
セルのデータがレジスタに読み出されるまでの間、デー
タ出力が遅れる。
ライン方式では、指定したアドレスに対してそのアドレ
スから読み出されたデータがパイプラインの段数分だけ
遅れたサイクルに出力される。また、ワード数分のレジ
スタを用意する方式では、そのレジスタ数を越える数の
データをアクセスする場合にワード線を切り換える必要
があるため、切り替わったワード線に接続されたメモリ
セルのデータがレジスタに読み出されるまでの間、デー
タ出力が遅れる。
【０００５】従って、従来の方式では、連続したデータ
を書き込むライトサイクル内、連続したデータを読み出
すリードサイクル内にメモリに記憶された全ワード又は
用意されたレジスタ数以上のワードを高速にシリアルア
クセスすることができなかった。
を書き込むライトサイクル内、連続したデータを読み出
すリードサイクル内にメモリに記憶された全ワード又は
用意されたレジスタ数以上のワードを高速にシリアルア
クセスすることができなかった。
【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的はカラム以上のデータのシ
リアルアクセスを高速に行うことができる半導体記憶装
置のワード線選択方法及び半導体記憶装置を提供するこ
とにある。
れたものであって、その目的はカラム以上のデータのシ
リアルアクセスを高速に行うことができる半導体記憶装
置のワード線選択方法及び半導体記憶装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、複数のワード線とビット
線との間に接続されて複数の行及び列の２次元に配列さ
れた複数のメモリセルに対して、各ワード線に接続され
た複数のメモリセルが順次選択されると共に各ワード線
が順次選択されてシリアルアクセスされる半導体装置の
ワード線選択方法であって、前記各行のワード線を各行
の最初に選択される列に対応した第１ワード線と各行の
他のメモリセルの第２ワード線とに分割し、その時の行
における最後の列に対応した第２ワード線と次の行の最
初に選択される列に対応した第１ワード線とを同時に選
択し、各行の第１ワード線に接続されたメモリセルがア
クセスされたときには当該行の第２ワード線を選択する
ようにした。
め、請求項１に記載の発明は、複数のワード線とビット
線との間に接続されて複数の行及び列の２次元に配列さ
れた複数のメモリセルに対して、各ワード線に接続され
た複数のメモリセルが順次選択されると共に各ワード線
が順次選択されてシリアルアクセスされる半導体装置の
ワード線選択方法であって、前記各行のワード線を各行
の最初に選択される列に対応した第１ワード線と各行の
他のメモリセルの第２ワード線とに分割し、その時の行
における最後の列に対応した第２ワード線と次の行の最
初に選択される列に対応した第１ワード線とを同時に選
択し、各行の第１ワード線に接続されたメモリセルがア
クセスされたときには当該行の第２ワード線を選択する
ようにした。
【０００８】請求項２に記載の発明は、請求項１に記載
の半導体記憶装置のワード線選択方法において、前記最
初の行に対して、最初の列のメモリセルからシリアルア
クセスが開始される場合に、当該メモリセルが接続され
た第１ワード線を選択するようにした。
の半導体記憶装置のワード線選択方法において、前記最
初の行に対して、最初の列のメモリセルからシリアルア
クセスが開始される場合に、当該メモリセルが接続され
た第１ワード線を選択するようにした。
【０００９】請求項３に記載の発明は、請求項１に記載
の半導体記憶装置のワード線選択方法において、前記全
ての行に対して、最初の列のメモリセルからシリアルア
クセスが開始される場合に、当該メモリセルが接続され
た第１ワード線を選択するようにした。
の半導体記憶装置のワード線選択方法において、前記全
ての行に対して、最初の列のメモリセルからシリアルア
クセスが開始される場合に、当該メモリセルが接続され
た第１ワード線を選択するようにした。
【００１０】請求項４に記載の発明は、複数のワード線
とビット線との間に接続されて複数の行及び列に配列さ
れた複数のメモリセルに対して、各行のメモリセルが列
方向に順次選択されると共に行方向に順次選択されてア
クセスされる半導体記憶装置において、前記ワード線を
前記各行において最初に選択される列を構成するメモリ
セルが接続された第１ワード線とその他の列を構成する
メモリセルが接続された第２ワード線とに分割し、前記
各行に対応して設けられ、該行の第１ワード線と第２ワ
ード線が接続されるとともに各行の１つ前に選択される
行の第２ワード線が接続され、該第２ワード線に接続さ
れて順次選択されるメモリセルのうちの最後の列に対応
したメモリセルが選択されたか否かを判断し、前記メモ
リセルが選択されたときに前記第１ワード線を選択し、
第１ワード線に接続されたメモリセルがアクセスされる
ときに当該行の第２ワード線を選択するワードライン選
択回路を備えた。
とビット線との間に接続されて複数の行及び列に配列さ
れた複数のメモリセルに対して、各行のメモリセルが列
方向に順次選択されると共に行方向に順次選択されてア
クセスされる半導体記憶装置において、前記ワード線を
前記各行において最初に選択される列を構成するメモリ
セルが接続された第１ワード線とその他の列を構成する
メモリセルが接続された第２ワード線とに分割し、前記
各行に対応して設けられ、該行の第１ワード線と第２ワ
ード線が接続されるとともに各行の１つ前に選択される
行の第２ワード線が接続され、該第２ワード線に接続さ
れて順次選択されるメモリセルのうちの最後の列に対応
したメモリセルが選択されたか否かを判断し、前記メモ
リセルが選択されたときに前記第１ワード線を選択し、
第１ワード線に接続されたメモリセルがアクセスされる
ときに当該行の第２ワード線を選択するワードライン選
択回路を備えた。
【００１１】請求項５に記載の発明は、請求項４に記載
の半導体記憶装置において、前記第２ワード線が接続さ
れ、入力されるロウアドレス信号に基づいて前記複数の
第２ワード線のうちの１つを選択するロウデコーダと、
カラムアドレス信号が入力され、該カラムアドレス信号
をデコードしてカラムデコード信号を生成するカラムデ
コーダと、前記複数のビット線が接続され、前記カラム
デコード信号が入力され、該カラムデコード信号に対応
したビット線を選択するカラムセレクタとを備え、前記
各ワード線選択回路には前記カラムデコード信号が入力
され、該カラムデコード信号に基づいて、該第２ワード
線に接続されて順次選択されるメモリセルのうちの最後
の列に対応したメモリセルが選択されたか否かを判断
し、前記メモリセルが選択されたときに前記第１ワード
線を選択するようにした。
の半導体記憶装置において、前記第２ワード線が接続さ
れ、入力されるロウアドレス信号に基づいて前記複数の
第２ワード線のうちの１つを選択するロウデコーダと、
カラムアドレス信号が入力され、該カラムアドレス信号
をデコードしてカラムデコード信号を生成するカラムデ
コーダと、前記複数のビット線が接続され、前記カラム
デコード信号が入力され、該カラムデコード信号に対応
したビット線を選択するカラムセレクタとを備え、前記
各ワード線選択回路には前記カラムデコード信号が入力
され、該カラムデコード信号に基づいて、該第２ワード
線に接続されて順次選択されるメモリセルのうちの最後
の列に対応したメモリセルが選択されたか否かを判断
し、前記メモリセルが選択されたときに前記第１ワード
線を選択するようにした。
【００１２】請求項６に記載の発明は、請求項４又は５
に記載の半導体記憶装置において、前記最初の行に設け
られたワードライン選択回路は、最初の列のメモリセル
からシリアルアクセスが開始された場合には、当該メモ
リセルが接続された第１ワード線を選択するようにし
た。
に記載の半導体記憶装置において、前記最初の行に設け
られたワードライン選択回路は、最初の列のメモリセル
からシリアルアクセスが開始された場合には、当該メモ
リセルが接続された第１ワード線を選択するようにし
た。
【００１３】請求項７に記載の発明は、請求項４又は５
に記載の半導体記憶装置において、前記全ての行に設け
られたワードライン選択回路は、最初の列のメモリセル
からシリアルアクセスが開始された場合には、当該メモ
リセルが接続された第１ワード線を選択するようにし
た。
に記載の半導体記憶装置において、前記全ての行に設け
られたワードライン選択回路は、最初の列のメモリセル
からシリアルアクセスが開始された場合には、当該メモ
リセルが接続された第１ワード線を選択するようにし
た。
【００１４】（作用）従って、請求項１に記載の発明に
よれば、各行のワード線が各行の最初に選択される列に
対応した第１ワード線と各行の他のメモリセルの第２ワ
ード線とに分割される。そして、その時の行における最
後の列に対応した第２ワード線と次の行の最初に選択さ
れる列に対応した第１ワード線とが同時に選択され、同
時に読み出される。また、各行の第１ワード線に接続さ
れたメモリセルがアクセスされたときには当該行の第２
ワード線が選択されデータが読み出される。
よれば、各行のワード線が各行の最初に選択される列に
対応した第１ワード線と各行の他のメモリセルの第２ワ
ード線とに分割される。そして、その時の行における最
後の列に対応した第２ワード線と次の行の最初に選択さ
れる列に対応した第１ワード線とが同時に選択され、同
時に読み出される。また、各行の第１ワード線に接続さ
れたメモリセルがアクセスされたときには当該行の第２
ワード線が選択されデータが読み出される。
【００１５】請求項２に記載の発明によれば、最初の行
に対して、最初の列のメモリセルからシリアルアクセス
が開始される場合に、当該メモリセルが接続された第１
ワード線が選択され、データが読み出される。
に対して、最初の列のメモリセルからシリアルアクセス
が開始される場合に、当該メモリセルが接続された第１
ワード線が選択され、データが読み出される。
【００１６】請求項３に記載の発明によれば、全ての行
に対して、最初の列のメモリセルからシリアルアクセス
が開始される場合に、当該メモリセルが接続された第１
ワード線が選択され、データが読み出される。
に対して、最初の列のメモリセルからシリアルアクセス
が開始される場合に、当該メモリセルが接続された第１
ワード線が選択され、データが読み出される。
【００１７】請求項４に記載の発明によれば、半導体記
憶装置のワード線が各行において最初に選択される列を
構成するメモリセルが接続された第１ワード線とその他
の列を構成するメモリセルが接続された第２ワード線と
に分割される。
憶装置のワード線が各行において最初に選択される列を
構成するメモリセルが接続された第１ワード線とその他
の列を構成するメモリセルが接続された第２ワード線と
に分割される。
【００１８】各行にはそれぞれワードライン選択回路が
設けられる。ワードライン選択回路は、該行の第１ワー
ド線と第２ワード線が接続されるとともに各行の１つ前
に選択される行の第２ワード線が接続される。ワードラ
イン選択回路は、第２ワード線に接続されて順次選択さ
れるメモリセルのうちの最後の列に対応したメモリセル
が選択されたか否かを判断し、メモリセルが選択された
ときに第１ワード線を選択する。従って、第２ワード線
に接続された最後の列に対応したメモリセルのデータ
と、し、第１ワード線に接続されたメモリセルのデータ
が同時に読み出される。また、ワードライン選択回路
は、第１ワード線に接続されたメモリセルがアクセスさ
れるときに当該行の第２ワード線を選択する。
設けられる。ワードライン選択回路は、該行の第１ワー
ド線と第２ワード線が接続されるとともに各行の１つ前
に選択される行の第２ワード線が接続される。ワードラ
イン選択回路は、第２ワード線に接続されて順次選択さ
れるメモリセルのうちの最後の列に対応したメモリセル
が選択されたか否かを判断し、メモリセルが選択された
ときに第１ワード線を選択する。従って、第２ワード線
に接続された最後の列に対応したメモリセルのデータ
と、し、第１ワード線に接続されたメモリセルのデータ
が同時に読み出される。また、ワードライン選択回路
は、第１ワード線に接続されたメモリセルがアクセスさ
れるときに当該行の第２ワード線を選択する。
【００１９】請求項５に記載の発明によれば、半導体記
憶装置はロウデコーダ、カラムデコーダ、カラムセレク
タを備える。ロウデコーダには第２ワード線が接続さ
れ、入力されるロウアドレス信号に基づいて複数の第２
ワード線のうちの１つが選択される。カラムデコーダに
はカラムアドレス信号が入力され、該カラムアドレス信
号をデコードしてカラムデコード信号が生成される。カ
ラムセレクタには複数のビット線が接続され、カラムデ
コード信号が入力され、該カラムデコード信号に対応し
たビット線が選択される。そして、各ワード線選択回路
にはカラムデコード信号が入力され、該カラムデコード
信号に基づいて、該第２ワード線に接続されて順次選択
されるメモリセルのうちの最後の列に対応したメモリセ
ルが選択されたか否かが判断され、メモリセルが選択さ
れたときに第１ワード線が選択され、最後の列のメモリ
セルと次の行の最初もメモリセルのデータが読み出され
る。
憶装置はロウデコーダ、カラムデコーダ、カラムセレク
タを備える。ロウデコーダには第２ワード線が接続さ
れ、入力されるロウアドレス信号に基づいて複数の第２
ワード線のうちの１つが選択される。カラムデコーダに
はカラムアドレス信号が入力され、該カラムアドレス信
号をデコードしてカラムデコード信号が生成される。カ
ラムセレクタには複数のビット線が接続され、カラムデ
コード信号が入力され、該カラムデコード信号に対応し
たビット線が選択される。そして、各ワード線選択回路
にはカラムデコード信号が入力され、該カラムデコード
信号に基づいて、該第２ワード線に接続されて順次選択
されるメモリセルのうちの最後の列に対応したメモリセ
ルが選択されたか否かが判断され、メモリセルが選択さ
れたときに第１ワード線が選択され、最後の列のメモリ
セルと次の行の最初もメモリセルのデータが読み出され
る。
【００２０】請求項６に記載の発明によれば、最初の行
に設けられたワードライン選択回路は、最初の列のメモ
リセルからシリアルアクセスが開始された場合には、当
該メモリセルが接続された第１ワード線を選択し、その
メモリセルのデータが読み出される。
に設けられたワードライン選択回路は、最初の列のメモ
リセルからシリアルアクセスが開始された場合には、当
該メモリセルが接続された第１ワード線を選択し、その
メモリセルのデータが読み出される。
【００２１】請求項７に記載の発明によれば、全ての行
に設けられたワードライン選択回路は、最初の列のメモ
リセルからシリアルアクセスが開始された場合には、当
該メモリセルが接続された第１ワード線を選択し、その
メモリセルのデータが読み出される。
に設けられたワードライン選択回路は、最初の列のメモ
リセルからシリアルアクセスが開始された場合には、当
該メモリセルが接続された第１ワード線を選択し、その
メモリセルのデータが読み出される。
【００２２】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１及び図２に従って説明する。図１に示すよ
うに、半導体記憶装置１１には、メモリセルアレイ１
２、ロウデコーダ１３、カラムセレクタ１４、カラムデ
コーダ１５、ライトアンプ１６、及び、センスアンプ１
７が設けられている。
の形態を図１及び図２に従って説明する。図１に示すよ
うに、半導体記憶装置１１には、メモリセルアレイ１
２、ロウデコーダ１３、カラムセレクタ１４、カラムデ
コーダ１５、ライトアンプ１６、及び、センスアンプ１
７が設けられている。
【００２３】メモリセルアレイ１２は、複数の行及び列
に２次元配列された複数のメモリセルＣ(x,y) を備え
る。尚、本実施形態では、０≦ｘ≦ｎ（ｎは正数），０
≦ｙ≦３に設定されている。
に２次元配列された複数のメモリセルＣ(x,y) を備え
る。尚、本実施形態では、０≦ｘ≦ｎ（ｎは正数），０
≦ｙ≦３に設定されている。
【００２４】複数のメモリセルＣ(0,0) 〜Ｃ(n,3) は、
それぞれビット線対ＢＬ０〜ＢＬ３に接続されて各列を
構成している。即ち、メモリセルＣ(0,0) 〜Ｃ(n,0) は
ビット線対ＢＬ０に接続されて第１列（カラム）を構成
し、メモリセルＣ(0,1) 〜Ｃ(n,1) はビット線対ＢＬ１
に接続されて第２列（カラム）を構成している。又、メ
モリセルＣ(0,2) 〜Ｃ(n,2) はビット線対ＢＬ２に接続
されて第３列（カラム）を構成し、メモリセルＣ(0,3)
〜Ｃ(n,3) はビット線対ＢＬ３に接続されて第４列（カ
ラム）を構成している。
それぞれビット線対ＢＬ０〜ＢＬ３に接続されて各列を
構成している。即ち、メモリセルＣ(0,0) 〜Ｃ(n,0) は
ビット線対ＢＬ０に接続されて第１列（カラム）を構成
し、メモリセルＣ(0,1) 〜Ｃ(n,1) はビット線対ＢＬ１
に接続されて第２列（カラム）を構成している。又、メ
モリセルＣ(0,2) 〜Ｃ(n,2) はビット線対ＢＬ２に接続
されて第３列（カラム）を構成し、メモリセルＣ(0,3)
〜Ｃ(n,3) はビット線対ＢＬ３に接続されて第４列（カ
ラム）を構成している。
【００２５】ビット線対ＢＬ０〜ＢＬ３は、カラムセレ
クタ１４に接続されている。カラムセレクタ１４には、
カラムデコーダ１５が接続されている。カラムデコーダ
１５にはカラムアドレス信号ＣＡが入力される。カラム
デコーダは、カラムアドレス信号ＣＡをデコードしてビ
ット線対ＢＬ０〜ＢＬ３に対応したカラムデコード信号
ＣＤ０〜ＣＤ３を生成し、カラムセレクタ１４に出力す
る。カラムセレクタ１４は、入力されるカラムデコード
信号ＣＤ０〜ＣＤ３に基づいて、Ｈレベルのカラムデコ
ード信号ＣＤ０〜ＣＤ３に対応したビット線対ＢＬ０〜
ＢＬ３を選択する。
クタ１４に接続されている。カラムセレクタ１４には、
カラムデコーダ１５が接続されている。カラムデコーダ
１５にはカラムアドレス信号ＣＡが入力される。カラム
デコーダは、カラムアドレス信号ＣＡをデコードしてビ
ット線対ＢＬ０〜ＢＬ３に対応したカラムデコード信号
ＣＤ０〜ＣＤ３を生成し、カラムセレクタ１４に出力す
る。カラムセレクタ１４は、入力されるカラムデコード
信号ＣＤ０〜ＣＤ３に基づいて、Ｈレベルのカラムデコ
ード信号ＣＤ０〜ＣＤ３に対応したビット線対ＢＬ０〜
ＢＬ３を選択する。
【００２６】即ち、カラムセレクタ１４は、Ｈレベルの
カラムデコード信号ＣＤ０に対応して第１ビット線対Ｂ
Ｌ０を選択し、カラムデコード信号ＣＤ１に対応して第
２ビット線対ＢＬ１を選択する。
カラムデコード信号ＣＤ０に対応して第１ビット線対Ｂ
Ｌ０を選択し、カラムデコード信号ＣＤ１に対応して第
２ビット線対ＢＬ１を選択する。
【００２７】また、複数のメモリセルＣ(0,0) 〜Ｃ(n,
3) のうち、第１列を構成するメモリセルＣ(0,0) 〜Ｃ
(n,0) は、第１ワード線ＷＬa0〜ＷＬanに接続され、第
２〜第４列を構成するメモリセルＣ(0,1) 〜Ｃ(n,3)
は、第２ワード線ＷＬb0〜ＷＬbnに接続されている。そ
して、第１ワード線ＷＬa0〜ＷＬanに接続されたメモリ
セルＣ(0,0) 〜Ｃ(n,0) と第２ワード線ＷＬb0〜ＷＬbn
に接続されたメモリセルＣ(0,1) 〜Ｃ(n,3) により各行
（ロウ）が構成されている。
3) のうち、第１列を構成するメモリセルＣ(0,0) 〜Ｃ
(n,0) は、第１ワード線ＷＬa0〜ＷＬanに接続され、第
２〜第４列を構成するメモリセルＣ(0,1) 〜Ｃ(n,3)
は、第２ワード線ＷＬb0〜ＷＬbnに接続されている。そ
して、第１ワード線ＷＬa0〜ＷＬanに接続されたメモリ
セルＣ(0,0) 〜Ｃ(n,0) と第２ワード線ＷＬb0〜ＷＬbn
に接続されたメモリセルＣ(0,1) 〜Ｃ(n,3) により各行
（ロウ）が構成されている。
【００２８】即ち、第１ワード線ＷＬa0に接続されたメ
モリセルＣ(0,0) と第２ワード線ＷＬb0に接続されたメ
モリセルＣ(0,1) 〜Ｃ(0,3) とから第１行目が構成され
ている。同様に、第１ワード線ＷＬa1に接続されたメモ
リセルＣ(1,0) と第２ワード線ＷＬb1に接続されたメモ
リセルＣ(1,1) 〜Ｃ(1,3) とから第２行目が構成され、
第１ワード線ＷＬanに接続されたメモリセルＣ(n,0) と
第２ワード線ＷＬbnに接続されたメモリセルＣ(n,1) 〜
Ｃ(n,3) とから第ｎ＋１行目が構成されている。
モリセルＣ(0,0) と第２ワード線ＷＬb0に接続されたメ
モリセルＣ(0,1) 〜Ｃ(0,3) とから第１行目が構成され
ている。同様に、第１ワード線ＷＬa1に接続されたメモ
リセルＣ(1,0) と第２ワード線ＷＬb1に接続されたメモ
リセルＣ(1,1) 〜Ｃ(1,3) とから第２行目が構成され、
第１ワード線ＷＬanに接続されたメモリセルＣ(n,0) と
第２ワード線ＷＬbnに接続されたメモリセルＣ(n,1) 〜
Ｃ(n,3) とから第ｎ＋１行目が構成されている。
【００２９】第１，第２ワード線ＷＬa0〜ＷＬan，ＷＬ
b0〜ＷＬbnはロウデコーダ１３により選択（活性化）さ
れる。ロウデコーダ１３は、入力されるロウアドレス信
号ＲＡをデコードして１つの行を構成する第１，第２ワ
ード線ＷＬa0〜ＷＬan，ＷＬb0〜ＷＬbnを活性化する。
その活性化された第１，第２ワード線ＷＬa0〜ＷＬan，
ＷＬb0〜ＷＬbnと、前記選択された１つのビット線対Ｂ
Ｌ０〜ＢＬ３との交点に接続されたメモリセルＣ(0,0)
〜Ｃ(n,3) が選択されてその時の両アドレス信号ＲＡ，
ＣＡによるアクセスの対象となる。
b0〜ＷＬbnはロウデコーダ１３により選択（活性化）さ
れる。ロウデコーダ１３は、入力されるロウアドレス信
号ＲＡをデコードして１つの行を構成する第１，第２ワ
ード線ＷＬa0〜ＷＬan，ＷＬb0〜ＷＬbnを活性化する。
その活性化された第１，第２ワード線ＷＬa0〜ＷＬan，
ＷＬb0〜ＷＬbnと、前記選択された１つのビット線対Ｂ
Ｌ０〜ＢＬ３との交点に接続されたメモリセルＣ(0,0)
〜Ｃ(n,3) が選択されてその時の両アドレス信号ＲＡ，
ＣＡによるアクセスの対象となる。
【００３０】そして、カラムセレクタ１４は、ライトサ
イクルにおいてライトアンプ１６を介して入力されるデ
ータを選択したビット線対ＢＬ０〜ＢＬ３に供給する。
そのデータは、アクセスの対象となるメモリセルＣ(0,
0) 〜Ｃ(n,3) に書き込まれ保持される。
イクルにおいてライトアンプ１６を介して入力されるデ
ータを選択したビット線対ＢＬ０〜ＢＬ３に供給する。
そのデータは、アクセスの対象となるメモリセルＣ(0,
0) 〜Ｃ(n,3) に書き込まれ保持される。
【００３１】また、リードサイクルにおいて、各ビット
線対ＢＬ０〜ＢＬ３には、活性化された第１，第２ワー
ド線ＷＬa0〜ＷＬan，ＷＬb0〜ＷＬbnに接続されたメモ
リセルＣ(0,0) 〜Ｃ(n,3) に保持されたデータがそれぞ
れ読み出される。カラムセレクタ１４は、ビット線対Ｂ
Ｌ０〜ＢＬ３のうちの１つを選択し、その選択されたビ
ット線対ＢＬ０〜ＢＬ３に読み出されたデータがセンス
アンプ１７を介して出力される。
線対ＢＬ０〜ＢＬ３には、活性化された第１，第２ワー
ド線ＷＬa0〜ＷＬan，ＷＬb0〜ＷＬbnに接続されたメモ
リセルＣ(0,0) 〜Ｃ(n,3) に保持されたデータがそれぞ
れ読み出される。カラムセレクタ１４は、ビット線対Ｂ
Ｌ０〜ＢＬ３のうちの１つを選択し、その選択されたビ
ット線対ＢＬ０〜ＢＬ３に読み出されたデータがセンス
アンプ１７を介して出力される。
【００３２】そして、入力されるアドレス、即ち、ロウ
アドレス信号ＲＡ及びカラムアドレス信号ＣＡを順に増
加させてシリアルアクセスを行う場合、先ずカラムアド
レス信号ＣＡが順に増加される。その増加するカラムア
ドレス信号ＣＡに基づいて、カラムセレクタ１４は、ビ
ット線対ＢＬ０〜ＢＬ３を第１列目のビット線対ＢＬ０
から第４列目のビット線対ＢＬ３を順次選択する。
アドレス信号ＲＡ及びカラムアドレス信号ＣＡを順に増
加させてシリアルアクセスを行う場合、先ずカラムアド
レス信号ＣＡが順に増加される。その増加するカラムア
ドレス信号ＣＡに基づいて、カラムセレクタ１４は、ビ
ット線対ＢＬ０〜ＢＬ３を第１列目のビット線対ＢＬ０
から第４列目のビット線対ＢＬ３を順次選択する。
【００３３】従って、各行を構成するメモリセルＣ(0,
0) 〜Ｃ(n,3) は、各行においてビット線対ＢＬ０に接
続された第１列目のメモリセルＣ(0,0) 〜Ｃ(n,0) が最
初に選択される。そして、カラムアドレス信号ＣＡに基
づいて、ビット線ＢＬ１，ＢＬ２に接続された第２，第
３列目のメモリセルＣ(0,1) 〜Ｃ(n,1) ，Ｃ(0,2) 〜Ｃ
(n,2) が順次選択され、最後にビット線対ＢＬ３に接続
された第４列目のメモリセルＣ(0,3) 〜Ｃ(n,3) が選択
される。
0) 〜Ｃ(n,3) は、各行においてビット線対ＢＬ０に接
続された第１列目のメモリセルＣ(0,0) 〜Ｃ(n,0) が最
初に選択される。そして、カラムアドレス信号ＣＡに基
づいて、ビット線ＢＬ１，ＢＬ２に接続された第２，第
３列目のメモリセルＣ(0,1) 〜Ｃ(n,1) ，Ｃ(0,2) 〜Ｃ
(n,2) が順次選択され、最後にビット線対ＢＬ３に接続
された第４列目のメモリセルＣ(0,3) 〜Ｃ(n,3) が選択
される。
【００３４】そして、本実施形態では、最初に選択され
るメモリセルＣ(0,0) 〜Ｃ(n,0) は第１ワード線ＷＬa0
〜ＷＬanに接続され、その他のメモリセルＣ(0,1) 〜Ｃ
(n,3) は第２ワード線ＷＬb0〜ＷＬbnに接続されてい
る。従って、本実施形態のメモリセルアレイ１２は、各
列のワード線は、各行において最初に選択される列（カ
ラム）に対応するメモリセルＣ(0,0) 〜Ｃ(n,0) の第１
ワード線ＷＬa0〜ＷＬanと、その他の列（カラム）に対
応するメモリセルＣ(0,1) 〜Ｃ(n,3) の第２ワード線Ｗ
Ｌb0〜ＷＬbnとに分割された構成されている。
るメモリセルＣ(0,0) 〜Ｃ(n,0) は第１ワード線ＷＬa0
〜ＷＬanに接続され、その他のメモリセルＣ(0,1) 〜Ｃ
(n,3) は第２ワード線ＷＬb0〜ＷＬbnに接続されてい
る。従って、本実施形態のメモリセルアレイ１２は、各
列のワード線は、各行において最初に選択される列（カ
ラム）に対応するメモリセルＣ(0,0) 〜Ｃ(n,0) の第１
ワード線ＷＬa0〜ＷＬanと、その他の列（カラム）に対
応するメモリセルＣ(0,1) 〜Ｃ(n,3) の第２ワード線Ｗ
Ｌb0〜ＷＬbnとに分割された構成されている。
【００３５】それら切り離された第１ワード線ＷＬa0〜
ＷＬanは、各行に対応して設けられたワードライン選択
回路ＷＳ０〜ＷＳｎにそれぞれ接続されている。各ワー
ドライン選択回路ＷＳ０〜ＷＳｎは、複数行に渡るデー
タに対するシリアルアクセスを高速に行うために設けら
れている。
ＷＬanは、各行に対応して設けられたワードライン選択
回路ＷＳ０〜ＷＳｎにそれぞれ接続されている。各ワー
ドライン選択回路ＷＳ０〜ＷＳｎは、複数行に渡るデー
タに対するシリアルアクセスを高速に行うために設けら
れている。
【００３６】各ワードライン選択回路ＷＳ０〜ＷＳｎ
は、各行において最初に選択されるカラム、即ち、第１
カラムを選択するカラムデコード信号ＣＤ０と、最終の
カラム、即ち、第４カラムを選択するカラムデコード信
号ＣＤ３とが入力される。更に、各ワードライン選択回
路には、１行前（図１において上の行）の第２ワード線
ＷＬbn，ＷＬb0〜ＷＬbn-1が接続されている。
は、各行において最初に選択されるカラム、即ち、第１
カラムを選択するカラムデコード信号ＣＤ０と、最終の
カラム、即ち、第４カラムを選択するカラムデコード信
号ＣＤ３とが入力される。更に、各ワードライン選択回
路には、１行前（図１において上の行）の第２ワード線
ＷＬbn，ＷＬb0〜ＷＬbn-1が接続されている。
【００３７】即ち、第２行目のワードライン選択回路に
は、１行前の第１行目の第２ワード線ＷＬb1が接続され
ている。そして、最下行のワードライン選択回路には、
１行前の第ｎ−１行目の第２ワードラインＷＬbn-1が接
続されている。
は、１行前の第１行目の第２ワード線ＷＬb1が接続され
ている。そして、最下行のワードライン選択回路には、
１行前の第ｎ−１行目の第２ワードラインＷＬbn-1が接
続されている。
【００３８】尚、本実施形態では、図１において最下行
の最終メモリセルＣ(n,3) に対するアクセスの次には、
最上行の先頭メモリセルＣ(0,0) がアクセスされるよう
に設定されている。従って、最上行の１行前は最下行と
なるため、最上行のワードライン選択回路には、当該行
の第２ワード線ＷＬbnが接続されている。
の最終メモリセルＣ(n,3) に対するアクセスの次には、
最上行の先頭メモリセルＣ(0,0) がアクセスされるよう
に設定されている。従って、最上行の１行前は最下行と
なるため、最上行のワードライン選択回路には、当該行
の第２ワード線ＷＬbnが接続されている。
【００３９】図２は、２行目のワードライン選択回路Ｗ
Ｓ１の一例を示す回路図である。ワードライン選択回路
ＷＳ１は、３つの２入力ＮＡＮＤ回路２１，２２，２３
により構成される。前記カラムデコード信号ＣＤ０はＮ
ＡＮＤ回路２１の一方の入力端子に入力され、他方の入
力端子は当該行の第２ワード線ＷＬb1に接続されてい
る。
Ｓ１の一例を示す回路図である。ワードライン選択回路
ＷＳ１は、３つの２入力ＮＡＮＤ回路２１，２２，２３
により構成される。前記カラムデコード信号ＣＤ０はＮ
ＡＮＤ回路２１の一方の入力端子に入力され、他方の入
力端子は当該行の第２ワード線ＷＬb1に接続されてい
る。
【００４０】ＮＡＮＤ回路２１は、カラムデコード信号
ＣＤ０がＨレベル、且つ、第２ワード線ＷＬb1が活性化
されている（Ｈレベル）のときにＬレベルの信号を出力
する。また、ＮＡＮＤ回路２１は、カラムデコード信号
ＣＤ０がＬレベル、又は、第２ワード線ＷＬb1が活性化
されていない（Ｌレベル）のときにＨレベルの信号を出
力する。
ＣＤ０がＨレベル、且つ、第２ワード線ＷＬb1が活性化
されている（Ｈレベル）のときにＬレベルの信号を出力
する。また、ＮＡＮＤ回路２１は、カラムデコード信号
ＣＤ０がＬレベル、又は、第２ワード線ＷＬb1が活性化
されていない（Ｌレベル）のときにＨレベルの信号を出
力する。
【００４１】前記カラムデコード信号ＣＤ３はＮＡＮＤ
回路２２の一方の入力端子に入力され、他方の入力端子
は１行前の第２ワード線ＷＬb0に接続されている。ＮＡ
ＮＤ回路２２は、カラムデコード信号ＣＤ３がＨレベ
ル、且つ、第２ワード線ＷＬb0がＨレベルの時にＬレベ
ルの信号を出力する。また、ＮＡＮＤ回路２２は、カラ
ムデコード信号ＣＤ３がＬレベル、又は、第２ワード線
ＷＬb0がＬレベルの時にＨレベルの信号を出力する。
回路２２の一方の入力端子に入力され、他方の入力端子
は１行前の第２ワード線ＷＬb0に接続されている。ＮＡ
ＮＤ回路２２は、カラムデコード信号ＣＤ３がＨレベ
ル、且つ、第２ワード線ＷＬb0がＨレベルの時にＬレベ
ルの信号を出力する。また、ＮＡＮＤ回路２２は、カラ
ムデコード信号ＣＤ３がＬレベル、又は、第２ワード線
ＷＬb0がＬレベルの時にＨレベルの信号を出力する。
【００４２】ＮＡＮＤ回路２３には、両ＮＡＮＤ回路２
１，２２の出力信号が入力され、出力端子は当該行の第
１ワード線ＷＬa1に接続されている。ＮＡＮＤ回路２３
は、両ＮＡＮＤ回路２１，２２の出力信号が共にＨレベ
ルの時に第１ワード線ＷＬa1をＬレベル、即ち、活性化
させない。また、ＮＡＮＤ回路２３は、両ＮＡＮＤ回路
２１，２２の出力信号のうちの少なくとも一方がＬレベ
ルの時に第１ワード線ＷＬa1をＨレベル、即ち、活性化
させる。
１，２２の出力信号が入力され、出力端子は当該行の第
１ワード線ＷＬa1に接続されている。ＮＡＮＤ回路２３
は、両ＮＡＮＤ回路２１，２２の出力信号が共にＨレベ
ルの時に第１ワード線ＷＬa1をＬレベル、即ち、活性化
させない。また、ＮＡＮＤ回路２３は、両ＮＡＮＤ回路
２１，２２の出力信号のうちの少なくとも一方がＬレベ
ルの時に第１ワード線ＷＬa1をＨレベル、即ち、活性化
させる。
【００４３】尚、他の行に対応して設けられたワードラ
イン選択回路ＷＳ０，ＷＳ２〜ＷＳｎは、ワードライン
選択回路ＷＳ１と同じ構成であって接続される第１，第
２ワード線が各行に対応している。そのため、他のワー
ドライン選択回路ＷＳ０，ＷＳ２〜ＷＳｎの構成につい
て詳細な説明を省略する。
イン選択回路ＷＳ０，ＷＳ２〜ＷＳｎは、ワードライン
選択回路ＷＳ１と同じ構成であって接続される第１，第
２ワード線が各行に対応している。そのため、他のワー
ドライン選択回路ＷＳ０，ＷＳ２〜ＷＳｎの構成につい
て詳細な説明を省略する。
【００４４】次に、上記のように構成された半導体記憶
装置の作用を説明する。ここで、リードサイクルにおい
てアドレスを順に増加させてシリアルアクセスする、即
ち、メモリセルＣ(0,0) ，Ｃ(0,1) ，…，Ｃ(n,2) ，Ｃ
(n,3) の順番にデータを読み出す場合について説明す
る。
装置の作用を説明する。ここで、リードサイクルにおい
てアドレスを順に増加させてシリアルアクセスする、即
ち、メモリセルＣ(0,0) ，Ｃ(0,1) ，…，Ｃ(n,2) ，Ｃ
(n,3) の順番にデータを読み出す場合について説明す
る。
【００４５】先ず、ロウデコーダ１３は、入力されるロ
ウアドレス信号ＲＡに基づいて第１行目の第２ワード線
ＷＬb0を活性化させる。すると、その活性化された第２
ワード線ＷＬb0に接続されたメモリセルＣ(0,1) 〜Ｃ
(0,3) に保持されたデータが第２〜第４ビット線対ＢＬ
１〜ＢＬ３に読み出される。
ウアドレス信号ＲＡに基づいて第１行目の第２ワード線
ＷＬb0を活性化させる。すると、その活性化された第２
ワード線ＷＬb0に接続されたメモリセルＣ(0,1) 〜Ｃ
(0,3) に保持されたデータが第２〜第４ビット線対ＢＬ
１〜ＢＬ３に読み出される。
【００４６】また、カラムデコーダ１５は、入力される
カラムアドレス信号ＣＡに基づいてＨレベルのカラムデ
コード信号ＣＤ０を出力し、カラムセレクタ１４は入力
されるＨレベルのカラムデコード信号ＣＤ０に基づいて
第１ビット線対ＢＬ０を選択する。
カラムアドレス信号ＣＡに基づいてＨレベルのカラムデ
コード信号ＣＤ０を出力し、カラムセレクタ１４は入力
されるＨレベルのカラムデコード信号ＣＤ０に基づいて
第１ビット線対ＢＬ０を選択する。
【００４７】この時、第１行目のワードライン選択回路
ＷＳ０は、Ｈレベルのカラムデコード信号ＣＤ０と活性
化された第２ワード線ＷＬb0とに基づいて第１ワード線
ＷＬa0を活性化させる。そして、第１ビット線対ＢＬ０
には、活性化された第１ワード線ＷＬa0に接続されたメ
モリセルＣ(0,0) に保持されたデータが読み出される。
そして、そのデータは、センスアンプ１７を介して出力
される。
ＷＳ０は、Ｈレベルのカラムデコード信号ＣＤ０と活性
化された第２ワード線ＷＬb0とに基づいて第１ワード線
ＷＬa0を活性化させる。そして、第１ビット線対ＢＬ０
には、活性化された第１ワード線ＷＬa0に接続されたメ
モリセルＣ(0,0) に保持されたデータが読み出される。
そして、そのデータは、センスアンプ１７を介して出力
される。
【００４８】次に、カラムデコーダ１５は、増加された
カラムアドレス信号ＣＡに基づいてＨレベルのカラムデ
コード信号ＣＤ１を出力する。カラムセレクタ１４はＨ
レベルのカラムデコード信号ＣＤ１に基づいて第２ビッ
ト線対ＢＬ１を選択する。この時、第２ビット線対ＢＬ
１には、メモリセルＣ(0,1) に保持されたデータが読み
出されている。従って、そのデータは、第２ビット線Ｂ
Ｌ１が選択されると、直ちにセンスアンプ１７を介して
出力される。
カラムアドレス信号ＣＡに基づいてＨレベルのカラムデ
コード信号ＣＤ１を出力する。カラムセレクタ１４はＨ
レベルのカラムデコード信号ＣＤ１に基づいて第２ビッ
ト線対ＢＬ１を選択する。この時、第２ビット線対ＢＬ
１には、メモリセルＣ(0,1) に保持されたデータが読み
出されている。従って、そのデータは、第２ビット線Ｂ
Ｌ１が選択されると、直ちにセンスアンプ１７を介して
出力される。
【００４９】更に次に、カラムデコーダ１５は、増加さ
れたカラムアドレス信号ＣＡに基づいてＨレベルのカラ
ムデコード信号ＣＤ２を出力する。カラムセレクタ１４
はＨレベルのカラムデコード信号ＣＤ２に基づいて第３
ビット線対ＢＬ２を選択する。この時、第３ビット線対
ＢＬ２には、メモリセルＣ(0,2) に保持されたデータが
読み出されている。従って、そのデータは、第２ビット
線ＢＬ１が選択されると、直ちにセンスアンプ１７を介
して出力される。
れたカラムアドレス信号ＣＡに基づいてＨレベルのカラ
ムデコード信号ＣＤ２を出力する。カラムセレクタ１４
はＨレベルのカラムデコード信号ＣＤ２に基づいて第３
ビット線対ＢＬ２を選択する。この時、第３ビット線対
ＢＬ２には、メモリセルＣ(0,2) に保持されたデータが
読み出されている。従って、そのデータは、第２ビット
線ＢＬ１が選択されると、直ちにセンスアンプ１７を介
して出力される。
【００５０】そして、次に、カラムデコーダ１５は、増
加されたカラムアドレス信号ＣＡに基づいてＨレベルの
カラムデコード信号ＣＤ３を出力する。カラムセレクタ
１４はＨレベルのカラムデコード信号ＣＤ３に基づいて
第４ビット線対ＢＬ３を選択する。この時、第４ビット
線対ＢＬ３には、メモリセルＣ(0,3) に保持されたデー
タが読み出されている。従って、そのデータは、第２ビ
ット線ＢＬ１が選択されると、直ちにセンスアンプ１７
を介して出力される。
加されたカラムアドレス信号ＣＡに基づいてＨレベルの
カラムデコード信号ＣＤ３を出力する。カラムセレクタ
１４はＨレベルのカラムデコード信号ＣＤ３に基づいて
第４ビット線対ＢＬ３を選択する。この時、第４ビット
線対ＢＬ３には、メモリセルＣ(0,3) に保持されたデー
タが読み出されている。従って、そのデータは、第２ビ
ット線ＢＬ１が選択されると、直ちにセンスアンプ１７
を介して出力される。
【００５１】またこの時、第２行目のワードライン選択
回路ＷＳ１は、Ｈレベルのカラムデコード信号ＣＤ３と
活性化された第１行目の第１ワード線ＷＬb0とに基づい
て、当該行、即ち第２行目の第１ワード線ＷＬa1を活性
化させる。従って、第１ビット線対ＢＬ０には、第２ワ
ード線ＷＬa1に接続されたメモリセルＣ(1,0) に保持さ
れたデータが読み出される。
回路ＷＳ１は、Ｈレベルのカラムデコード信号ＣＤ３と
活性化された第１行目の第１ワード線ＷＬb0とに基づい
て、当該行、即ち第２行目の第１ワード線ＷＬa1を活性
化させる。従って、第１ビット線対ＢＬ０には、第２ワ
ード線ＷＬa1に接続されたメモリセルＣ(1,0) に保持さ
れたデータが読み出される。
【００５２】即ち、その時に選択される行の最終のカラ
ムに対応する第２ワード線ＷＬb0と、次の行の最初に選
択されるカラムに対応する第１ワード線ＷＬa1とが同時
に選択される。従って、その時に選択される行の最終の
カラムに対応するメモリセルＣ(0,3) が読み出されると
同時に、次の行の最初に選択されるカラムに対応するメ
モリセルＣ(1,0) のデータが読み出される。
ムに対応する第２ワード線ＷＬb0と、次の行の最初に選
択されるカラムに対応する第１ワード線ＷＬa1とが同時
に選択される。従って、その時に選択される行の最終の
カラムに対応するメモリセルＣ(0,3) が読み出されると
同時に、次の行の最初に選択されるカラムに対応するメ
モリセルＣ(1,0) のデータが読み出される。
【００５３】そして、次にロウデコーダ１３は、入力さ
れるロウアドレス信号ＲＡに基づいて第２行目の第２ワ
ード線ＷＬb1を活性化させる。すると、その活性化され
た第２ワード線ＷＬb1に接続されたメモリセルＣ(1,1)
〜Ｃ(1,3) に保持されたデータが第２〜第４ビット線対
ＢＬ１〜ＢＬ３に読み出される。また、カラムデコーダ
１５は入力されるカラムアドレス信号ＣＡに基づいてＨ
レベルのカラムデコード信号ＣＤ０を出力し、カラムセ
レクタ１４はそのＨレベルのカラムデコード信号ＣＤ０
に基づいて第１ビット線対ＢＬ０を選択する。
れるロウアドレス信号ＲＡに基づいて第２行目の第２ワ
ード線ＷＬb1を活性化させる。すると、その活性化され
た第２ワード線ＷＬb1に接続されたメモリセルＣ(1,1)
〜Ｃ(1,3) に保持されたデータが第２〜第４ビット線対
ＢＬ１〜ＢＬ３に読み出される。また、カラムデコーダ
１５は入力されるカラムアドレス信号ＣＡに基づいてＨ
レベルのカラムデコード信号ＣＤ０を出力し、カラムセ
レクタ１４はそのＨレベルのカラムデコード信号ＣＤ０
に基づいて第１ビット線対ＢＬ０を選択する。
【００５４】この時、選択された第１ビット線対ＢＬ０
に接続されたメモリセルＣ(1,0) のデータは、１行前の
最終のメモリセルＣ(0,3) のデータが読み出されると同
時に読み出されている。従って、そのビット線対ＢＬ０
に読み出されたデータは、第１ビット線ＢＬ０が選択さ
れると直ちにセンスアンプ１７を介して出力される。
に接続されたメモリセルＣ(1,0) のデータは、１行前の
最終のメモリセルＣ(0,3) のデータが読み出されると同
時に読み出されている。従って、そのビット線対ＢＬ０
に読み出されたデータは、第１ビット線ＢＬ０が選択さ
れると直ちにセンスアンプ１７を介して出力される。
【００５５】同様にして、その時に選択される行の最終
のカラムに対応する第２ワード線ＷＬb1〜ＷＬbn-1と、
次の行の最初に選択されるカラムに対応する第１ワード
線ＷＬa2〜ＷＬanとが同時に選択される。そして、その
時に選択される行の最終のカラムに対応するメモリセル
Ｃ(1,3) 〜Ｃ(n-1,3) が読み出されると同時に、次の行
の最初に選択されるカラムに対応するメモリセルＣ(2,
0) 〜Ｃ(n,0) のデータが読み出される。従って、最初
のカラムのビット線ＢＬ０を選択すると、その選択され
たビット線ＢＬ０にすでに読み出されたデータが直ちに
出力される。
のカラムに対応する第２ワード線ＷＬb1〜ＷＬbn-1と、
次の行の最初に選択されるカラムに対応する第１ワード
線ＷＬa2〜ＷＬanとが同時に選択される。そして、その
時に選択される行の最終のカラムに対応するメモリセル
Ｃ(1,3) 〜Ｃ(n-1,3) が読み出されると同時に、次の行
の最初に選択されるカラムに対応するメモリセルＣ(2,
0) 〜Ｃ(n,0) のデータが読み出される。従って、最初
のカラムのビット線ＢＬ０を選択すると、その選択され
たビット線ＢＬ０にすでに読み出されたデータが直ちに
出力される。
【００５６】ところで、従来の半導体記憶装置では、デ
ータを読み出す行が切り替わった時、その行の最初に選
択されるメモリセルのデータは、当該行のワード線が選
択されて活性化された後に読み出される。しかしなが
ら、本実施形態では、データを読み出す行が切り替わっ
た時、その行の最初に選択されるメモリセルのデータ
は、１行前の最終のカラムに対応するメモリセルのデー
タと同時に読み出されている。従って、行が切り替わる
ときのデータの出力間隔が短くなる。
ータを読み出す行が切り替わった時、その行の最初に選
択されるメモリセルのデータは、当該行のワード線が選
択されて活性化された後に読み出される。しかしなが
ら、本実施形態では、データを読み出す行が切り替わっ
た時、その行の最初に選択されるメモリセルのデータ
は、１行前の最終のカラムに対応するメモリセルのデー
タと同時に読み出されている。従って、行が切り替わる
ときのデータの出力間隔が短くなる。
【００５７】尚、第１行目のワードライン選択回路ＷＳ
０には、最終行の第２ワード線ＷＬbnが接続されてい
る。従って、最終行の最後に選択されるカラムに対応す
る第２ワード線ＷＬbnと、第１行目の最初に選択される
カラムに対応する第１ワード線ＷＬa0とが同時に活性化
される。そして、最終のメモリセルＣ(n,3) に保持され
たデータと最初のメモリセルＣ(0,0) に保持されたデー
タが同時に読み出されるので、最終のメモリセルＣ(n,
3) のデータ出力から最初のメモリセルＣ(0,0) のデー
タ出力までの時間が短くなる。
０には、最終行の第２ワード線ＷＬbnが接続されてい
る。従って、最終行の最後に選択されるカラムに対応す
る第２ワード線ＷＬbnと、第１行目の最初に選択される
カラムに対応する第１ワード線ＷＬa0とが同時に活性化
される。そして、最終のメモリセルＣ(n,3) に保持され
たデータと最初のメモリセルＣ(0,0) に保持されたデー
タが同時に読み出されるので、最終のメモリセルＣ(n,
3) のデータ出力から最初のメモリセルＣ(0,0) のデー
タ出力までの時間が短くなる。
【００５８】また、ライトサイクルにおいてアドレスを
順に増加させてシリアルアクセスする場合も同様に高速
化される。即ち、第１行目の最終のメモリセルＣ(0,3)
が選択されてデータが書き込まれているときには、カラ
ムデコーダ１５はＨレベルのカラムデコード信号ＣＤ３
を出力する。また、ロウデコーダ１３は、第１行目の第
２ワード線ＷＬb0をＨレベル、即ち活性化している。従
って、第２行目のワードライン選択回路ＷＳ１は、Ｈレ
ベルのカラムデコード信号ＣＤ３と、１行前の活性化さ
れた第２ワード線ＷＬb0とに基づいて当該行の第１ワー
ド線ＷＬa1を活性化させる。
順に増加させてシリアルアクセスする場合も同様に高速
化される。即ち、第１行目の最終のメモリセルＣ(0,3)
が選択されてデータが書き込まれているときには、カラ
ムデコーダ１５はＨレベルのカラムデコード信号ＣＤ３
を出力する。また、ロウデコーダ１３は、第１行目の第
２ワード線ＷＬb0をＨレベル、即ち活性化している。従
って、第２行目のワードライン選択回路ＷＳ１は、Ｈレ
ベルのカラムデコード信号ＣＤ３と、１行前の活性化さ
れた第２ワード線ＷＬb0とに基づいて当該行の第１ワー
ド線ＷＬa1を活性化させる。
【００５９】そして、次に増加されたカラムアドレス信
号ＣＡにより出力されるＨレベルのカラムデコード信号
ＣＤ０に基づいてカラムセレクタ１４がビット線対ＢＬ
０を選択したときに、当該行の最初に選択されるカラム
に対応する第１ワード線ＷＬa1がすでに活性化されてい
るので、入力されるデータは第１ワード線ＷＬa1に接続
されたメモリセルＣ(1,0) に直ちに書き込まれる。
号ＣＡにより出力されるＨレベルのカラムデコード信号
ＣＤ０に基づいてカラムセレクタ１４がビット線対ＢＬ
０を選択したときに、当該行の最初に選択されるカラム
に対応する第１ワード線ＷＬa1がすでに活性化されてい
るので、入力されるデータは第１ワード線ＷＬa1に接続
されたメモリセルＣ(1,0) に直ちに書き込まれる。
【００６０】尚、各行に設けられたワードライン選択回
路ＷＳ０〜ＷＳｎは、カラムデコード信号ＣＤ０が入力
されると共に、各行の第２ワード線ＷＬb0〜ＷＬbnに接
続されている。このカラムデコード信号ＣＤ０を入力し
ない場合、各ワードライン選択回路ＷＳ０〜ＷＳｎは、
それぞれ１行前の最後の列が選択されるときのみ第１ワ
ード線ＷＬa0〜ＷＬanを活性化させて各メモリセルＣ
(0,0) 〜Ｃ(n,0) のデータを読み出す。従って、各ワー
ドライン選択回路ＷＳ０〜ＷＳｎは、各行の最初の列が
選択された時には第１ワード線ＷＬa0〜ＷＬanを活性化
させなくなってしまう。
路ＷＳ０〜ＷＳｎは、カラムデコード信号ＣＤ０が入力
されると共に、各行の第２ワード線ＷＬb0〜ＷＬbnに接
続されている。このカラムデコード信号ＣＤ０を入力し
ない場合、各ワードライン選択回路ＷＳ０〜ＷＳｎは、
それぞれ１行前の最後の列が選択されるときのみ第１ワ
ード線ＷＬa0〜ＷＬanを活性化させて各メモリセルＣ
(0,0) 〜Ｃ(n,0) のデータを読み出す。従って、各ワー
ドライン選択回路ＷＳ０〜ＷＳｎは、各行の最初の列が
選択された時には第１ワード線ＷＬa0〜ＷＬanを活性化
させなくなってしまう。
【００６１】そのため、カラムデコード信号ＣＤ０を入
力すると共に第２ワード線ＷＬb0〜ＷＬbnを接続するこ
とで、各ラードライン選択回路ＷＳ０〜ＷＳｎは、各行
の最初の列からアクセスが開始された場合にも、当該行
の第１ワード線ＷＬa0〜ＷＬanを確実に活性化させて最
初の列のメモリセルＣ(0,0) 〜Ｃ(n,0) のデータをアク
セスすることができる。
力すると共に第２ワード線ＷＬb0〜ＷＬbnを接続するこ
とで、各ラードライン選択回路ＷＳ０〜ＷＳｎは、各行
の最初の列からアクセスが開始された場合にも、当該行
の第１ワード線ＷＬa0〜ＷＬanを確実に活性化させて最
初の列のメモリセルＣ(0,0) 〜Ｃ(n,0) のデータをアク
セスすることができる。
【００６２】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 ○複数の行及び列に配列された複数のメモリセルＣ(0,
0) 〜Ｃ(n,3) のワード線を、各行において最初に選択
される列のメモリセルＣ(0,0) 〜Ｃ(n,0) が接続された
第１ワード線ＷＬa0〜ＷＬanと、その他の列を構成する
メモリセルＣ(0,1) 〜Ｃ(n,3) が接続された第２ワード
線ＷＬb0〜ＷＬbnとに分割する。第２ＷＬb0〜ＷＬbnは
ロウデコーダ１３に接続され、入力されるロウアドレス
信号ＲＡに基づいて順次選択される。第１ワード線ＷＬ
a0〜ＷＬanは、各行に対応して設けられたワードライン
選択回路ＷＳ０〜ＷＳｎに接続される。各ワードライン
選択回路ＷＳ０〜ＷＳｎには、カラムデコード信号ＣＤ
３が入力されると共に、各行の１つ前に選択される行の
第２ワード線ＷＬbn，ＷＬb0〜ＷＬbn-1が接続される。
各ワードライン選択回路ＷＳ０〜ＷＳｎは、カラムデコ
ード信号ＣＤ３に基づいて各行の最後の列が選択され、
且つ、１行前の第２ワード線ＷＬbn，ＷＬb0〜ＷＬbn-1
が活性化されたときに当該ワードライン選択回路ＷＳ０
〜ＷＳｎに接続された第１ワード線ＷＬa0〜ＷＬanを活
性化するようにした。従って、１つ前の第２ワード線Ｗ
Ｌbn，ＷＬb0〜ＷＬbn-1に接続された最後に選択される
メモリセルＣ(n,3) ，Ｃ(0,3) 〜Ｃ(n-1,3) に記憶され
たデータと、当該行の最初に選択されるメモリセルＣ
(0,0) 〜Ｃ(n,0) に記憶されたデータとが同時に各列の
ビット線対ＢＬ３，ＢＬ０に読み出される。その結果、
１つ前のメモリセルＣ(n,3)，Ｃ(0,3) 〜Ｃ(n-1,3) の
データを読み出してから先頭のメモリセルＣ(0,0) 〜Ｃ
(n,0) のデータを読み出すまでの時間が短縮されるの
で、アドレスを増加させるシリアルアクセスを高速に行
うことができる。
ば、以下の効果を奏する。 ○複数の行及び列に配列された複数のメモリセルＣ(0,
0) 〜Ｃ(n,3) のワード線を、各行において最初に選択
される列のメモリセルＣ(0,0) 〜Ｃ(n,0) が接続された
第１ワード線ＷＬa0〜ＷＬanと、その他の列を構成する
メモリセルＣ(0,1) 〜Ｃ(n,3) が接続された第２ワード
線ＷＬb0〜ＷＬbnとに分割する。第２ＷＬb0〜ＷＬbnは
ロウデコーダ１３に接続され、入力されるロウアドレス
信号ＲＡに基づいて順次選択される。第１ワード線ＷＬ
a0〜ＷＬanは、各行に対応して設けられたワードライン
選択回路ＷＳ０〜ＷＳｎに接続される。各ワードライン
選択回路ＷＳ０〜ＷＳｎには、カラムデコード信号ＣＤ
３が入力されると共に、各行の１つ前に選択される行の
第２ワード線ＷＬbn，ＷＬb0〜ＷＬbn-1が接続される。
各ワードライン選択回路ＷＳ０〜ＷＳｎは、カラムデコ
ード信号ＣＤ３に基づいて各行の最後の列が選択され、
且つ、１行前の第２ワード線ＷＬbn，ＷＬb0〜ＷＬbn-1
が活性化されたときに当該ワードライン選択回路ＷＳ０
〜ＷＳｎに接続された第１ワード線ＷＬa0〜ＷＬanを活
性化するようにした。従って、１つ前の第２ワード線Ｗ
Ｌbn，ＷＬb0〜ＷＬbn-1に接続された最後に選択される
メモリセルＣ(n,3) ，Ｃ(0,3) 〜Ｃ(n-1,3) に記憶され
たデータと、当該行の最初に選択されるメモリセルＣ
(0,0) 〜Ｃ(n,0) に記憶されたデータとが同時に各列の
ビット線対ＢＬ３，ＢＬ０に読み出される。その結果、
１つ前のメモリセルＣ(n,3)，Ｃ(0,3) 〜Ｃ(n-1,3) の
データを読み出してから先頭のメモリセルＣ(0,0) 〜Ｃ
(n,0) のデータを読み出すまでの時間が短縮されるの
で、アドレスを増加させるシリアルアクセスを高速に行
うことができる。
【００６３】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。上記実施形態において、常にシ
リアルアクセスの最初がメモリセルＣ(0,0) となる場
合、１行目を除く各行のワードライン選択回路ＷＳ１〜
ＷＳｎに対して、カラムデコード信号ＣＤ０の入力と当
該行の第２ワード線ＷＬb1〜ＷＬbnへの接続を省略して
実施する。この場合、各ワードライン選択回路ＷＳ１〜
ＷＳｎの回路規模が小さくなる。
態様で実施してもよい。上記実施形態において、常にシ
リアルアクセスの最初がメモリセルＣ(0,0) となる場
合、１行目を除く各行のワードライン選択回路ＷＳ１〜
ＷＳｎに対して、カラムデコード信号ＣＤ０の入力と当
該行の第２ワード線ＷＬb1〜ＷＬbnへの接続を省略して
実施する。この場合、各ワードライン選択回路ＷＳ１〜
ＷＳｎの回路規模が小さくなる。
【００６４】上記実施形態において、アドレスを減少さ
せてシリアルアクセスさせる構成に具体化する。この場
合、ワードライン選択回路を第２ワード線ＷＬb0〜ＷＬ
bnに接続し、１行前にアクセスする第１ワード線ＷＬa1
〜ＷＬan，ＷＬa0を接続する。そして、各ワードライン
選択回路は、１行前の第１ワード線ＷＬa1〜ＷＬan，Ｗ
Ｌa0が活性化されたときに接続された第２ワード線ＷＬ
b0〜ＷＬbnを同時に活性化させる。
せてシリアルアクセスさせる構成に具体化する。この場
合、ワードライン選択回路を第２ワード線ＷＬb0〜ＷＬ
bnに接続し、１行前にアクセスする第１ワード線ＷＬa1
〜ＷＬan，ＷＬa0を接続する。そして、各ワードライン
選択回路は、１行前の第１ワード線ＷＬa1〜ＷＬan，Ｗ
Ｌa0が活性化されたときに接続された第２ワード線ＷＬ
b0〜ＷＬbnを同時に活性化させる。
【００６５】
【発明の効果】以上詳述したように、請求項１乃至３に
発明によれば、カラム以上のデータのシリアルアクセス
を高速に行うことができる半導体記憶装置のワード線選
択方法を提供することができる。
発明によれば、カラム以上のデータのシリアルアクセス
を高速に行うことができる半導体記憶装置のワード線選
択方法を提供することができる。
【００６６】また、請求項４乃至７に記載の発明によれ
ば、カラム以上のデータのシリアルアクセスを高速に行
うことができる半導体記憶装置を提供することができ
る。
ば、カラム以上のデータのシリアルアクセスを高速に行
うことができる半導体記憶装置を提供することができ
る。
【図１】 一実施形態の半導体記憶装置のブロック回路
図。
図。
【図２】 一実施形態のワードライン選択回路の回路
図。
図。
Ｃ(0,0) 〜Ｃ(n,3) メモリセル ＷＬa0〜ＷＬan 第１ワード線 ＷＬb0〜ＷＬbn 第２ワード線 ＷＳ０〜ＷＳｎ ワードライン選択回路
Claims (7)
- 【請求項１】 複数のワード線とビット線との間に接続
されて複数の行及び列の２次元に配列された複数のメモ
リセルに対して、各ワード線に接続された複数のメモリ
セルが順次選択されると共に各ワード線が順次選択され
てシリアルアクセスされる半導体装置のワード線選択方
法であって、 前記各行のワード線を各行の最初に選択される列に対応
した第１ワード線と各行の他のメモリセルの第２ワード
線とに分割し、その時の行における最後の列に対応した
第２ワード線と次の行の最初に選択される列に対応した
第１ワード線とを同時に選択し、各行の第１ワード線に
接続されたメモリセルがアクセスされたときには当該行
の第２ワード線を選択するようにした半導体記憶装置の
ワード線選択方法。 - 【請求項２】 請求項１に記載の半導体記憶装置のワー
ド線選択方法において、 前記最初の行に対して、最初の列のメモリセルからシリ
アルアクセスが開始される場合に、当該メモリセルが接
続された第１ワード線を選択するようにした半導体記憶
装置のワード線選択方法。 - 【請求項３】 請求項１に記載の半導体記憶装置のワー
ド線選択方法において、 前記全ての行に対して、最初の列のメモリセルからシリ
アルアクセスが開始される場合に、当該メモリセルが接
続された第１ワード線を選択するようにした半導体記憶
装置のワード線選択方法。 - 【請求項４】 複数のワード線とビット線との間に接続
されて複数の行及び列に配列された複数のメモリセルに
対して、各行のメモリセルが列方向に順次選択されると
共に行方向に順次選択されてアクセスされる半導体記憶
装置において、 前記ワード線を前記各行において最初に選択される列を
構成するメモリセルが接続された第１ワード線とその他
の列を構成するメモリセルが接続された第２ワード線と
に分割し、 前記各行に対応して設けられ、該行の第１ワード線と第
２ワード線が接続されるとともに各行の１つ前に選択さ
れる行の第２ワード線が接続され、該第２ワード線に接
続されて順次選択されるメモリセルのうちの最後の列に
対応したメモリセルが選択されたか否かを判断し、前記
メモリセルが選択されたときに前記第１ワード線を選択
し、第１ワード線に接続されたメモリセルがアクセスさ
れるときに当該行の第２ワード線を選択するワードライ
ン選択回路を備えた半導体記憶装置。 - 【請求項５】 請求項４に記載の半導体記憶装置におい
て、 前記第２ワード線が接続され、入力されるロウアドレス
信号に基づいて前記複数の第２ワード線のうちの１つを
選択するロウデコーダと、 カラムアドレス信号が入力され、該カラムアドレス信号
をデコードしてカラムデコード信号を生成するカラムデ
コーダと、 前記複数のビット線が接続され、前記カラムデコード信
号が入力され、該カラムデコード信号に対応したビット
線を選択するカラムセレクタとを備え、 前記各ワード線選択回路には前記カラムデコード信号が
入力され、該カラムデコード信号に基づいて、該第２ワ
ード線に接続されて順次選択されるメモリセルのうちの
最後の列に対応したメモリセルが選択されたか否かを判
断し、前記メモリセルが選択されたときに前記第１ワー
ド線を選択するようにした半導体記憶装置。 - 【請求項６】 請求項４又は５に記載の半導体記憶装置
において、 前記最初の行に設けられたワードライン選択回路は、最
初の列のメモリセルからシリアルアクセスが開始された
場合には、当該メモリセルが接続された第１ワード線を
選択するようにした半導体記憶装置。 - 【請求項７】 請求項４又は５に記載の半導体記憶装置
において、 前記全ての行に設けられたワードライン選択回路は、最
初の列のメモリセルからシリアルアクセスが開始された
場合には、当該メモリセルが接続された第１ワード線を
選択するようにした半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159747A JPH117765A (ja) | 1997-06-17 | 1997-06-17 | 半導体記憶装置のワード線選択方法及び半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159747A JPH117765A (ja) | 1997-06-17 | 1997-06-17 | 半導体記憶装置のワード線選択方法及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH117765A true JPH117765A (ja) | 1999-01-12 |
Family
ID=15700393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9159747A Pending JPH117765A (ja) | 1997-06-17 | 1997-06-17 | 半導体記憶装置のワード線選択方法及び半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH117765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075199A1 (ja) * | 2003-02-18 | 2004-09-02 | Fujitsu Limited | 半導体記憶装置及び半導体記憶装置の読み出し方法 |
| WO2005004164A1 (ja) * | 2003-06-30 | 2005-01-13 | Fujitsu Limited | 半導体記憶装置 |
-
1997
- 1997-06-17 JP JP9159747A patent/JPH117765A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075199A1 (ja) * | 2003-02-18 | 2004-09-02 | Fujitsu Limited | 半導体記憶装置及び半導体記憶装置の読み出し方法 |
| US7106651B2 (en) | 2003-02-18 | 2006-09-12 | Spansion Llc | Semiconductor memory device and method of reading data from semiconductor memory device |
| WO2005004164A1 (ja) * | 2003-06-30 | 2005-01-13 | Fujitsu Limited | 半導体記憶装置 |
| JPWO2005004164A1 (ja) * | 2003-06-30 | 2006-08-17 | 富士通株式会社 | 半導体記憶装置 |
| US7102960B2 (en) | 2003-06-30 | 2006-09-05 | Fujitsu Limited | Semiconductor memory device |
| US7570541B2 (en) | 2003-06-30 | 2009-08-04 | Fujitsu Microelectronics Limited | Semiconductor memory device |
| JP4511462B2 (ja) * | 2003-06-30 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US7848176B2 (en) | 2003-06-30 | 2010-12-07 | Fujitsu Semiconductor Limited | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040609 |
|
| A621 | Written request for application examination |
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|
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| A131 | Notification of reasons for refusal |
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Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070809 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080108 |