JPH0233799A - 半導体記録装置のデコード方法およびその装置 - Google Patents
半導体記録装置のデコード方法およびその装置Info
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- JPH0233799A JPH0233799A JP63183313A JP18331388A JPH0233799A JP H0233799 A JPH0233799 A JP H0233799A JP 63183313 A JP63183313 A JP 63183313A JP 18331388 A JP18331388 A JP 18331388A JP H0233799 A JPH0233799 A JP H0233799A
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000000034 method Methods 0.000 title claims description 19
- 230000015654 memory Effects 0.000 claims abstract description 49
- 239000000872 buffer Substances 0.000 claims abstract description 23
- 239000011159 matrix material Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、半導体記録装置のデコード方法に関し、よ
り詳細には、大容量化、高速化を可能にする半導体記憶
装置のデコード方法および半導体記憶装置に関する。
り詳細には、大容量化、高速化を可能にする半導体記憶
装置のデコード方法および半導体記憶装置に関する。
（従来の技術）
電子機器の小型化および高性能化に伴い、それらに搭載
にされる半導体記録装置も大容量化および高速化されて
いる。
にされる半導体記録装置も大容量化および高速化されて
いる。
現在、１ｃｍ平方のチップに百方以上の情報か記憶され
、速度についてもアクセス時間が５０ナノ秒（５ｘ１０
８秒）以下の半導体記録装置も知られている。しかも、
技術の進展と共に更に大容量化および高速化の要請が半
導体記録装置に対しである。
、速度についてもアクセス時間が５０ナノ秒（５ｘ１０
８秒）以下の半導体記録装置も知られている。しかも、
技術の進展と共に更に大容量化および高速化の要請が半
導体記録装置に対しである。
従来の半導体記録装置は、第３図に例示する様に、１の
情報を記録するメモリセル３１を７トリクス状に構成し
たメモリセルアレイ３２と、行方向のワード線３３のう
ちの１本を選択する行デコダ３４と、列の中から１個ま
たは複数のメモリセルを選択する列デコーダ（図示せず
）とから基本的に構成されている。
情報を記録するメモリセル３１を７トリクス状に構成し
たメモリセルアレイ３２と、行方向のワード線３３のう
ちの１本を選択する行デコダ３４と、列の中から１個ま
たは複数のメモリセルを選択する列デコーダ（図示せず
）とから基本的に構成されている。
従来のデコード方法は、第３図に示す様な半導体記録装
置において、行アドレス信号３５の入力により行デコー
ダ３４てワード線３３を選択し、選択されたワード線に
接続したメモリセルの中から列デコーダにより１個また
は複数のメモリセル３６を選択して行う。
置において、行アドレス信号３５の入力により行デコー
ダ３４てワード線３３を選択し、選択されたワード線に
接続したメモリセルの中から列デコーダにより１個また
は複数のメモリセル３６を選択して行う。
この様に選択されたメモリセルに対して、制御回路（図
示せず）を用いて、情報が書き込まれたり、情報が読み
出されたりする。
示せず）を用いて、情報が書き込まれたり、情報が読み
出されたりする。
（発明か解決しようとする課題）
しかしながら、従来のデコード方法を行う第３図に示す
様な半導体記録装置では、半導体記録装置を大容量化す
ると、行デコーダでワード線に接続されているメモリセ
ルの数か増えて、その結果、第４図に示すデコーダ４４
、バッファ４６．４７が駆動しなくてはならない容量Ｃ
も増大するので、高速化するためにバッファを構成する
トランジスタのサイズを大きくするか、そのトランジス
タをより駆動能力の高いバイポーラタイプにするに必要
かある。
様な半導体記録装置では、半導体記録装置を大容量化す
ると、行デコーダでワード線に接続されているメモリセ
ルの数か増えて、その結果、第４図に示すデコーダ４４
、バッファ４６．４７が駆動しなくてはならない容量Ｃ
も増大するので、高速化するためにバッファを構成する
トランジスタのサイズを大きくするか、そのトランジス
タをより駆動能力の高いバイポーラタイプにするに必要
かある。
バッファを構成するｌ・ランジスタを大きくするとパタ
ーンをより微細化したとしてもメモリセルやデコーダな
どに要する面積が少なくなる。
ーンをより微細化したとしてもメモリセルやデコーダな
どに要する面積が少なくなる。
また、バイポーラトランジスタを用いると、バイポーラ
トランジスタは、パターンを最小寸法にしても、ＭＯ５
型トランジスタよりも大きな面積を必要とするので、大
容量化が困難となる。
トランジスタは、パターンを最小寸法にしても、ＭＯ５
型トランジスタよりも大きな面積を必要とするので、大
容量化が困難となる。
この発明は上述の背景に基づきなされたものであり、そ
の目的とするところは、大容量化および高速化を可能に
する半導体記録装置のデコード方法およびそのデコード
方法を使用する半導体記録装置を提供することである。
の目的とするところは、大容量化および高速化を可能に
する半導体記録装置のデコード方法およびそのデコード
方法を使用する半導体記録装置を提供することである。
（課題を解決するための手段）
この発明者は、上記の課題解決のために研究開発を進め
た結果、行アドレス信号の一部から行に配列されたメモ
リセル列の１または複数を選択して第１のデコードを行
い、次いで、第１のデコドの出力と残りの行アドレス信
号から１または複数のメモリセルを指定選択して第２の
デコードを行う２段階デコード方式によれば、この発明
の目的達成に有効であるとの知見を得て、この発明を完
成するに至った。
た結果、行アドレス信号の一部から行に配列されたメモ
リセル列の１または複数を選択して第１のデコードを行
い、次いで、第１のデコドの出力と残りの行アドレス信
号から１または複数のメモリセルを指定選択して第２の
デコードを行う２段階デコード方式によれば、この発明
の目的達成に有効であるとの知見を得て、この発明を完
成するに至った。
すなわち、この発明の半導体記録装置のデコド方法は、
複数のメモリセルがマトリクス状に構成された半導体記
録装置のデコード方法であって、行アドレス信号の一部
から第１の行デコーダおよびバッファで、メモリセル列
の１又は複数の列を選択し、 第１のデコーダおよびバッファの出力と行アドレス信号
の残り部分とを用いて第２のデコーダで、メモリセルの
指定選択をすることを特徴とするものである。
複数のメモリセルがマトリクス状に構成された半導体記
録装置のデコード方法であって、行アドレス信号の一部
から第１の行デコーダおよびバッファで、メモリセル列
の１又は複数の列を選択し、 第１のデコーダおよびバッファの出力と行アドレス信号
の残り部分とを用いて第２のデコーダで、メモリセルの
指定選択をすることを特徴とするものである。
この発明のデコード方法を使用する半導体記録装置は、
複数のメモリセルが７トリクス状に構成された半導体記
録装置であって； 行アドレス信号の一部から、行に配列されたメモリセル
列の１又は複数の列を選択する第１の行デコーダおよび
バッファと、 第１のデコーダおよびバッファの出力と、行アドレス信
号の残り部分とから、メモリセルを指定選択する第２の
行デコーダとを、 備えることを特徴とするものである。
複数のメモリセルが７トリクス状に構成された半導体記
録装置であって； 行アドレス信号の一部から、行に配列されたメモリセル
列の１又は複数の列を選択する第１の行デコーダおよび
バッファと、 第１のデコーダおよびバッファの出力と、行アドレス信
号の残り部分とから、メモリセルを指定選択する第２の
行デコーダとを、 備えることを特徴とするものである。
この発明の好ましい態様において、メモリセルマトリク
スかブロック状に分割され、分割されたブロックの間に
第２のデコーダを配設することができる。
スかブロック状に分割され、分割されたブロックの間に
第２のデコーダを配設することができる。
更に、好ましい態様において、第１のデコーダおよび／
またはばバッファを構成する素子を、バイポーラ型トラ
ンジスタとする。
またはばバッファを構成する素子を、バイポーラ型トラ
ンジスタとする。
（作 用）
この発明による半導体記録装置のデコード方法の機能を
、第１図に示すこの発明による半導体記録装置の概略構
成図を参照しつつ、概略的に説明する。
、第１図に示すこの発明による半導体記録装置の概略構
成図を参照しつつ、概略的に説明する。
行アドレス信号のうちその一部１１を第１のデコーダ１
２およびバッファ１３でデコードし、７トリクス状メモ
リセル］４を幾つかに分割したメモリセル列の１列又は
複数の列を選択する。
２およびバッファ１３でデコードし、７トリクス状メモ
リセル］４を幾つかに分割したメモリセル列の１列又は
複数の列を選択する。
次いで、第１のデコーダ１２およびバッファ］３の出力
］５と行アドレス信号の残り部分１６とから第２の行デ
コーダ１つでデコードし、１個または複数のメモリセル
を指定選択、すなわち、１本または複数本のワード線１
７を選択する。
］５と行アドレス信号の残り部分１６とから第２の行デ
コーダ１つでデコードし、１個または複数のメモリセル
を指定選択、すなわち、１本または複数本のワード線１
７を選択する。
上述のようにこの発明において、行アドレス信号は、２
段階でデコードされる。
段階でデコードされる。
選択されたワード線１７に接続したメモリセルの中から
列デコーダ１８により１個または複数のメモリセルを最
終的に選択し、この様に選択されたメモリセルに対して
、Ｒ／Ｗ制御回路を用いて、情報が書き込まれたり、情
報が読み出されたりする。
列デコーダ１８により１個または複数のメモリセルを最
終的に選択し、この様に選択されたメモリセルに対して
、Ｒ／Ｗ制御回路を用いて、情報が書き込まれたり、情
報が読み出されたりする。
（実施例）
図面を参照しつつ、この発明をより具体的に説明する。
第２図は、この発明による一実施例の装置の一部のブロ
ック図である。
ック図である。
この例の装置は、複数のメモリセル２１がマトリクス状
に構成された半導体記録装置であって、メモリセルマト
リクスをブロック分割した複数のメモリセルアレイ２２
を有する。
に構成された半導体記録装置であって、メモリセルマト
リクスをブロック分割した複数のメモリセルアレイ２２
を有する。
デコーダでは、行アドレス信号の一部２３からメモリセ
ル列の１又は複数の列を選択する第］の行デコーダ２４
およびバッファ２５と、第１のデコーダの出力線２６と
行アドレス信号の残り部分２７とからワード線２８を指
定選択する第２の行デコーダ２９とを備える。
ル列の１又は複数の列を選択する第］の行デコーダ２４
およびバッファ２５と、第１のデコーダの出力線２６と
行アドレス信号の残り部分２７とからワード線２８を指
定選択する第２の行デコーダ２９とを備える。
この例の半導体記録装置では、メモリセルマトリクスが
ブロック状に分割され、分割されたブロックの間に第２
のデコーダ２つが配設されるので、メモリセルアロイ２
２および第２のデコーダ２９を一つの単位としてブロッ
ク状に分割されている。
ブロック状に分割され、分割されたブロックの間に第２
のデコーダ２つが配設されるので、メモリセルアロイ２
２および第２のデコーダ２９を一つの単位としてブロッ
ク状に分割されている。
次いで、この記録装置例の動作
を説明する。
行アドレス信号２３および２７が入力されると、第１行
デコーダ２４およびバッファ２５で、行アドレス信号の
一部２３をデコードして、複数のバッファ出力線２６の
うちから１本または複数本を選択する。
デコーダ２４およびバッファ２５で、行アドレス信号の
一部２３をデコードして、複数のバッファ出力線２６の
うちから１本または複数本を選択する。
次いで、選択されたバッファ出力線２６の信号と残りの
行アドレス信号２７とを、第２のデコーダ２９でデコー
ドし、複数のワード線２８のうちから１本または複数本
を選択する。
行アドレス信号２７とを、第２のデコーダ２９でデコー
ドし、複数のワード線２８のうちから１本または複数本
を選択する。
選択されたワード線２８に接続したメモリセルの中から
列デコーダ（図示せず）により１個または複数のメモリ
セル２］を選択し、この様に選択されたメモリセルに対
して、Ｒ／Ｗ制御回路（図示せず）を用いて、情報を書
き込み、また、情報を読み出す。
列デコーダ（図示せず）により１個または複数のメモリ
セル２］を選択し、この様に選択されたメモリセルに対
して、Ｒ／Ｗ制御回路（図示せず）を用いて、情報を書
き込み、また、情報を読み出す。
この発明によるデコード方法および半導体記録装置によ
り次の効果を奏する。
り次の効果を奏する。
請求項による半導体記録装置のデコード方法およびその
装置においては、対象メモリセルの多い第１デコードと
対象の少ない第２デコードとで２段階に分けてデコード
するので、対象メモリセルの少ない第２デコードではワ
ード線の容量Ｃが小さくなりデコーダのサイズを小さく
することができ、半導体記録装置の大容量化を可能にす
る。更に、第１のデコードでは出力線を少なくすること
かでき、この領域でスペース的に余裕ができ、サイズの
大きいトランジスタを使用したり、また、比較的大きな
面積を必要とするバイポーラ型トうンジスタを使用する
ことができる。従って、半導体記録装置の高速化を可能
にする。
装置においては、対象メモリセルの多い第１デコードと
対象の少ない第２デコードとで２段階に分けてデコード
するので、対象メモリセルの少ない第２デコードではワ
ード線の容量Ｃが小さくなりデコーダのサイズを小さく
することができ、半導体記録装置の大容量化を可能にす
る。更に、第１のデコードでは出力線を少なくすること
かでき、この領域でスペース的に余裕ができ、サイズの
大きいトランジスタを使用したり、また、比較的大きな
面積を必要とするバイポーラ型トうンジスタを使用する
ことができる。従って、半導体記録装置の高速化を可能
にする。
このように、この発明により、記録容量が大きくなって
、バッファ出力の容量か大きくなっても高速化が可能に
なる。
、バッファ出力の容量か大きくなっても高速化が可能に
なる。
信号、２８・・・ワード線、２９・・・第２の行デコー
ダ、３１・・・メモリセル、３２・・・メモリセルアレ
イ、３３・・・ワード線、３４・・・行デコーダ、３５
・・・行アドレス信号。
ダ、３１・・・メモリセル、３２・・・メモリセルアレ
イ、３３・・・ワード線、３４・・・行デコーダ、３５
・・・行アドレス信号。
第１図はこの発明による半導体記録装置例の概略的構成
図、第２図はこの発明による半導体記録装置例の一部ブ
ロック図、第３図は従来の半導体記録装置の一部ブロッ
ク図、第４図は従来のデコダおよびバッファの回路構成
図である。
図、第２図はこの発明による半導体記録装置例の一部ブ
ロック図、第３図は従来の半導体記録装置の一部ブロッ
ク図、第４図は従来のデコダおよびバッファの回路構成
図である。
Claims (1)
- 【特許請求の範囲】 １、複数のメモリセルがマトリクス状に構成された半導
体記録装置のデコード方法であって、行アドレス信号の
一部から第１のデコーダおよびバッファで、行に配列さ
れたメモリセル列の１又は複数の列を選択し、 第１のデコーダおよびバッファの出力と行アドレス信号
の残り部分とを用いて第２のデコーダで、メモリセルの
指定選択をすることを特徴とする半導体記録装置のデコ
ード方法。 ２、複数のメモリセルがマトリクス状に構成された半導
体記録装置であって； 行アドレス信号の一部から、メモリセル列の１又は複数
の列を選択する第１の行デコーダおよびバッファと、 第１のデコーダおよびバッファの出力と行アドレス信号
の残り部分とから、メモリセルを指定選択する第２の行
デコーダとを、 備えることを特徴とする半導体記録装置。 ３、メモリセルマトリクスがブロック状に分割され、分
割されたブロックの間に第２のデコーダを配設する、請
求項２記載の半導体記録装置。 ４、第１のデコーダおよびバッファを構成する素子が、
バイポーラ型トランジスタである、請求項２または３記
載の半導体記録装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183313A JPH0233799A (ja) | 1988-07-22 | 1988-07-22 | 半導体記録装置のデコード方法およびその装置 |
| US07/383,212 US5034928A (en) | 1988-07-22 | 1989-07-21 | Semiconductor memory device having two-dimensional matrix array |
| KR1019890010406A KR920010981B1 (ko) | 1988-07-22 | 1989-07-22 | 반도체기억장치의 디코드방법 및 그 방법을 채택한 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183313A JPH0233799A (ja) | 1988-07-22 | 1988-07-22 | 半導体記録装置のデコード方法およびその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0233799A true JPH0233799A (ja) | 1990-02-02 |
Family
ID=16133510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63183313A Pending JPH0233799A (ja) | 1988-07-22 | 1988-07-22 | 半導体記録装置のデコード方法およびその装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5034928A (ja) |
| JP (1) | JPH0233799A (ja) |
| KR (1) | KR920010981B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278289A (ja) * | 1991-02-05 | 1992-10-02 | Samsung Electron Co Ltd | 半導体メモリ装置のワードラインドライバの配置方法 |
| JPH07182233A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体メモリ |
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| JPH03235290A (ja) * | 1990-02-09 | 1991-10-21 | Mitsubishi Electric Corp | 階層的な行選択線を有する半導体記憶装置 |
| US5398206A (en) * | 1990-03-02 | 1995-03-14 | Hitachi, Ltd. | Semiconductor memory device with data error compensation |
| CA2063744C (en) * | 1991-04-01 | 2002-10-08 | Paul M. Urbanus | Digital micromirror device architecture and timing for use in a pulse-width modulated display system |
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-
1988
- 1988-07-22 JP JP63183313A patent/JPH0233799A/ja active Pending
-
1989
- 1989-07-21 US US07/383,212 patent/US5034928A/en not_active Expired - Lifetime
- 1989-07-22 KR KR1019890010406A patent/KR920010981B1/ko not_active IP Right Cessation
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| JPS5965468A (ja) * | 1982-10-06 | 1984-04-13 | Mitsubishi Electric Corp | 半導体メモリ装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR920010981B1 (ko) | 1992-12-26 |
| US5034928A (en) | 1991-07-23 |
| KR900002310A (ko) | 1990-02-28 |
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