JPS581885A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS581885A JPS581885A JP56099763A JP9976381A JPS581885A JP S581885 A JPS581885 A JP S581885A JP 56099763 A JP56099763 A JP 56099763A JP 9976381 A JP9976381 A JP 9976381A JP S581885 A JPS581885 A JP S581885A
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- JP
- Japan
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- word
- potential
- line
- transistor
- decoder
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electronic Switches (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデコーダ回路に関し、特K、バイポーラメモリ
におけるワード線選択用のデコーダ回路に関する。
におけるワード線選択用のデコーダ回路に関する。
一般に、バイポーラメモリにおいては、複数のワード線
、ホールド線対が行方向に配列され、複数のビット線対
が列方向に配列され、これらワード線、ホールド線、V
ット艙の交差する各箇所にメそりセルが設けられる。1
つのメモリセルを選択する場合には、ワーrIIの選択
とビット線対の選択とが必要であ〕、通常、ワード線の
選択電位はハイレベルてあり、他方、ワード線の非選択
電位はローレベルである。ワード線選択Oためのワード
線信号選択回路は、複数の行アドレス信号から皺行アド
レス信号およびこれらO反転信号を生成するアドレスバ
ッファと、アドレスバッファか ゛らの信号の組合せ
論理をrコードするデコーダ回路と、デコーダ回路によ
って駆動されてワード線を選択するワードドライバと、
からなる。
、ホールド線対が行方向に配列され、複数のビット線対
が列方向に配列され、これらワード線、ホールド線、V
ット艙の交差する各箇所にメそりセルが設けられる。1
つのメモリセルを選択する場合には、ワーrIIの選択
とビット線対の選択とが必要であ〕、通常、ワード線の
選択電位はハイレベルてあり、他方、ワード線の非選択
電位はローレベルである。ワード線選択Oためのワード
線信号選択回路は、複数の行アドレス信号から皺行アド
レス信号およびこれらO反転信号を生成するアドレスバ
ッファと、アドレスバッファか ゛らの信号の組合せ
論理をrコードするデコーダ回路と、デコーダ回路によ
って駆動されてワード線を選択するワードドライバと、
からなる。
従来のデコーダ回路として、選択時にのみ導通状線とな
るPNPNスイ、テ(8CR)によ多構成し、従って、
たとえば、N個のデコーダ回路があれば、1個のデコー
ダ回路のみを導通状線とし、他の(N−1)個のデコー
ダ回路を非導通状11にし、これによシ、デコーダ回路
部の消費電力を低減したものがある(参照:特願昭56
−47423号)。
るPNPNスイ、テ(8CR)によ多構成し、従って、
たとえば、N個のデコーダ回路があれば、1個のデコー
ダ回路のみを導通状線とし、他の(N−1)個のデコー
ダ回路を非導通状11にし、これによシ、デコーダ回路
部の消費電力を低減したものがある(参照:特願昭56
−47423号)。
しかしながら、この従来形においては、PNPNスイ、
テは飽和形であるので、非選択状態から選択状態へのワ
ード線立上ルは早いが、選択状態から非選択状態へのワ
ード線立下りが遅くすなわちリカバリタイムが大きく、
この結果、データ書込み動作を遅くしなければならない
という問題点がある。
テは飽和形であるので、非選択状態から選択状態へのワ
ード線立上ルは早いが、選択状態から非選択状態へのワ
ード線立下りが遅くすなわちリカバリタイムが大きく、
この結果、データ書込み動作を遅くしなければならない
という問題点がある。
本発明の目的は、ワード線の選択電位により動作可能と
なる放電回路を設け、選択状態から非選択状態への遷移
時にワードドライバの入力から強制的に放電電流を流す
という構想にもとづき、選択状態から非選択状態へのワ
ード線立下りを早くし、従って、リカバリタイムを小さ
くシ、データ書込み動作を^め、前述の従来形における
問題点を解決することにある。
なる放電回路を設け、選択状態から非選択状態への遷移
時にワードドライバの入力から強制的に放電電流を流す
という構想にもとづき、選択状態から非選択状態へのワ
ード線立下りを早くし、従って、リカバリタイムを小さ
くシ、データ書込み動作を^め、前述の従来形における
問題点を解決することにある。
以下、図面によシ本発明を従来形と比較して説明する。
第1図は従来のワード線信号選択回路の回路図である。
fIX1図において、各アドレスパ、ファ11F・ツI
F息は、トランジスタQt *Qm eQss負荷
抵抗R1* R1および定電流源I□l I、からな〕
、アドレスパ、7アBF・は入力信号A・から#信号ム
・とその反転信号】0とを生成し、アドレスパ、ファB
F、は入力信号AIから該信号ム1とその反転信号、A
I とを生成する。各ワードデコーダDEC@ 5DI
CsはPNPNスイ、チを構成するトランジスタQ4と
マルチエミッタトランジスタ(ただし、各トランジスタ
エレメントtQ*−Q・とする)とからなシ、この場合
、2つのトランジスタエレメ;/)Qs 、Q・が同
時にオン状態になったときのみ和、 PNPNスイッチ
はオン状態になる。すなわち、マルチエミッタトランジ
スタ・Qs 、Q@はアンド論理機能を果しているこ
とになる。また、各ワードデコーダDEC・〜n1ce
K接続されたワードドライバWD@%WD、はエミッ
タホロワのトランジスタQ7からなシ、各ワードデコー
ダDEC・〜DEC,によりて駆動されたときに、ワー
ドドライバwpe 〜WDsはワード#Wo〜Wlの電
位をハイレベルにする。すなわち、これにより、ワード
線が選択されたことになる。なお、Rxは工建、タホロ
ワトランジスタQ1のペースと所定電位との関に設けら
れる抵抗である。
F息は、トランジスタQt *Qm eQss負荷
抵抗R1* R1および定電流源I□l I、からな〕
、アドレスパ、7アBF・は入力信号A・から#信号ム
・とその反転信号】0とを生成し、アドレスパ、ファB
F、は入力信号AIから該信号ム1とその反転信号、A
I とを生成する。各ワードデコーダDEC@ 5DI
CsはPNPNスイ、チを構成するトランジスタQ4と
マルチエミッタトランジスタ(ただし、各トランジスタ
エレメントtQ*−Q・とする)とからなシ、この場合
、2つのトランジスタエレメ;/)Qs 、Q・が同
時にオン状態になったときのみ和、 PNPNスイッチ
はオン状態になる。すなわち、マルチエミッタトランジ
スタ・Qs 、Q@はアンド論理機能を果しているこ
とになる。また、各ワードデコーダDEC・〜n1ce
K接続されたワードドライバWD@%WD、はエミッ
タホロワのトランジスタQ7からなシ、各ワードデコー
ダDEC・〜DEC,によりて駆動されたときに、ワー
ドドライバwpe 〜WDsはワード#Wo〜Wlの電
位をハイレベルにする。すなわち、これにより、ワード
線が選択されたことになる。なお、Rxは工建、タホロ
ワトランジスタQ1のペースと所定電位との関に設けら
れる抵抗である。
第1図においては、入力信号AO+AIの組合せ論理に
応じて1つのワード線のみが選択される。
応じて1つのワード線のみが選択される。
たとえば、入力信号ム・ IA、が共にハイレベルであ
れば、アドレスバ、77BF・ 、BFIO)ランジス
タQsが共にオンとなる。この結果、アドレスパ、77
BF’・の定電流源1xKFi、アドレレスパッファB
P’・の抵抗R1、ワードデコーダDECIO)ランジ
スタエレメントQs およびワードデコーダDEC,の
トランジスタエレメントQsがら電流が流込むことにな
)、また、アドレスパ。
れば、アドレスバ、77BF・ 、BFIO)ランジス
タQsが共にオンとなる。この結果、アドレスパ、77
BF’・の定電流源1xKFi、アドレレスパッファB
P’・の抵抗R1、ワードデコーダDECIO)ランジ
スタエレメントQs およびワードデコーダDEC,の
トランジスタエレメントQsがら電流が流込むことにな
)、また、アドレスパ。
77BF、の定電流源Ixには、アドレスパ、ファBF
、の抵抗R鳳、ワー#p5pコーダDEC,のトランジ
スタエレメントQ@およびワードデコーダDEC怠のト
ランジスタエレメントQ−から電流が流込むことになる
。従って、ワードデコーダDEC・のトランジスタQ4
のペース電流はl・、ワードデコーダDEC1、8EC
sのトランジスタQ4のペース電流はI・′(〈I・)
テあル、7−PfデコーダEC3のトランジスタQ4の
ペース電流は40である。
、の抵抗R鳳、ワー#p5pコーダDEC,のトランジ
スタエレメントQ@およびワードデコーダDEC怠のト
ランジスタエレメントQ−から電流が流込むことになる
。従って、ワードデコーダDEC・のトランジスタQ4
のペース電流はl・、ワードデコーダDEC1、8EC
sのトランジスタQ4のペース電流はI・′(〈I・)
テあル、7−PfデコーダEC3のトランジスタQ4の
ペース電流は40である。
つまシ、この場合、デコーダDIC・のPNPNスイッ
チのみがオンとな夛、他のデコーダDEC,〜DEC。
チのみがオンとな夛、他のデコーダDEC,〜DEC。
のPNPNスイ、チはオン状態を保持する。従りて、ワ
ードドライバWD、のペース電位Wz、は上昇してワー
ド線W・の電位も上昇し、ワードIIW・は選択され九
ことになる。
ードドライバWD、のペース電位Wz、は上昇してワー
ド線W・の電位も上昇し、ワードIIW・は選択され九
ことになる。
上述のように1ワード@W・を選択する場合には、ワー
ドデコーダDEC・のPNPNスイ、チ社飽和形なので
ペース電#lI・が流れるとただちに、PNPNスイ、
チはオンする。つtb、立上シ動作は早い、これに対し
、ワードIIW・が選択状態から非選択状11に変化し
たときには、マルチエイ、タトランジスタのトランジス
タエレメントQ@ 。
ドデコーダDEC・のPNPNスイ、チ社飽和形なので
ペース電#lI・が流れるとただちに、PNPNスイ、
チはオンする。つtb、立上シ動作は早い、これに対し
、ワードIIW・が選択状態から非選択状11に変化し
たときには、マルチエイ、タトランジスタのトランジス
タエレメントQ@ 。
Qsのいずれか一方もしくは両方がカットオフするので
、ワードドライバWD・のペース電位vx。
、ワードドライバWD・のペース電位vx。
の低下は遅く、従って、ワー「線W・電位の低下も遅い
、つま〕、立下ヤ駆動は立上シ動作に比べて遅くなる。
、つま〕、立下ヤ駆動は立上シ動作に比べて遅くなる。
この結果、書込み動作を早く行うと、所望でな^メモリ
セルにデータが書込まれることがあり、r−夕の破譲に
つながる。
セルにデータが書込まれることがあり、r−夕の破譲に
つながる。
本発明によれば、たとえは、ワード@W・が選択状態か
ら非選択状IIKなるときには、ワードドライバWD・
のペースを強制的に放電させ、これによシ、ペース電位
を急激に低下せしめ、つtb、ローV@W、の電位を急
激に低下せしめて、立下pの動作を早めている。
ら非選択状IIKなるときには、ワードドライバWD・
のペースを強制的に放電させ、これによシ、ペース電位
を急激に低下せしめ、つtb、ローV@W、の電位を急
激に低下せしめて、立下pの動作を早めている。
薦2図は本発明の一実施例としてのrコーダー路の回路
図である。第2図におhて、mlの構成費素と同一な要
素については同一な参照番号を付しである。tた、アド
レスパ、ファも省略しである。さらに、ワードデコーダ
につhてはワード線W・Oみについて図示してあり、そ
の他はiS2明簡略化のために省略しである。第2図の
ワードデコーダDICC・においては、抵抗Rs+Rs
、キャノfシタCからなる蓄積手段(遅延手段)と、ト
ランジスタQsからなる放電手段とが付加されている。
図である。第2図におhて、mlの構成費素と同一な要
素については同一な参照番号を付しである。tた、アド
レスパ、ファも省略しである。さらに、ワードデコーダ
につhてはワード線W・Oみについて図示してあり、そ
の他はiS2明簡略化のために省略しである。第2図の
ワードデコーダDICC・においては、抵抗Rs+Rs
、キャノfシタCからなる蓄積手段(遅延手段)と、ト
ランジスタQsからなる放電手段とが付加されている。
この蓄積手段祉、ワード1IWe と、他のロードデコ
ーダ(&1示せず)Kも共通な定電流源II との関に
接続され、また、トランジスタQ−は、ローダにも共通
なスイッチ21回路SCとの間に接続されている。
ーダ(&1示せず)Kも共通な定電流源II との関に
接続され、また、トランジスタQ−は、ローダにも共通
なスイッチ21回路SCとの間に接続されている。
スイッチング回路8C/fi定電流源INK対してカレ
ントスイッチとして作用する2つのトランジスタQ*
、Qs・からな)、トランジスタQ會が各ワー#Prコ
ーダのトランジスタQ@Kl&続されてhる。トランジ
スタqうのペースに印加される信号V、は、行アrレス
たとえば纂1図の信号AOA1の電位の変化に応じて、
言い換えると、あるワード@0選択状態から非選択状態
への変化ある込はその逆の変化に応じて発生するクロ、
り・ダルス信号である。従って、信号V、がハイレベル
の場合には、各ロードデコーダのトランジスタQ・が定
電流源11に対してカレントスイッチを構成することく
なる。つマル、ロードデコーダのトランジスタQmをオ
ンさせる場合には、トランジスタQsのペース電位がハ
イレベルすなわち対応するローy!Iが選択電位にある
ことが条件となる。
ントスイッチとして作用する2つのトランジスタQ*
、Qs・からな)、トランジスタQ會が各ワー#Prコ
ーダのトランジスタQ@Kl&続されてhる。トランジ
スタqうのペースに印加される信号V、は、行アrレス
たとえば纂1図の信号AOA1の電位の変化に応じて、
言い換えると、あるワード@0選択状態から非選択状態
への変化ある込はその逆の変化に応じて発生するクロ、
り・ダルス信号である。従って、信号V、がハイレベル
の場合には、各ロードデコーダのトランジスタQ・が定
電流源11に対してカレントスイッチを構成することく
なる。つマル、ロードデコーダのトランジスタQmをオ
ンさせる場合には、トランジスタQsのペース電位がハ
イレベルすなわち対応するローy!Iが選択電位にある
ことが条件となる。
次KK2rlJの囲路動作について詳細に説明する。
ワード@W・を選択する場合には、第1図のアドレス信
号A@ e AHを共にIヘイにする。この場合には
、ロードデコーダDEC・′は第1図のワードデコーダ
DEC・と同一の動作を行うので、ロード線W・の立上
シは早い、この状態においては、ワードlIW・の選択
電位(ハイレベル)によってノードNの電位はハイレベ
ルにされる0次に、アドレス信号A+1eA1のいずれ
か一方もしくは両方がハイレベルからローレベルに’R
化−すると、lロツルヤルス僅号V、がスイッチング回
路8CK供給され、トランジスタQ−がオン状態となる
。このとき、ワードデコーダDEC・′のトランジスタ
Q−のペース電位(ノードNの電位)は他のロードデコ
ーダ(図示せず)のトランジスタQ−のペース電位より
高いので、ロードデコーダ゛DEC@’のトランジスタ
Q$がオンとなり、従って、ワードドライバWD・のペ
ース電位vx、は急速に低下することKなる。この結果
、ワード!IW・の電位も急速に低下する。このように
して、ワード@W・の立下多動作は早くなる。
号A@ e AHを共にIヘイにする。この場合には
、ロードデコーダDEC・′は第1図のワードデコーダ
DEC・と同一の動作を行うので、ロード線W・の立上
シは早い、この状態においては、ワードlIW・の選択
電位(ハイレベル)によってノードNの電位はハイレベ
ルにされる0次に、アドレス信号A+1eA1のいずれ
か一方もしくは両方がハイレベルからローレベルに’R
化−すると、lロツルヤルス僅号V、がスイッチング回
路8CK供給され、トランジスタQ−がオン状態となる
。このとき、ワードデコーダDEC・′のトランジスタ
Q−のペース電位(ノードNの電位)は他のロードデコ
ーダ(図示せず)のトランジスタQ−のペース電位より
高いので、ロードデコーダ゛DEC@’のトランジスタ
Q$がオンとなり、従って、ワードドライバWD・のペ
ース電位vx、は急速に低下することKなる。この結果
、ワード!IW・の電位も急速に低下する。このように
して、ワード@W・の立下多動作は早くなる。
以上説明したように本発明によれば、従来形に比較して
ワード線の立下多動作を早くすることができ、すなわち
、リカバリタイムを小さくすることができ、これにより
、ワード線の立上シと立下シとに平衡がとれるので、デ
ータ書込み動作を早くすることができると^う効果を奏
する。
ワード線の立下多動作を早くすることができ、すなわち
、リカバリタイムを小さくすることができ、これにより
、ワード線の立上シと立下シとに平衡がとれるので、デ
ータ書込み動作を早くすることができると^う効果を奏
する。
第1図社従来のワードllA信号選択回路の回路図、第
2図線本発明の一実施例としてのrコーダ回路の回路図
である。 BF・ 、BF凰 :アドレスパ、7ア、DEC・へD
ECs 、 DEC・′:ワードデコーダ、WD・へW
D、:ワードドライバ、W@へWl :ワード線、Q4
SQ−トランジスタ(第1のスイッチング手段)、R@
@ aa 11抵抗(蓄積手段)、C:キャノ々
シタ(蓄積手段)、Qs:)ランジスタ(放電手段)、
8C:第2のスイッチング手段。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
2図線本発明の一実施例としてのrコーダ回路の回路図
である。 BF・ 、BF凰 :アドレスパ、7ア、DEC・へD
ECs 、 DEC・′:ワードデコーダ、WD・へW
D、:ワードドライバ、W@へWl :ワード線、Q4
SQ−トランジスタ(第1のスイッチング手段)、R@
@ aa 11抵抗(蓄積手段)、C:キャノ々
シタ(蓄積手段)、Qs:)ランジスタ(放電手段)、
8C:第2のスイッチング手段。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
Claims (1)
- 1、複数の入力信号および該入力信号の反転信号の組合
せ論理によって導通してワード線選択用ワードドライバ
を駆動する菖1のスイ、チンダ手段を臭備するデコーダ
回路において、前記ワード線の選択電位を蓄積する蓄積
手段と、該蓄積手段の蓄積電位に応じて前記ワードドラ
イバの入力端子の電荷を放電させるための放電手段と、
前記組合せ論理が1選択”から1非選択’に遷移すると
きに前記放電回路を駆動させる第2のスイッチング手段
と、を設は九ことを特徴とするデコーダ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56099763A JPS581885A (ja) | 1981-06-29 | 1981-06-29 | デコ−ダ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56099763A JPS581885A (ja) | 1981-06-29 | 1981-06-29 | デコ−ダ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS581885A true JPS581885A (ja) | 1983-01-07 |
Family
ID=14256009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56099763A Pending JPS581885A (ja) | 1981-06-29 | 1981-06-29 | デコ−ダ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS581885A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0233799A (ja) * | 1988-07-22 | 1990-02-02 | Toshiba Corp | 半導体記録装置のデコード方法およびその装置 |
US4962478A (en) * | 1988-10-13 | 1990-10-09 | Nec Corporation | High speed programmable read only memory device having a high integration density and diode in the programming path |
US5301163A (en) * | 1990-05-31 | 1994-04-05 | Digital Equipment Corp. | Memory selection/deselection circuitry having a wordline discharge circuit |
-
1981
- 1981-06-29 JP JP56099763A patent/JPS581885A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0233799A (ja) * | 1988-07-22 | 1990-02-02 | Toshiba Corp | 半導体記録装置のデコード方法およびその装置 |
US4962478A (en) * | 1988-10-13 | 1990-10-09 | Nec Corporation | High speed programmable read only memory device having a high integration density and diode in the programming path |
US5301163A (en) * | 1990-05-31 | 1994-04-05 | Digital Equipment Corp. | Memory selection/deselection circuitry having a wordline discharge circuit |
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