JPS623484A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS623484A
JPS623484A JP60140414A JP14041485A JPS623484A JP S623484 A JPS623484 A JP S623484A JP 60140414 A JP60140414 A JP 60140414A JP 14041485 A JP14041485 A JP 14041485A JP S623484 A JPS623484 A JP S623484A
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JP
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JP60140414A
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English (en)
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Masa Sato
雅 佐藤
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概 要〕 本発明にかかる半導体記憶装置は、メモリセルの各語線
に対応して設けられ、該語線の選択・非選択に対応する
第1の出力状態と該第1の出力状態を反転した第2の出
力状態とをそれぞれ生ずる1対のトランジスタを有する
ワードデコーダ、およびメモリセルの各語線に対応して
設けられ、咳語線の放電電流回路を開閉制御するスイッ
チング装置のほかに、各ワードデコーダに対応して設け
られ、該ワードデコーダの該第1の出力状態と該第2の
出力状態とに応じて対応するスイッチング装置を制御し
、対応する語線が選択状態から非選択状態に切換る際、
それ以外の時期に出力されるレベルとは異なるレベルを
出力する論理回路をそなえている。
これによって、選択された語線が非選択に切換るときは
、該切換る語線に対応するスイッチング装置を介して該
切換る語線のみに集中的に放電電流を流して高速な立下
り特性かえられるようにし、それ以外の定常時には、少
なくとも非選択の語線群にそれぞれ対応するスイッチン
グ装置を介して該放電電流を分流させ、語線の電圧降下
、配線層の信韻性などについての問題点を解消させたも
のである。
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に1対の上側語線と
下側語線からなる複数の語線対間に多数のメモリセルを
そなえた半導体記憶装置に関する。
〔従来の技術〕
第4図はこの種の半導体記憶装置の従来例を概略的に示
すもので、実際には複数対設けられている語線対のうち
の1つ(上側語線W、と下側語線W、′とからなる)と
、該語線対に対応するワードデコーダ11のみが示され
ている。
該ワードデコーダ11は、そのベースにそれぞれアドレ
ス信号A、および基準電圧■えが入力される1対のトラ
ンジスタ111および112をそなえ、該トランジスタ
111のコレクタ側は抵抗113を介し、また該トラン
ジスタ112のコレクタ側は直接、所定電位例えばアー
ス電位の電源配線に接続され、それらのエミッタは共通
接続された上、定電流源114に接続される。
21はワードドライバとしてのトランジスタであって該
トランジスタ21のベース側はトランジスタ111のコ
レクタ側に接続され、該トランジスタ21のエミッタ側
に上側語線W、が接続される。
そして該上側語線W、と下側語線W+’との間には複数
個のフリップフロップ型のメモリセル411゜−−一−
−・−4lnが接続されている。なお実際には各メモリ
セル411.−・−−−−−41nに対応してそれぞれ
1対のビット線(図示されていない)が配設されている
このようにして、いま8亥ワードデコーダ11に入力さ
れるアドレス信号A、がローレベルになれば、トランジ
スタ112がオンとなり、一方トランジスタ111がオ
フとなってそのコレクタ側がハイレベルとなり、したが
って該トランジスタ210ベース側、更にはそのエミッ
タ側(語線電位)がハイレベルとなって該語線W、が選
択された状態となる。逆に該ワードデコーダ11に人力
されるアドレス信号A1がハイレベルになれば、該語線
W1はその電位がローレベルとなって非選択状態となる
このようにして該語線W1の電位は選択時にはハイレベ
ル、一方非選択時にはローレベルとなるのであるが、こ
こで該語線の電位がローレベルからハイレベルに立上る
場合には、該ドライバトランジスタ21のドライブ能力
が大きいためその立上り速度が速いのに対し、該語線の
電位がハイレベルからローレベルに立下る場合には、該
ドライバトランジスタ21のドライブ能力が小さくなっ
てその立下り速度がおそくなる。
そこで従来より、かかる立下り特性を改善するために各
語線に対して放電回路を設け、該放電回路に挿入された
放電電流制御回路5によって、選択状態にある語線を検
出し、該選択された語線に定常的に大きな値の放電電流
I19.を流し、該選択された語線の立下り速度を向上
させていた。なお第4図中、61は選択された語線に該
放電電流■。4.を流すための定電流源、更に621は
該語線に情報保持電流■イを流すための定電流源である
〔発明が解決しようとする問題点〕
しかしながらかかる従来形の装置においては、上述した
ように選択された語線に大きな値の放電電流を定常的に
流すため、該ドライバトランジスタ210ベース電流が
無視できなくなって該トランジスタ21のベースに印加
される電圧が降下し、更には該選択された語線の配線抵
抗Rによる電圧降下をも生ずることによって選択時の電
圧レベルが低下し、更に該語線を形成する微細化された
配線層に大きな値の放電電流を定常的に流すため、該配
vA層にマイグレーションを生ずるおそれがあることな
どによって、該配線層の信幀性も悪くなるなどの問題点
があった。
本発明はかかる問題点を解決するためになされたもので
、選択された語線が非選択に切換るときには、該切換る
語線のみに集中的に放電電流を流すが、それ以外の定常
時には、少なくとも非選択の語線群に該放電電流を分流
させるという着想にもとづいて、該切換る語線の立下り
動作を高速化するとともに、上述した各問題点をも解消
させるようにしたものである。
〔問題点を解決するための手段〕
上記問題点を解決するために、本発明によれば、第1図
に概念図として示されるように(第1図中、上記第4図
と対応する部分には第4図と同一の符号が付されている
)、メモリセルの各語線(第1図には1対の語線w、、
w、’のみが示される)に対応して設けられ、該語線の
選択・非選択に対応する第1の出力状態と該第1の出力
状態を反転した第2の出力状態とをそれぞれ生ずる1対
のトランジスタを有するワードデコーダ(第1図におけ
る符号11に対応)。
メモリセルの各語線に対応して設けられ、該語線の放電
電流回路を開閉制御するスイッチング装置(第1図にお
ける符号51 、52−・・−・・5情に対応)、およ
び 各ワードデコーダ(例えば第1図におけるワードデコー
ダ11)に対応して設けられ、該ワードデコーダの該第
1の出力状態と該第2の出力状態とに応じて対応するス
イッチング装置(例えば第1図におけるスイッチングト
ランジスタ51)を制御し、対応する語線(例えば第1
図における語線Wυが選択状態から非選択状態に切換る
際に、ツレ以外の時期に出力されるレベル(例えハロー
レベル)とは異なるレベル(例えばハイレベル)を出力
する論理回路(第1図における符号31に対応)をそな
え、 選択された語線が非選択に切換るときは、該切換る語線
に対応するスイッチング装置を介して該切換る語線のみ
に集中的に放電電流を流し、それ以外の定常時には、少
なくとも非選択の語線群にそれぞれ対応するスイッチン
グ装置を介して該放電電流を分流させるようにした半導
体記憶装置が提供される。
〔作 用〕
上記構成によれば、該ワードデコーダを構成する該1対
のトランジスタの出力状態の切換りによって、対応する
語線が選択状態から非選択状態に切換る際、該出力状態
の切換り後も、該語線の電位が一時的にハイレベルの状
態となっていることにより、その間だけ一時的に該論理
回路は、それ以外の時期(所謂定常時)に出力するレベ
ル(例えばローレベル)とは異なるレベル(例えばハイ
レベル)を出力し、これにより該スイッチング装置を制
御する。
このようにして選択された語線(例えばW+)が非選択
に切換るときは、該切換る語線に対応するスイッチング
装置51を介して該切換る語線のみに集中的に放電電流
I。I、が流れ、それ以外の定常時には、該放電電流が
各語線群に分流するようになる。
なお、以下に述べる第2図の実施例に示されるように、
選択された語線に対応する該論理回路の出力レベルを、
非選択の各語線に対応する各論理回路の出力レベルより
僅かに低くすることによって、定常時における放電電流
を非選択状態の語線群のみに分流させることもできる。
〔実施例〕
第2図は本発明にかかる半導体記憶装置の1実施例を示
すもので、複数個設けられた語線対のうち、語線対W、
l W、’が選択された状態にあり、他の語線対は非選
択の状態にある(第2図中には非選択状態の語線対とし
てw、、w!’のみが示される)場合について、その動
作時における各部の電位も例示されている。
この第2図中、11および21はそれぞれ該語線対WI
、W+’に対応するワードデコーダおよびワードドライ
バ用トランジスタ、12および22はそれぞれ該語線対
w、、w、’に対応するワードデコーダおよびワードド
ライバ用トランジスタである。また各語線対W1とW1
′間、W2とWZ’間−−−−−などには、それぞれ1
対のビット線B、とB 、 J。
BzとB z/などに挾まれて各メモリセル41L41
2−・−1421、422・・−などが配設され、各メ
モリセルはメモリセル411について示されるように、
例えば4個のトランジスタTrl乃至T14によってフ
リップフロンブ形式に構成される。
いま、上述したように、語線対w、、w、’が選択され
ている状態においては、ワードデコーダ11を構成する
トランジスタ111のベース側の入力信号がローレベル
とされており、それによってそのベースに基準電圧VR
が入力されるトランジスタ112がオンとなり、該トラ
ンジスタ111はオフとなる。
これによって1亥トランジスタ111のコレクタ側(ド
ライバトランジスタ21のベース側)はov(アース電
位の電源配線と同電位)となり、更に該トランジスタ2
1のエミッタ側に生ずる出力電位(語線W1の電位)は
ほぼ−〇、8v(ハイレベル)となる。
ここで上述した論理回路31は、その一端を該トランジ
スタ21のエミッタ側に接続した抵抗312(1例とし
て1.6にΩとされる)と該抵抗312の他端にベース
が接続されたトランジスタ311とで構成されており、
上記トランジスタ112がオンとなることによって該抵
抗312に電圧降下を生じ、これによって該抵抗312
の他端Q点(トランジスタ311のベース側)の電位は
例えば−2,4v、更に該トランジスタ311のエミッ
タ電位(スイッチングトランジスタ51のベース電位)
はほぼ=3.2 Vとされる。
一方、残りの非選択状態の語線対(例えばW! 。
W2′)においては、ワードデコーダ12を構成するト
ランジスタ121のベース側の入力信号がハイレベルと
されており、それによってそのベースに基準電圧■寓が
入力されるトランジスタ122がオフとなり、8亥トラ
ンジスタ121がオンとなる。
ここで該トランジスタ121のコレクタ側に接続される
抵抗123の抵抗値(上記トランジスタ111のコレク
タ側に接続される抵抗113の抵抗値と同じ)を上記論
理回路31を構成する抵抗312の抵抗値(論理回路3
2を構成する抵抗322の抵抗値と同じであって、上記
の例では1.6にΩ)よりも小さい値(1例として1.
5にΩ)とすれば、該トランジスタ121がオンとなる
ことによって該抵抗123に生ずる電圧降下によって該
トランジスタ121のコレクタ側(ドライバトランジス
タ22のベース側)はほぼ−1,5vとなり、8亥トラ
ンジスタ22のエミッタ側に生ずる出力電位(語HW2
の電位)はほぼ−2,3V(ローレベル)とされる。
また該ワードデコーダ12においては上述したようにト
ランジスタ122がオフしていることから、その一端を
トランジスタ22のエミッタ側に接続した抵抗322に
は電流が流れず、したがって該抵抗322の他端Q′点
(トランジスタ321のベース側)の電位も−2,3v
となり、したがって該トランジスタ321のエミッタ電
位(スイッチングトランジスタ52のベース電位)はほ
ぼ−3,1vとされる。
このようにして非選択状態にある各語線に対応するスイ
ッチングトランジスタ(例えば52)のベース電位は選
択状態にある語線に対応するスイッチングトランジスタ
51のベース電位よりも僅かに高くなるため、非選択状
態にある各語録に対応する各スイッチングトランジスタ
がすべてオンとなる。
すなわちこのような定常状態においては、放電電流■。
1.は非選択状態の語線群に分流し、該記なる。このよ
うにして定常状態においては特定の語線に大きな値の放
電電流が流れることがなく、したがって上記従来例のよ
うに、ドライバトランジスタのベース電流が大となった
り、語線抵抗による電圧降下が生じたりするおそれがな
くなる。
次に選択された語線例えばWlが非選択に切換る場合に
は、該ワードデコーダ11を構成するトランジスタ11
1のベースに入力される信号がハイレベルとなって該ト
ランジスタ111がオンとなり、トランジスタ112が
オフとなり、該抵抗312を流れる電流が零となる。
一方咳語線W、の電位(選択時の電位)は、該非選択へ
の切換り後も急速には立下らず、一時的にハイレベルを
保持しており、したがって該論理回路を構成する抵抗3
12の他端Q点の電位も一時的にハイレベルとなる。こ
のためトランジスタ311のベース電位したがってその
エミッタ電位(スイッチングトランジスタ51のベース
電位)が一時的に上昇し、咳語線W、が非選択電位(ロ
ーレベル)になるまで、該スイッチングトランジスタ5
1を通して集中的に放電電流I DI3が流れ、該語線
W、の電位を急速に立下げる。
第3図は、上述したような本発明による語線電位の立下
り特性を示す図であって、該第3図に示すように語線の
電位は選択時においてはハイレベルとなっている。
いま時刻もにおいて該語線が選択状態から非選択状態に
切換ったとすると、該語線電位は該切換り後も一時的に
ハイレベルを保持し、その間(第3図にTで示される期
間中)、該切換り状態にある語線の電位が所定のローレ
ベルになるまで該語線に集中的に放電電流を流し、これ
によってかかる放電電流を流さない場合(第3図に点線
で示す)に比し、該立下り特性を著しく向上することが
できる。
〔発明の効果〕
本発明によれば、選択された語線を非選択に切換える際
、上記放電電流によって該語線電位の立下りを高速化す
ることができ、しかも定常状態においては該放電電流を
多数の語線群に分流させることによって、ドライバトラ
ンジスタのベース電流が大となったり、語線抵抗による
電圧降下が生じたりするという上述した種々の問題点を
解消することができる。
【図面の簡単な説明】
第1図は、本発明の詳細な説明するための概念的な回路
図、 第2図は、本発明にかかる半導体記憶装置の1実施例に
ついての回路構成を、その動作時における各部の電位と
ともに示す図、 第3図は、本発明によってえられる語線電位の立下り特
性を示す図、 第4図は、従来形の半導体記憶装置を例示する図である
。 (符号の説明) 11 、127ワードデコーダ、 21 、22 :ワードドライバ、 31 、32 :論理回路、 411.412,421,422  :メモリセル、5
:放電電流制御回路。 本発明の詳細な説明する回路図 11・・・ワードデコーダ 21・・・ワードドライバ 31・・・論理回路 411−41n・・・メモリセル IDl5・・・放電電流 b+・・・情報保持電流

Claims (1)

  1. 【特許請求の範囲】 1、メモリセルの各語線に対応して設けられ、該語線の
    選択・非選択に対応する第1の出力状態と該第1の出力
    状態を反転した第2の出力状態とをそれぞれ生ずる1対
    のトランジスタを有するワードデコーダ、 メモリセルの各語線に対応して設けられ、該語線の放電
    電流回路を開閉制御するスイッチング装置、および 各ワードデコーダに対応して設けられ、該ワードデコー
    ダの該第1の出力状態と該第2の出力状態とに応じて対
    応するスイッチング装置を制御し、対応する語線が選択
    状態から非選択状態に切換る際に、それ以外の時期に出
    力されるレベルとは異なるレベルを出力する論理回路を
    そなえ、 選択された語線が非選択に切換るときは、該切換る語線
    に対応するスイッチング装置を介して該切換る語線のみ
    に集中的に放電電流を流し、それ以外の定常時には、少
    なくとも非選択の語線群にそれぞれ対応するスイッチン
    グ装置を介して該放電電流を分流させることを特徴とす
    る半導体記憶装置。
JP60140414A 1985-06-28 1985-06-28 半導体記憶装置 Pending JPS623484A (ja)

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JP60140414A JPS623484A (ja) 1985-06-28 1985-06-28 半導体記憶装置

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JP60140414A JPS623484A (ja) 1985-06-28 1985-06-28 半導体記憶装置

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JP60140414A Pending JPS623484A (ja) 1985-06-28 1985-06-28 半導体記憶装置

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JP (1) JPS623484A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5002629A (en) * 1990-01-11 1991-03-26 Kabushiki Kaisha Sohken Floor covering peeling motor-powered vehicle

Cited By (1)

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