JPS623484A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS623484A JPS623484A JP60140414A JP14041485A JPS623484A JP S623484 A JPS623484 A JP S623484A JP 60140414 A JP60140414 A JP 60140414A JP 14041485 A JP14041485 A JP 14041485A JP S623484 A JPS623484 A JP S623484A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- word
- selection
- transistor
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明にかかる半導体記憶装置は、メモリセルの各語線
に対応して設けられ、該語線の選択・非選択に対応する
第１の出力状態と該第１の出力状態を反転した第２の出
力状態とをそれぞれ生ずる１対のトランジスタを有する
ワードデコーダ、およびメモリセルの各語線に対応して
設けられ、咳語線の放電電流回路を開閉制御するスイッ
チング装置のほかに、各ワードデコーダに対応して設け
られ、該ワードデコーダの該第１の出力状態と該第２の
出力状態とに応じて対応するスイッチング装置を制御し
、対応する語線が選択状態から非選択状態に切換る際、
それ以外の時期に出力されるレベルとは異なるレベルを
出力する論理回路をそなえている。
に対応して設けられ、該語線の選択・非選択に対応する
第１の出力状態と該第１の出力状態を反転した第２の出
力状態とをそれぞれ生ずる１対のトランジスタを有する
ワードデコーダ、およびメモリセルの各語線に対応して
設けられ、咳語線の放電電流回路を開閉制御するスイッ
チング装置のほかに、各ワードデコーダに対応して設け
られ、該ワードデコーダの該第１の出力状態と該第２の
出力状態とに応じて対応するスイッチング装置を制御し
、対応する語線が選択状態から非選択状態に切換る際、
それ以外の時期に出力されるレベルとは異なるレベルを
出力する論理回路をそなえている。
これによって、選択された語線が非選択に切換るときは
、該切換る語線に対応するスイッチング装置を介して該
切換る語線のみに集中的に放電電流を流して高速な立下
り特性かえられるようにし、それ以外の定常時には、少
なくとも非選択の語線群にそれぞれ対応するスイッチン
グ装置を介して該放電電流を分流させ、語線の電圧降下
、配線層の信韻性などについての問題点を解消させたも
のである。
、該切換る語線に対応するスイッチング装置を介して該
切換る語線のみに集中的に放電電流を流して高速な立下
り特性かえられるようにし、それ以外の定常時には、少
なくとも非選択の語線群にそれぞれ対応するスイッチン
グ装置を介して該放電電流を分流させ、語線の電圧降下
、配線層の信韻性などについての問題点を解消させたも
のである。
本発明は半導体記憶装置に関し、特に１対の上側語線と
下側語線からなる複数の語線対間に多数のメモリセルを
そなえた半導体記憶装置に関する。
下側語線からなる複数の語線対間に多数のメモリセルを
そなえた半導体記憶装置に関する。
第４図はこの種の半導体記憶装置の従来例を概略的に示
すもので、実際には複数対設けられている語線対のうち
の１つ（上側語線Ｗ、と下側語線Ｗ、′とからなる）と
、該語線対に対応するワードデコーダ１１のみが示され
ている。
すもので、実際には複数対設けられている語線対のうち
の１つ（上側語線Ｗ、と下側語線Ｗ、′とからなる）と
、該語線対に対応するワードデコーダ１１のみが示され
ている。
該ワードデコーダ１１は、そのベースにそれぞれアドレ
ス信号Ａ、および基準電圧■えが入力される１対のトラ
ンジスタ１１１および１１２をそなえ、該トランジスタ
１１１のコレクタ側は抵抗１１３を介し、また該トラン
ジスタ１１２のコレクタ側は直接、所定電位例えばアー
ス電位の電源配線に接続され、それらのエミッタは共通
接続された上、定電流源１１４に接続される。
ス信号Ａ、および基準電圧■えが入力される１対のトラ
ンジスタ１１１および１１２をそなえ、該トランジスタ
１１１のコレクタ側は抵抗１１３を介し、また該トラン
ジスタ１１２のコレクタ側は直接、所定電位例えばアー
ス電位の電源配線に接続され、それらのエミッタは共通
接続された上、定電流源１１４に接続される。
２１はワードドライバとしてのトランジスタであって該
トランジスタ２１のベース側はトランジスタ１１１のコ
レクタ側に接続され、該トランジスタ２１のエミッタ側
に上側語線Ｗ、が接続される。
トランジスタ２１のベース側はトランジスタ１１１のコ
レクタ側に接続され、該トランジスタ２１のエミッタ側
に上側語線Ｗ、が接続される。
そして該上側語線Ｗ、と下側語線Ｗ＋’との間には複数
個のフリップフロップ型のメモリセル４１１゜−−一−
−・−４ｌｎが接続されている。なお実際には各メモリ
セル４１１．−・−−−−−４１ｎに対応してそれぞれ
１対のビット線（図示されていない）が配設されている
。
個のフリップフロップ型のメモリセル４１１゜−−一−
−・−４ｌｎが接続されている。なお実際には各メモリ
セル４１１．−・−−−−−４１ｎに対応してそれぞれ
１対のビット線（図示されていない）が配設されている
。
このようにして、いま８亥ワードデコーダ１１に入力さ
れるアドレス信号Ａ、がローレベルになれば、トランジ
スタ１１２がオンとなり、一方トランジスタ１１１がオ
フとなってそのコレクタ側がハイレベルとなり、したが
って該トランジスタ２１０ベース側、更にはそのエミッ
タ側（語線電位）がハイレベルとなって該語線Ｗ、が選
択された状態となる。逆に該ワードデコーダ１１に人力
されるアドレス信号Ａ１がハイレベルになれば、該語線
Ｗ１はその電位がローレベルとなって非選択状態となる
。
れるアドレス信号Ａ、がローレベルになれば、トランジ
スタ１１２がオンとなり、一方トランジスタ１１１がオ
フとなってそのコレクタ側がハイレベルとなり、したが
って該トランジスタ２１０ベース側、更にはそのエミッ
タ側（語線電位）がハイレベルとなって該語線Ｗ、が選
択された状態となる。逆に該ワードデコーダ１１に人力
されるアドレス信号Ａ１がハイレベルになれば、該語線
Ｗ１はその電位がローレベルとなって非選択状態となる
。
このようにして該語線Ｗ１の電位は選択時にはハイレベ
ル、一方非選択時にはローレベルとなるのであるが、こ
こで該語線の電位がローレベルからハイレベルに立上る
場合には、該ドライバトランジスタ２１のドライブ能力
が大きいためその立上り速度が速いのに対し、該語線の
電位がハイレベルからローレベルに立下る場合には、該
ドライバトランジスタ２１のドライブ能力が小さくなっ
てその立下り速度がおそくなる。
ル、一方非選択時にはローレベルとなるのであるが、こ
こで該語線の電位がローレベルからハイレベルに立上る
場合には、該ドライバトランジスタ２１のドライブ能力
が大きいためその立上り速度が速いのに対し、該語線の
電位がハイレベルからローレベルに立下る場合には、該
ドライバトランジスタ２１のドライブ能力が小さくなっ
てその立下り速度がおそくなる。
そこで従来より、かかる立下り特性を改善するために各
語線に対して放電回路を設け、該放電回路に挿入された
放電電流制御回路５によって、選択状態にある語線を検
出し、該選択された語線に定常的に大きな値の放電電流
Ｉ１９．を流し、該選択された語線の立下り速度を向上
させていた。なお第４図中、６１は選択された語線に該
放電電流■。４．を流すための定電流源、更に６２１は
該語線に情報保持電流■イを流すための定電流源である
。
語線に対して放電回路を設け、該放電回路に挿入された
放電電流制御回路５によって、選択状態にある語線を検
出し、該選択された語線に定常的に大きな値の放電電流
Ｉ１９．を流し、該選択された語線の立下り速度を向上
させていた。なお第４図中、６１は選択された語線に該
放電電流■。４．を流すための定電流源、更に６２１は
該語線に情報保持電流■イを流すための定電流源である
。
しかしながらかかる従来形の装置においては、上述した
ように選択された語線に大きな値の放電電流を定常的に
流すため、該ドライバトランジスタ２１０ベース電流が
無視できなくなって該トランジスタ２１のベースに印加
される電圧が降下し、更には該選択された語線の配線抵
抗Ｒによる電圧降下をも生ずることによって選択時の電
圧レベルが低下し、更に該語線を形成する微細化された
配線層に大きな値の放電電流を定常的に流すため、該配
ｖＡ層にマイグレーションを生ずるおそれがあることな
どによって、該配線層の信幀性も悪くなるなどの問題点
があった。
ように選択された語線に大きな値の放電電流を定常的に
流すため、該ドライバトランジスタ２１０ベース電流が
無視できなくなって該トランジスタ２１のベースに印加
される電圧が降下し、更には該選択された語線の配線抵
抗Ｒによる電圧降下をも生ずることによって選択時の電
圧レベルが低下し、更に該語線を形成する微細化された
配線層に大きな値の放電電流を定常的に流すため、該配
ｖＡ層にマイグレーションを生ずるおそれがあることな
どによって、該配線層の信幀性も悪くなるなどの問題点
があった。
本発明はかかる問題点を解決するためになされたもので
、選択された語線が非選択に切換るときには、該切換る
語線のみに集中的に放電電流を流すが、それ以外の定常
時には、少なくとも非選択の語線群に該放電電流を分流
させるという着想にもとづいて、該切換る語線の立下り
動作を高速化するとともに、上述した各問題点をも解消
させるようにしたものである。
、選択された語線が非選択に切換るときには、該切換る
語線のみに集中的に放電電流を流すが、それ以外の定常
時には、少なくとも非選択の語線群に該放電電流を分流
させるという着想にもとづいて、該切換る語線の立下り
動作を高速化するとともに、上述した各問題点をも解消
させるようにしたものである。
上記問題点を解決するために、本発明によれば、第１図
に概念図として示されるように（第１図中、上記第４図
と対応する部分には第４図と同一の符号が付されている
）、メモリセルの各語線（第１図には１対の語線ｗ、、
ｗ、’のみが示される）に対応して設けられ、該語線の
選択・非選択に対応する第１の出力状態と該第１の出力
状態を反転した第２の出力状態とをそれぞれ生ずる１対
のトランジスタを有するワードデコーダ（第１図におけ
る符号１１に対応）。
に概念図として示されるように（第１図中、上記第４図
と対応する部分には第４図と同一の符号が付されている
）、メモリセルの各語線（第１図には１対の語線ｗ、、
ｗ、’のみが示される）に対応して設けられ、該語線の
選択・非選択に対応する第１の出力状態と該第１の出力
状態を反転した第２の出力状態とをそれぞれ生ずる１対
のトランジスタを有するワードデコーダ（第１図におけ
る符号１１に対応）。
メモリセルの各語線に対応して設けられ、該語線の放電
電流回路を開閉制御するスイッチング装置（第１図にお
ける符号５１ 、５２−・・−・・５情に対応）、およ
び 各ワードデコーダ（例えば第１図におけるワードデコー
ダ１１）に対応して設けられ、該ワードデコーダの該第
１の出力状態と該第２の出力状態とに応じて対応するス
イッチング装置（例えば第１図におけるスイッチングト
ランジスタ５１）を制御し、対応する語線（例えば第１
図における語線Ｗυが選択状態から非選択状態に切換る
際に、ツレ以外の時期に出力されるレベル（例えハロー
レベル）とは異なるレベル（例えばハイレベル）を出力
する論理回路（第１図における符号３１に対応）をそな
え、 選択された語線が非選択に切換るときは、該切換る語線
に対応するスイッチング装置を介して該切換る語線のみ
に集中的に放電電流を流し、それ以外の定常時には、少
なくとも非選択の語線群にそれぞれ対応するスイッチン
グ装置を介して該放電電流を分流させるようにした半導
体記憶装置が提供される。
電流回路を開閉制御するスイッチング装置（第１図にお
ける符号５１ 、５２−・・−・・５情に対応）、およ
び 各ワードデコーダ（例えば第１図におけるワードデコー
ダ１１）に対応して設けられ、該ワードデコーダの該第
１の出力状態と該第２の出力状態とに応じて対応するス
イッチング装置（例えば第１図におけるスイッチングト
ランジスタ５１）を制御し、対応する語線（例えば第１
図における語線Ｗυが選択状態から非選択状態に切換る
際に、ツレ以外の時期に出力されるレベル（例えハロー
レベル）とは異なるレベル（例えばハイレベル）を出力
する論理回路（第１図における符号３１に対応）をそな
え、 選択された語線が非選択に切換るときは、該切換る語線
に対応するスイッチング装置を介して該切換る語線のみ
に集中的に放電電流を流し、それ以外の定常時には、少
なくとも非選択の語線群にそれぞれ対応するスイッチン
グ装置を介して該放電電流を分流させるようにした半導
体記憶装置が提供される。
上記構成によれば、該ワードデコーダを構成する該１対
のトランジスタの出力状態の切換りによって、対応する
語線が選択状態から非選択状態に切換る際、該出力状態
の切換り後も、該語線の電位が一時的にハイレベルの状
態となっていることにより、その間だけ一時的に該論理
回路は、それ以外の時期（所謂定常時）に出力するレベ
ル（例えばローレベル）とは異なるレベル（例えばハイ
レベル）を出力し、これにより該スイッチング装置を制
御する。
のトランジスタの出力状態の切換りによって、対応する
語線が選択状態から非選択状態に切換る際、該出力状態
の切換り後も、該語線の電位が一時的にハイレベルの状
態となっていることにより、その間だけ一時的に該論理
回路は、それ以外の時期（所謂定常時）に出力するレベ
ル（例えばローレベル）とは異なるレベル（例えばハイ
レベル）を出力し、これにより該スイッチング装置を制
御する。
このようにして選択された語線（例えばＷ＋）が非選択
に切換るときは、該切換る語線に対応するスイッチング
装置５１を介して該切換る語線のみに集中的に放電電流
Ｉ。Ｉ、が流れ、それ以外の定常時には、該放電電流が
各語線群に分流するようになる。
に切換るときは、該切換る語線に対応するスイッチング
装置５１を介して該切換る語線のみに集中的に放電電流
Ｉ。Ｉ、が流れ、それ以外の定常時には、該放電電流が
各語線群に分流するようになる。
なお、以下に述べる第２図の実施例に示されるように、
選択された語線に対応する該論理回路の出力レベルを、
非選択の各語線に対応する各論理回路の出力レベルより
僅かに低くすることによって、定常時における放電電流
を非選択状態の語線群のみに分流させることもできる。
選択された語線に対応する該論理回路の出力レベルを、
非選択の各語線に対応する各論理回路の出力レベルより
僅かに低くすることによって、定常時における放電電流
を非選択状態の語線群のみに分流させることもできる。
第２図は本発明にかかる半導体記憶装置の１実施例を示
すもので、複数個設けられた語線対のうち、語線対Ｗ、
ｌ Ｗ、’が選択された状態にあり、他の語線対は非選
択の状態にある（第２図中には非選択状態の語線対とし
てｗ、、ｗ！’のみが示される）場合について、その動
作時における各部の電位も例示されている。
すもので、複数個設けられた語線対のうち、語線対Ｗ、
ｌ Ｗ、’が選択された状態にあり、他の語線対は非選
択の状態にある（第２図中には非選択状態の語線対とし
てｗ、、ｗ！’のみが示される）場合について、その動
作時における各部の電位も例示されている。
この第２図中、１１および２１はそれぞれ該語線対ＷＩ
、Ｗ＋’に対応するワードデコーダおよびワードドライ
バ用トランジスタ、１２および２２はそれぞれ該語線対
ｗ、、ｗ、’に対応するワードデコーダおよびワードド
ライバ用トランジスタである。また各語線対Ｗ１とＷ１
′間、Ｗ２とＷＺ’間−−−−−などには、それぞれ１
対のビット線Ｂ、とＢ 、 Ｊ。
、Ｗ＋’に対応するワードデコーダおよびワードドライ
バ用トランジスタ、１２および２２はそれぞれ該語線対
ｗ、、ｗ、’に対応するワードデコーダおよびワードド
ライバ用トランジスタである。また各語線対Ｗ１とＷ１
′間、Ｗ２とＷＺ’間−−−−−などには、それぞれ１
対のビット線Ｂ、とＢ 、 Ｊ。
ＢｚとＢ ｚ／などに挾まれて各メモリセル４１Ｌ４１
２−・−１４２１、４２２・・−などが配設され、各メ
モリセルはメモリセル４１１について示されるように、
例えば４個のトランジスタＴｒｌ乃至Ｔ１４によってフ
リップフロンブ形式に構成される。
２−・−１４２１、４２２・・−などが配設され、各メ
モリセルはメモリセル４１１について示されるように、
例えば４個のトランジスタＴｒｌ乃至Ｔ１４によってフ
リップフロンブ形式に構成される。
いま、上述したように、語線対ｗ、、ｗ、’が選択され
ている状態においては、ワードデコーダ１１を構成する
トランジスタ１１１のベース側の入力信号がローレベル
とされており、それによってそのベースに基準電圧ＶＲ
が入力されるトランジスタ１１２がオンとなり、該トラ
ンジスタ１１１はオフとなる。
ている状態においては、ワードデコーダ１１を構成する
トランジスタ１１１のベース側の入力信号がローレベル
とされており、それによってそのベースに基準電圧ＶＲ
が入力されるトランジスタ１１２がオンとなり、該トラ
ンジスタ１１１はオフとなる。
これによって１亥トランジスタ１１１のコレクタ側（ド
ライバトランジスタ２１のベース側）はｏｖ（アース電
位の電源配線と同電位）となり、更に該トランジスタ２
１のエミッタ側に生ずる出力電位（語線Ｗ１の電位）は
ほぼ−〇、８ｖ（ハイレベル）となる。
ライバトランジスタ２１のベース側）はｏｖ（アース電
位の電源配線と同電位）となり、更に該トランジスタ２
１のエミッタ側に生ずる出力電位（語線Ｗ１の電位）は
ほぼ−〇、８ｖ（ハイレベル）となる。
ここで上述した論理回路３１は、その一端を該トランジ
スタ２１のエミッタ側に接続した抵抗３１２（１例とし
て１．６にΩとされる）と該抵抗３１２の他端にベース
が接続されたトランジスタ３１１とで構成されており、
上記トランジスタ１１２がオンとなることによって該抵
抗３１２に電圧降下を生じ、これによって該抵抗３１２
の他端Ｑ点（トランジスタ３１１のベース側）の電位は
例えば−２，４ｖ、更に該トランジスタ３１１のエミッ
タ電位（スイッチングトランジスタ５１のベース電位）
はほぼ＝３．２ Ｖとされる。
スタ２１のエミッタ側に接続した抵抗３１２（１例とし
て１．６にΩとされる）と該抵抗３１２の他端にベース
が接続されたトランジスタ３１１とで構成されており、
上記トランジスタ１１２がオンとなることによって該抵
抗３１２に電圧降下を生じ、これによって該抵抗３１２
の他端Ｑ点（トランジスタ３１１のベース側）の電位は
例えば−２，４ｖ、更に該トランジスタ３１１のエミッ
タ電位（スイッチングトランジスタ５１のベース電位）
はほぼ＝３．２ Ｖとされる。
一方、残りの非選択状態の語線対（例えばＷ！ 。
Ｗ２′）においては、ワードデコーダ１２を構成するト
ランジスタ１２１のベース側の入力信号がハイレベルと
されており、それによってそのベースに基準電圧■寓が
入力されるトランジスタ１２２がオフとなり、８亥トラ
ンジスタ１２１がオンとなる。
ランジスタ１２１のベース側の入力信号がハイレベルと
されており、それによってそのベースに基準電圧■寓が
入力されるトランジスタ１２２がオフとなり、８亥トラ
ンジスタ１２１がオンとなる。
ここで該トランジスタ１２１のコレクタ側に接続される
抵抗１２３の抵抗値（上記トランジスタ１１１のコレク
タ側に接続される抵抗１１３の抵抗値と同じ）を上記論
理回路３１を構成する抵抗３１２の抵抗値（論理回路３
２を構成する抵抗３２２の抵抗値と同じであって、上記
の例では１．６にΩ）よりも小さい値（１例として１．
５にΩ）とすれば、該トランジスタ１２１がオンとなる
ことによって該抵抗１２３に生ずる電圧降下によって該
トランジスタ１２１のコレクタ側（ドライバトランジス
タ２２のベース側）はほぼ−１，５ｖとなり、８亥トラ
ンジスタ２２のエミッタ側に生ずる出力電位（語ＨＷ２
の電位）はほぼ−２，３Ｖ（ローレベル）とされる。
抵抗１２３の抵抗値（上記トランジスタ１１１のコレク
タ側に接続される抵抗１１３の抵抗値と同じ）を上記論
理回路３１を構成する抵抗３１２の抵抗値（論理回路３
２を構成する抵抗３２２の抵抗値と同じであって、上記
の例では１．６にΩ）よりも小さい値（１例として１．
５にΩ）とすれば、該トランジスタ１２１がオンとなる
ことによって該抵抗１２３に生ずる電圧降下によって該
トランジスタ１２１のコレクタ側（ドライバトランジス
タ２２のベース側）はほぼ−１，５ｖとなり、８亥トラ
ンジスタ２２のエミッタ側に生ずる出力電位（語ＨＷ２
の電位）はほぼ−２，３Ｖ（ローレベル）とされる。
また該ワードデコーダ１２においては上述したようにト
ランジスタ１２２がオフしていることから、その一端を
トランジスタ２２のエミッタ側に接続した抵抗３２２に
は電流が流れず、したがって該抵抗３２２の他端Ｑ′点
（トランジスタ３２１のベース側）の電位も−２，３ｖ
となり、したがって該トランジスタ３２１のエミッタ電
位（スイッチングトランジスタ５２のベース電位）はほ
ぼ−３，１ｖとされる。
ランジスタ１２２がオフしていることから、その一端を
トランジスタ２２のエミッタ側に接続した抵抗３２２に
は電流が流れず、したがって該抵抗３２２の他端Ｑ′点
（トランジスタ３２１のベース側）の電位も−２，３ｖ
となり、したがって該トランジスタ３２１のエミッタ電
位（スイッチングトランジスタ５２のベース電位）はほ
ぼ−３，１ｖとされる。
このようにして非選択状態にある各語線に対応するスイ
ッチングトランジスタ（例えば５２）のベース電位は選
択状態にある語線に対応するスイッチングトランジスタ
５１のベース電位よりも僅かに高くなるため、非選択状
態にある各語録に対応する各スイッチングトランジスタ
がすべてオンとなる。
ッチングトランジスタ（例えば５２）のベース電位は選
択状態にある語線に対応するスイッチングトランジスタ
５１のベース電位よりも僅かに高くなるため、非選択状
態にある各語録に対応する各スイッチングトランジスタ
がすべてオンとなる。
すなわちこのような定常状態においては、放電電流■。
１．は非選択状態の語線群に分流し、該記なる。このよ
うにして定常状態においては特定の語線に大きな値の放
電電流が流れることがなく、したがって上記従来例のよ
うに、ドライバトランジスタのベース電流が大となった
り、語線抵抗による電圧降下が生じたりするおそれがな
くなる。
うにして定常状態においては特定の語線に大きな値の放
電電流が流れることがなく、したがって上記従来例のよ
うに、ドライバトランジスタのベース電流が大となった
り、語線抵抗による電圧降下が生じたりするおそれがな
くなる。
次に選択された語線例えばＷｌが非選択に切換る場合に
は、該ワードデコーダ１１を構成するトランジスタ１１
１のベースに入力される信号がハイレベルとなって該ト
ランジスタ１１１がオンとなり、トランジスタ１１２が
オフとなり、該抵抗３１２を流れる電流が零となる。
は、該ワードデコーダ１１を構成するトランジスタ１１
１のベースに入力される信号がハイレベルとなって該ト
ランジスタ１１１がオンとなり、トランジスタ１１２が
オフとなり、該抵抗３１２を流れる電流が零となる。
一方咳語線Ｗ、の電位（選択時の電位）は、該非選択へ
の切換り後も急速には立下らず、一時的にハイレベルを
保持しており、したがって該論理回路を構成する抵抗３
１２の他端Ｑ点の電位も一時的にハイレベルとなる。こ
のためトランジスタ３１１のベース電位したがってその
エミッタ電位（スイッチングトランジスタ５１のベース
電位）が一時的に上昇し、咳語線Ｗ、が非選択電位（ロ
ーレベル）になるまで、該スイッチングトランジスタ５
１を通して集中的に放電電流Ｉ ＤＩ３が流れ、該語線
Ｗ、の電位を急速に立下げる。
の切換り後も急速には立下らず、一時的にハイレベルを
保持しており、したがって該論理回路を構成する抵抗３
１２の他端Ｑ点の電位も一時的にハイレベルとなる。こ
のためトランジスタ３１１のベース電位したがってその
エミッタ電位（スイッチングトランジスタ５１のベース
電位）が一時的に上昇し、咳語線Ｗ、が非選択電位（ロ
ーレベル）になるまで、該スイッチングトランジスタ５
１を通して集中的に放電電流Ｉ ＤＩ３が流れ、該語線
Ｗ、の電位を急速に立下げる。
第３図は、上述したような本発明による語線電位の立下
り特性を示す図であって、該第３図に示すように語線の
電位は選択時においてはハイレベルとなっている。
り特性を示す図であって、該第３図に示すように語線の
電位は選択時においてはハイレベルとなっている。
いま時刻もにおいて該語線が選択状態から非選択状態に
切換ったとすると、該語線電位は該切換り後も一時的に
ハイレベルを保持し、その間（第３図にＴで示される期
間中）、該切換り状態にある語線の電位が所定のローレ
ベルになるまで該語線に集中的に放電電流を流し、これ
によってかかる放電電流を流さない場合（第３図に点線
で示す）に比し、該立下り特性を著しく向上することが
できる。
切換ったとすると、該語線電位は該切換り後も一時的に
ハイレベルを保持し、その間（第３図にＴで示される期
間中）、該切換り状態にある語線の電位が所定のローレ
ベルになるまで該語線に集中的に放電電流を流し、これ
によってかかる放電電流を流さない場合（第３図に点線
で示す）に比し、該立下り特性を著しく向上することが
できる。
本発明によれば、選択された語線を非選択に切換える際
、上記放電電流によって該語線電位の立下りを高速化す
ることができ、しかも定常状態においては該放電電流を
多数の語線群に分流させることによって、ドライバトラ
ンジスタのベース電流が大となったり、語線抵抗による
電圧降下が生じたりするという上述した種々の問題点を
解消することができる。
、上記放電電流によって該語線電位の立下りを高速化す
ることができ、しかも定常状態においては該放電電流を
多数の語線群に分流させることによって、ドライバトラ
ンジスタのベース電流が大となったり、語線抵抗による
電圧降下が生じたりするという上述した種々の問題点を
解消することができる。
第１図は、本発明の詳細な説明するための概念的な回路
図、 第２図は、本発明にかかる半導体記憶装置の１実施例に
ついての回路構成を、その動作時における各部の電位と
ともに示す図、 第３図は、本発明によってえられる語線電位の立下り特
性を示す図、 第４図は、従来形の半導体記憶装置を例示する図である
。 （符号の説明） １１ 、１２７ワードデコーダ、 ２１ 、２２ ：ワードドライバ、 ３１ 、３２ ：論理回路、 ４１１．４１２，４２１，４２２ ：メモリセル、５
：放電電流制御回路。 本発明の詳細な説明する回路図 １１・・・ワードデコーダ ２１・・・ワードドライバ ３１・・・論理回路 ４１１−４１ｎ・・・メモリセル ＩＤｌ５・・・放電電流 ｂ＋・・・情報保持電流
図、 第２図は、本発明にかかる半導体記憶装置の１実施例に
ついての回路構成を、その動作時における各部の電位と
ともに示す図、 第３図は、本発明によってえられる語線電位の立下り特
性を示す図、 第４図は、従来形の半導体記憶装置を例示する図である
。 （符号の説明） １１ 、１２７ワードデコーダ、 ２１ 、２２ ：ワードドライバ、 ３１ 、３２ ：論理回路、 ４１１．４１２，４２１，４２２ ：メモリセル、５
：放電電流制御回路。 本発明の詳細な説明する回路図 １１・・・ワードデコーダ ２１・・・ワードドライバ ３１・・・論理回路 ４１１−４１ｎ・・・メモリセル ＩＤｌ５・・・放電電流 ｂ＋・・・情報保持電流
Claims (1)
- 【特許請求の範囲】 １、メモリセルの各語線に対応して設けられ、該語線の
選択・非選択に対応する第１の出力状態と該第１の出力
状態を反転した第２の出力状態とをそれぞれ生ずる１対
のトランジスタを有するワードデコーダ、 メモリセルの各語線に対応して設けられ、該語線の放電
電流回路を開閉制御するスイッチング装置、および 各ワードデコーダに対応して設けられ、該ワードデコー
ダの該第１の出力状態と該第２の出力状態とに応じて対
応するスイッチング装置を制御し、対応する語線が選択
状態から非選択状態に切換る際に、それ以外の時期に出
力されるレベルとは異なるレベルを出力する論理回路を
そなえ、 選択された語線が非選択に切換るときは、該切換る語線
に対応するスイッチング装置を介して該切換る語線のみ
に集中的に放電電流を流し、それ以外の定常時には、少
なくとも非選択の語線群にそれぞれ対応するスイッチン
グ装置を介して該放電電流を分流させることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140414A JPS623484A (ja) | 1985-06-28 | 1985-06-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140414A JPS623484A (ja) | 1985-06-28 | 1985-06-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623484A true JPS623484A (ja) | 1987-01-09 |
Family
ID=15268169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60140414A Pending JPS623484A (ja) | 1985-06-28 | 1985-06-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623484A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5002629A (en) * | 1990-01-11 | 1991-03-26 | Kabushiki Kaisha Sohken | Floor covering peeling motor-powered vehicle |
-
1985
- 1985-06-28 JP JP60140414A patent/JPS623484A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5002629A (en) * | 1990-01-11 | 1991-03-26 | Kabushiki Kaisha Sohken | Floor covering peeling motor-powered vehicle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5469077A (en) | Field programmable antifuse device and programming method therefor | |
| US4660179A (en) | Semiconductor memory device with switching for redundant cells | |
| US5282175A (en) | Semiconductor memory device of divided word line | |
| US4385368A (en) | Programmable read only memory | |
| US5402377A (en) | Semiconductor memory device having a controlled auxiliary decoder | |
| US4538247A (en) | Redundant rows in integrated circuit memories | |
| US4587639A (en) | Static semiconductor memory device incorporating redundancy memory cells | |
| KR910003595B1 (ko) | 세그먼트된 워드라인을 갖춘 반도체 메모리 장치 | |
| US4665509A (en) | Semiconductor memory device comprising address holding flip-flop | |
| US4195358A (en) | Decoder for a prom | |
| TW201826279A (zh) | 記憶裝置及控制方法 | |
| JPS623484A (ja) | 半導体記憶装置 | |
| JP2803459B2 (ja) | 半導体記憶装置 | |
| US4857772A (en) | BIPMOS decoder circuit | |
| JPH04212784A (ja) | 半導体記憶装置 | |
| US5986946A (en) | Method and apparatus for reducing row shut-off time in an interleaved-row memory device | |
| US5173874A (en) | Semiconductor storage device | |
| KR100485405B1 (ko) | 메모리 매트릭스의 워드라인용 전자 드라이버 회로 및메모리 장치 | |
| JPS6221198B2 (ja) | ||
| JPS6138560B2 (ja) | ||
| JPS581885A (ja) | デコ−ダ回路 | |
| JP3185553B2 (ja) | マスクｒｏｍのワード線駆動回路 | |
| JPH05205481A (ja) | 半導体記憶装置 | |
| JPS63168033A (ja) | バイポ−ラメモリ | |
| JPS5925319B2 (ja) | 半導体メモリ装置 |