JPS6138560B2

JPS6138560B2 -

Info

Publication number: JPS6138560B2
Application number: JP54161318A
Authority: JP
Inventors: Nobuaki Ieda; Tsuneo Mano
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1979-12-12
Filing date: 1979-12-12
Publication date: 1986-08-29
Also published as: JPS5683899A

Description

【発明の詳細な説明】（発明の技術分野）本発明は、大容量で且つ経済的な集積化された
半導体メモリ装置に関するものである。便宜上、
以下ではMOSメモリを例に取り説明していくこ
とにする。

（従来技術とその問題点）従来、集積回路化されたMOSメモリの多くは
１トランジスタ形のメモリセルで構成され、その
主な回路ブロツクは第５図に示すようになつてい
る。第５図において、メモリセルアレイ１を中心
として各行にワードドライバ４が接続され、特定
のワードドライバを選択するために行デコーダ３
が配置されている。又、各列にはセンス回路６が
接続され、マルチプレクサ回路７を介して入出力
回路８に接続されており、さらに特定のマルチプ
レクサを選択するために列デコーダ５が配置され
ている。マルチプレクサ回路７は、読出し時には
センス回路６の出力線のうち列デコーダ５からの
信号によつて指定された１つを選択して入出力回
路８の出力線に接続し、書込み時には列デコーダ
５からの信号によつて指定された１つのビツト線
を選択して、入出力回路８の入出線をセンス回路
６を介して接続する回路である。行ならびに列デ
コーダ３，５にはアドレス入力を格納するアドレ
スバツフア回路２の出力信号が接続され、その他
に、各回路ブロツクを動作させるために必要な各
種制御信号を発生する回路ブロツク９が配置され
ている。

このように、集積回路化されたMOSメモリの
多くは、最少限、第５図に示したような回路ブロ
ツクで構成されており、どの回路が不良になつて
も完壁な機能を果すことができない。一方、集積
化された半導体メモリ装置は今後ますます大容量
化される傾向にあり、このため各回路ブロツクが
不良になる確率は非常に大きくなり、第５図の回
路構成のままでは歩留りが大幅に低下し、経済性
を維持することが困難になるという問題が生じつ
つある。

一方、かかる欠点を解決するため、予備セルと
これに接続する冗長回路部とを設け、本来のセル
に不良番地が存在する場合に、本来のセルの不良
番地に対応する行や列を非接続状態にし、同時
に、冗長回路を活性化させて、本来のセルアレイ
の不良番地を救済せしめて、回路チツプの歩留り
を向上させる技術が。例えば、特開昭54−75937
号公報、特開昭53−41946号公報、特開昭54−
101627号公報、特公昭52−3764号公報等に示され
ているが、これらには、以下に示す重大な欠点が
あつた。即ち、これらの技術は、本来のメモリセ
ル部に不良番地が必ず存在する場合には有用であ
るが、一方、歩留りは低いものの本来のメモリセ
ルアレイ部に全く不良番地が無い完全なチツプが
できた場合には、かえつて特性を低下させてしま
う。この場合の特性とは、消費電力及び動作速度
をいう。以下に簡単に説明する。

まず、消費電力に関しては、上記従来例に示さ
れる構成においては、本来のメモリセル部に、不
良番地が無い場合であつても、予備セルに接続さ
れる冗長回路（予備回路）部にも常時電源が供給
されている。

即ち、不要な部分にも電源供給しているので、
消費電力が多くなるという第１の欠点があつた。
次に動作速度に関し説明する。

上記の従来例においては、本来のメモリセルア
レイ部に不良番地が有る、無しにかかわらず、予
備デコーダ部が選択されたか否かを一定の時間待
つて判断していた。つまり、予備番地をも含めて
全アドレス信号を与え、一定時間経過後に予備デ
コーダ部の所定の部分の電位が変化（即ち、アー
スに電荷が引き抜かれたことによる電位変化）が
生じたか否かをチエツクし、これにより予備デコ
ーダが選択されたか否かを判断する。この判断結
果に基き、予備デコーダが選択された場合には、
本来のメモリセル部に接続されるデコーダ部を制
御し、本来のメモリセル部の不良部分を非選択と
するような動作を行なつていた。このような動作
により、センス（アンプ）回路部に本来のセル部
と予備のセル部の両方の信号が同時に入ることに
よる誤動作を防止することはできるが、予備デコ
ーダが選択されたか否かを、一定の時間（電荷の
流失が完了するのに必要とされる時間）かけて判
断するため、メモリの読み出し動作が遅くなる欠
点があつた。

（発明の目的）本発明は、上述の問題点を解決するため、予備
セルとこれに連接する冗長（予備）回路を新たに
付加し、本来のメモリセル部に不良番地が存在す
る場合には、集積回路化された半導体メモリ装置
が完全良品として扱い得るように、冗長回路部を
活性化し、本来のメモリセル部の不良番地を救済
する機能を実現せしめ、かつ、不良番地が無い場
合には、冗長回路を付加したことに伴う消費電力
及び動作速度の特性低下を抑止せしめる機能を実
現し、更に、上記両状態をフラグ信号により容易
に選択せしめるようにして、製造技術の良否、即
ち、本来のメモリセル部に不良番地が存在するか
否かに応じて、製造された集積回路の特性を最も
効率的に発揮できるように補正することを目的と
する。

（発明の構成及び作用）以下、本発明を詳細に説明する。

第１図は本発明の一実施例であり、図中、斜線
で示した回路ブロツクが第５図に示すような予備
セル等を具備しない従来例に付加された部分であ
る。以下、それらを順に説明する。１′はワード
選択線に沿つた冗長のメモリセルアレイであり、
１″はビツト線に沿つた冗長のメモリセルアレイ
で、第１図では、いずれも２本ずつあるとしてい
る。３′は冗長行デコーダで、これは行方向の不
良番地を登録するメモリで構成され、アドレスバ
ツフア回路２のアドレス信号により任意の番地が
登録でき、且つ、対応するアドレスが指定された
時には選択信号を冗長ワードドライバ４′に伝達
する機能を併せ持つている。５′は冗長列デコー
ダであり、これは列方向の不良番地を登録するメ
モリで構成され、アドレスバツフア回路２のアド
レス信号により任意の番地が登録でき、且つ、対
応するアドレスが指定された時には選択信号を冗
長マルチプレクサ７′に伝達する機能を併せ持つ
ている。回路ブロツク４′は冗長のワード線に対
応するワードドライバであり、７′は冗長のビツ
ト線に対応するマルチプレクサ回路である。６′
は冗長のビツト線に対応するセンス回路で、１ト
ランジスタ形メモリセルの場合に必要となるもの
であり、フリツプフロツプで構成されるメモリセ
ルの場合には不要となる。１０′は冗長の行及び
列デコーダ３′，５′の番地登録、ならびに実際の
動作に必要な制御信号を発生する回路ブロツクで
ある。１１′は冗長の行及び列デコーダ３′，５′
に不良の番地を登録したか否かを示すフラグ信号
発生回路で、フリツプフロツプ又はＰ―ROMを
用いて構成することができる。なお、フラグ信号
としてはパルス的な信号あるいは直流的な信号の
いずれでも差支えない。

第２図はフラグ信号発生回路１１′の回路例
で、直流的なフラグ信号を発生する例である。フ
ラグ信号発生回路１１′は冗長の行あるいは列デ
コーダ３′，５′に不良番地が登録されている時は
フラグ信号を“１”とし、登録されていない時は
フラグ信号を“０”とするものである。第２図に
おいて、フラグ書き込み制御信号により、ヒユー
ズF₀を切断するか否かを選択することにより、
直流的なフラグ信号を上記の二状態とすることが
できる。

冗長の行及び列デコーダ３′，５′に用いられる
不良番地登録用メモリとしては、通常のフリツプ
フロツプで構成されたメモリセルに連想機能を持
たせたものと、Ｐ―ROMを用いて永久的に書込
む方法がある。例えば、ヒユーズ形Ｐ―ROMを
用いた構成例を第３図に示す。第３図ａは書込み
前の状態であり、クロツクＰはデコーダの出力ノ
ードD₀のプリチヤージ用フラグ信号Ｆは上記フ
ラグ信号発生回路１１′から与えられる信号であ
る。このままの状態ではアドレスの正負信号
A₀，A₀，A₁，A₁が共に結線されており、どのア
ドレスに対してもD₀は低レベルになるので常に
非選択状態になる。このデコーダに特定の番地を
登録する例として、ヒユーズ形Ｐ―ROM（Ｆ１
〜Ｆ４）の内Ｆ２とＦ３が、アドレスA₀とA₁を
高電位にし、ノードD₀から電流を流し込むこと
により切断された状態が第３図ｂに示されてい
る。この状態になるとアドレスA₀とA₁で形成さ
れる４つの入力状態に対しA₀とA₁が高電位の場
合のみ出力ノードD₀は高電位を維持し選択状態
となる。この冗長の行及び列デコーダ３′，５′の
番地登録は回路ブロツク１０′により行われる。
即ち、回路ブロツク１０′は例えば特定のワード
線が切断している場合、そのワード線に対応する
番地が選択されると、冗長の行デコーダ３′の例
えば出力ノードD₀が選択されるように、D₀に電
流を流して対応するヒユーズを切断するのであ
る。冗長の列デコーダ５′についても同様であ
る。不良番地に対して冗長の行あるいは列デコー
ダ３′，５′のどの出力ノードを割り当てるかは任
意である。

さて、冗長の行あるいは列デコーダ３′，５′に
不良番地が登録されている場合の通常の動作は次
の通りである。例えば特定のワード線が切断して
おり、冗長の行デコーダ３′の一つの出力ノード
が選択されると、回路ブロツク１０′は該冗長の
行デコーダ３′が選択されたことを検出して本来
のデコーダ３を電気的に切離す。一方、冗長の行
デコーダ３′により冗長のワードドライバが駆動
され、行方向の冗長メモリセルアレイ１′の対応
するワード線が選択される。即ち、不良なワード
線が冗長なワード線に切替えられたことになる。
同様にして、ビツト線の切替えも容易に行うこと
ができる。

第４図に回路ブロツク１０′と行デコーダ３、
冗長の行デコーダ３′等の具体的接続の関係を示
す。これは列デコーダ５、冗長の列デコーダ５′
等についても同様である。

第４図において、冗長の行デコーダ３′に不良
の番地を登録する場合、冗長デコーダ書込み信号
Ｗを高電位にすると共に、例えば選択制御信号S₀
を“１”にして出力ノードD₀を選択する。この
時、例えばアドレスA₀とA₁を高電位にすると、
ノードD₀から対応するヒユーズに電流が流れ、
該当ヒユーズが切断される。同様に、選択制御信
号S′₀を“１”にすると出力ノードD′₀が選択され
る。通常の動作の場合は、アドレスバツフア回路
のアドレスのうちA₁，A₀が高電位になると、フ
ラグ信号Ｆが“１”の条件で、クロツクＰのタイ
ミングで冗長のデコーダ３′のノードD₀が選択さ
れ、第１図に示されている冗長のワードドライバ
４′が駆動される。同時に、ノードD₀が選択され
ると、本来のデコーダ３が電気的に切り離され
る。この電気的切離しは例えば第４図１０′の中
のＱ_Cがオフすることにより実行される。

但し、種々の変形が考えられるので第１図の中
ではＱ_Cは省略されている。

冗長のデコーダ３′のノードD′₀が選択される場
合も同様である。

一方、不良番地が登録されていない場合は、フ
ラグ信号Ｆは定常的に“０”となるので、第４図
に示すANDゲートの出力は常時“０”に固定さ
れる。従つて、電源供給用のトランジスタ：Ｑ_P
は常時OFF状態となりノードD₀（及びD₀′）に電
流が供給されない。

このように、本来のメモリセルに不良番地が無
い場合は、不良番地を登録せず、フラグ信号Ｆに
より冗長の行および列を定常的に非活性化し、こ
の部分に電源を供給せしめないようにすることは
低電力化の点で利点がある。又、従来例のよう
に、冗長用デユーダが選択されたか否かを、冗長
用デコーダの所定のノード（D₀等）の電位変化
を、一定時間経過後にチエツクすることにより判
別するという動作が不要となる。なぜなら、本発
明においては、冗長回路の電源経路が遮断されて
いるので、電荷供給源がないので電位変化を見る
までもなく冗長用デコーダが非選択状態にあると
いう判断結果はすでに確定しているからである。
従つて、上記の判断を行なう為に一定時間待つと
いう動作が不要となるので、メモリの読出し動作
は本来の高速動作を確保できる。即ち、動作特性
の点においても、本発明は利点を有する。なお、
フラグ信号は冗長の行及び列デコーダ対応に２回
路設けた方が制御は容易であるが、１回路で共用
することも可能である。

図示の実施例において、冗長の行及び列デコー
ダの番地登録用手段及びフラグを立る回路手段と
して、固定的な情報を書込み得る手段を用い、ウ
エハテストの段階で番地の登録を行い、ケース実
装を行えば、完成品は従来と全く同等の扱いがで
きるので、従来装置に用いられているメモリも差
替えが可能となり極めて有利である。なお、固定
的に情報を書込む回路構成要素としては、ヒユー
ズの様に電流を流すとオーブンになるものと、ダ
イオードの接合破壊にみられるようにシヨートに
なるものがあるが、いずれの形でも上記機能を果
すことは容易である。又、レーザによる熱的な切
断で回路構成要素を実現しても同様の機能を果せ
ることは容易に類推できる。

以上、主としてMOSダイナミツク形メモリを
主体として説明してきたが、本発明の構成が絶縁
ゲートFET、バイポーラを問わず、又、ダイナ
ミツク形、スタテイツク形を問わず適用できるこ
とは明らかである。

（発明の効果）以上説明したように、本発明はわずかの面積増
加で、メモリセルの不良番地を救済し、集積メモ
リチツプの歩留まりを大幅に向上させることがで
きるとともに、メモリセルに不良番地が存在しな
い場合には、冗長回路部を電気的に不活性にし、
低電力化、高速化を確保できるという利点を有す
る。又、フラグ信号発生手段により、冗長回路を
活性化させて、メモリセルを救済する状態を選択
するか、冗長回路部を非活性化させて、高速動作
と低電力を確保するかをチツプの製造後に容易に
選択できるので、製造後のチツプを最も効率的に
使用できるという利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図はフラグ信号発生回路の具体例を示す図、第３
図は不良番地登録用メモリの構成例を示す図、第
４図は第１図の回路ブロツク間の接続関係を示す
図、第５図は従来の半導体メモリ装置の構成例を
示すブロツク図である。１′，２′…冗長メモリセルアレイ、３′…冗長
行デコーダ、４′…冗長ワードドライバ、５′…冗
長列デコーダ、６′…冗長センス回路、７′…冗長
マルチプレクサ、１０′…冗長制御信号発生回
路、１１′…フラグ信号発生回路。

Claims

【特許請求の範囲】１集積化された半導体メモリ装置において、該
メモリ装置を実現する必須構成要素の外に、行方
向と列方向に単数又は複数の冗長のメモリセル列
を付加し、上記付加された行に対応してワードド
ライバが付加され、上記付加された列に対応して
マルチプレクサが付加され、上記列構成要素とし
てセンス回路が必須の場合は上記付加された各列
毎にセンス回路が付加され、上記付加された各ワ
ードドライバは不良行番地登録可能な冗長の行デ
コーダに接続され、上記付加された各マルチプレ
クサは不良列番地登録可能な冗長の列デコーダに
接続されており、且つ、集積化されているアドレ
スバツフア回路で発生されたアドレス信号を使つ
て、メモリセルアレイ内の全体あるいは特定ブロ
ツク内に含まれる任意の不良番地を上記付加され
た冗長の行又は列デコーダに登録し、さらに通常
の動作時、上記不良番地が登録された冗長の行又
は列デコーダが選択された場合には対応する本来
の行又は列デコーダを非選択状態にする制御回路
ブロツクを有し、且つ、上記冗長の行又は列デコ
ーダに不良番地を登録したか否かを示すフラグ信
号発生手段を有し、上記冗長の行又は列デコーダ
への不良番地の登録がない場合、フラグ信号を利
用して上記冗長の行又は列デコーダの一方又は双
方の電源供給用の電流路を定常的に断つことを特
徴とする半導体メモリ装置。２集積化された半導体メモリ装置において、該
メモリ装置を実現する必須構成要素の外に、行方
向と列方向に単数又は複数の冗長のメモリセル列
を付加し、上記付加された行に対応してワードド
ライバが付加され、上記付加された列に対応して
マルチプレクサが付加され、上記列構成要素とし
てセンス回路が必須の場合は上記付加された各列
毎にセンス回路が付加され、上記付加された各ワ
ードドライバは不良行番地登録可能な冗長の行デ
コーダに接続され、上記付加された各マルチプレ
クサは不良行番地登録可能な冗長の列デコーダに
接続されており、且つ、集積化されているアドレ
スバツフア回路で発生されたアドレス信号を使つ
て、メモリセルアレイ内の全体あるいは特定ブロ
ツク内に含まれる任意の不良番地を上記付加され
た冗長の行又は列デコーダに登録し、さらに通常
の動作時、上記不良番地が登録された冗長の行又
は列デコーダが選択された場合には対応する本来
の行又は列デコーダを非選択状態にする制御回路
ブロツクを有し、且つ、上記冗長の行又は列デコ
ーダに不良番地を登録したか否かを示すフラグ信
号発生手段を有し、上記冗長の行又は列デコーダ
への不良番地の登録がない場合、フラグ信号を利
用して上記冗長の行又は列デコーダの一方又は双
方の電源供給用の電流路を定常的に断ち、且つ上
記冗長の行及び列のデコーダの不良番地登録用メ
モリと上記フラグ信号発生手段に電気的又は熱的
に非可逆的に２値の異なる状態を取らせ得る回路
構成要素を用い、ウエハテスト段階で、上記回路
構成要素に情報を書込んだ上でケースに実装した
ことを特徴とする半導体メモリ装置。