JPH0551996B2 - - Google Patents
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- JPH0551996B2 JPH0551996B2 JP58007529A JP752983A JPH0551996B2 JP H0551996 B2 JPH0551996 B2 JP H0551996B2 JP 58007529 A JP58007529 A JP 58007529A JP 752983 A JP752983 A JP 752983A JP H0551996 B2 JPH0551996 B2 JP H0551996B2
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- word line
- circuit
- discharge current
- current
- switching circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリに係り、特にバイポー
ラメモリに関する。
ラメモリに関する。
従来から、メモリセルアレーのワード線の立下
がりを高速化するために、種々のワード線放電回
路が知られている。
がりを高速化するために、種々のワード線放電回
路が知られている。
第１図は、例えば1976年のIEEE ISSCC Dig.
Tech.Papers、PP188〜189に記載されている放
電回路である。メモリセルアレーのワード線の駆
動には、一般的にＱのようなエミツタホロワが使
用される。ワード線の選択は、ワード線電位を高
レベルにすることにより行われる。選択されるワ
ード線は常に１個であるから、他の非選択のワー
ド線にはすべて低レベル電位が印加される。従つ
て、第１図の回路において、複数の電流切換用ト
ランジスタQCSのうち電流源ICSからの電流が流
れるトランジスタは、選択されたワード線に接続
されているもの１個のみである。選択されたワー
ド線が立下がる時、この電流により立下がりを速
めることを意図している。
Tech.Papers、PP188〜189に記載されている放
電回路である。メモリセルアレーのワード線の駆
動には、一般的にＱのようなエミツタホロワが使
用される。ワード線の選択は、ワード線電位を高
レベルにすることにより行われる。選択されるワ
ード線は常に１個であるから、他の非選択のワー
ド線にはすべて低レベル電位が印加される。従つ
て、第１図の回路において、複数の電流切換用ト
ランジスタQCSのうち電流源ICSからの電流が流
れるトランジスタは、選択されたワード線に接続
されているもの１個のみである。選択されたワー
ド線が立下がる時、この電流により立下がりを速
めることを意図している。
ところで、ワード線の選択が、あるワード線か
ら他のワード線へと切換わると、それまで選択さ
れていたワード線の電位が下がり、別のワード線
の電位が上がつてくる。従つて、選択から非選択
に移るワード線には、充分に立下がる前に電流が
流れなくなるために、第１図の回路では、ワード
線の立下がりを充分に高速化できない。
ら他のワード線へと切換わると、それまで選択さ
れていたワード線の電位が下がり、別のワード線
の電位が上がつてくる。従つて、選択から非選択
に移るワード線には、充分に立下がる前に電流が
流れなくなるために、第１図の回路では、ワード
線の立下がりを充分に高速化できない。
そこで、第２図、第３図、第４図のような回路
が考えられている。これらの回路では、いずれも
ワード線（上側ワード線UWまたは下側ワード線
LW）の電位を遅延回路２を介してトランジスタ
QCSのベースに印加している。そのため、ワー
ド線の立下がり時に切換トランジスタQCSに流
れる電流が遅延し、ワード線の立下がりを充分に
高速化できる。遅延回路２としては、抵抗とコン
デンサ（寄生容量を活用する場合もある）で構成
するのが普通である。なお、センス回路３は、選
択されたワード線に接続されている複数のメモリ
セル１の中から読出し又は書込みを行うメモリセ
ルを指定する。
が考えられている。これらの回路では、いずれも
ワード線（上側ワード線UWまたは下側ワード線
LW）の電位を遅延回路２を介してトランジスタ
QCSのベースに印加している。そのため、ワー
ド線の立下がり時に切換トランジスタQCSに流
れる電流が遅延し、ワード線の立下がりを充分に
高速化できる。遅延回路２としては、抵抗とコン
デンサ（寄生容量を活用する場合もある）で構成
するのが普通である。なお、センス回路３は、選
択されたワード線に接続されている複数のメモリ
セル１の中から読出し又は書込みを行うメモリセ
ルを指定する。
ところで、第１図から第４図までの全ての従来
例では、切換用の電流源ICSは、下側ワード線
LWの、ワード線駆動回路Ｑとは反対側（図の右
側）に接続されている。その主な理由は３つあ
る。
例では、切換用の電流源ICSは、下側ワード線
LWの、ワード線駆動回路Ｑとは反対側（図の右
側）に接続されている。その主な理由は３つあ
る。
(1) 電流切換回路からの電流を、選択されたワー
ド線に接続されているメモリセルに流すことに
すれば、選択されたメモリセルの情報保持電流
を増加することになり、メモリセルの動作が安
定となる。
ド線に接続されているメモリセルに流すことに
すれば、選択されたメモリセルの情報保持電流
を増加することになり、メモリセルの動作が安
定となる。
(2) 上側ワード線に切換用電流源を接続すると、
上側ワード線が急速に立下がり、一方、下側ワ
ード線はゆつくりと立下がるため、メモリセル
の情報が破壊される可能性がある。従つて、下
側ワード線に切換用電流源を接続すべきであ
る。
上側ワード線が急速に立下がり、一方、下側ワ
ード線はゆつくりと立下がるため、メモリセル
の情報が破壊される可能性がある。従つて、下
側ワード線に切換用電流源を接続すべきであ
る。
(3) 上記２つの理由で下側ワード線から放電電流
を引くとして、その電流源ICSを第５図ａのよ
うにワード線駆動回路Ｑの反対側に接続する
と、上側ワード線UWと下側ワード線LWの電
圧降下はほぼ等しいので、その電位は第５図ｂ
に示すようにほぼ平行となり、全てのメモリセ
ル１にほぼ同一の電流を分配できる。一方、ワ
ード線駆動回路Ｑに近い端に電流源ICSを接続
すると、電圧降下により、上側ワード線UWと
下側ワード線LWの電位差は、第５図ｃに示す
ように、ワード線駆動回路Ｑの近くでは大き
く、ワード線駆動回路Ｑから遠ざかるにしたが
つて小さくなる。
を引くとして、その電流源ICSを第５図ａのよ
うにワード線駆動回路Ｑの反対側に接続する
と、上側ワード線UWと下側ワード線LWの電
圧降下はほぼ等しいので、その電位は第５図ｂ
に示すようにほぼ平行となり、全てのメモリセ
ル１にほぼ同一の電流を分配できる。一方、ワ
ード線駆動回路Ｑに近い端に電流源ICSを接続
すると、電圧降下により、上側ワード線UWと
下側ワード線LWの電位差は、第５図ｃに示す
ように、ワード線駆動回路Ｑの近くでは大き
く、ワード線駆動回路Ｑから遠ざかるにしたが
つて小さくなる。
従つて、ワード線駆動回路Ｑ側のセル１に大
きな電流が流れ、反対側のセル１には殆んど電
流が流れない。そのため、切換用電流源ICSは
ワード線駆動回路Ｑの反対側に接続される。
きな電流が流れ、反対側のセル１には殆んど電
流が流れない。そのため、切換用電流源ICSは
ワード線駆動回路Ｑの反対側に接続される。
以上のような理由で、上側ワード線と下側ワー
ド線とを備えたバイポーラメモリにおいては、放
電電流の切換回路は、従来、全て下側ワード線
の、ワード線駆動回路とは反対側に接続されてい
た。
ド線とを備えたバイポーラメモリにおいては、放
電電流の切換回路は、従来、全て下側ワード線
の、ワード線駆動回路とは反対側に接続されてい
た。
しかし、メモリが非常に大容量化され、かつ、
それを高速化するために切換電流を大きくするに
は、上記のような従来の方法では限界がある。
それを高速化するために切換電流を大きくするに
は、上記のような従来の方法では限界がある。
その理由の１つはメモリセルの動作に依る。
例えば、第６図ａに示したメモリセルでは、情
報保持状態では保持電流ISTが高抵抗RHを流れ、
セル電位VCOを決定している。一方選択時には、
大きな読出し電流IRが低抵抗RLを流れ、セル電位
VC1，VC0を決定している。これらの電流とセル
電位VC1，VC0の関係を第６図ｂに示す。一般的
に、第６図ａに示したような、低抵抗と高抵抗と
を備え、非選択時と選択時とで抵抗を切換えて低
消費電力と高速性とを図つたメモリセルにおいて
は、第６図ｂに示すように、切換の途中でセル電
位VC1とVC0との差が小さな領域、すなわち不安
定領域ａが存在する。メモリ容量が比較的小さい
場合には、RLとRHとの比は比較的小さく、10〜
100程度であるため、この不安定な領域ａは少な
い。従つて、ワード線当り10ｍＡ程度までの放電
用の切換電流を流してもメモリセルの動作点が不
安定領域ａに入り込むことはない。しかし、より
大容量（4Kないし16Kb以上）になるとRLとRHの
比はより大きい方が好ましく、その場合、不安定
領域ａの範囲が非常に大きくなる。
報保持状態では保持電流ISTが高抵抗RHを流れ、
セル電位VCOを決定している。一方選択時には、
大きな読出し電流IRが低抵抗RLを流れ、セル電位
VC1，VC0を決定している。これらの電流とセル
電位VC1，VC0の関係を第６図ｂに示す。一般的
に、第６図ａに示したような、低抵抗と高抵抗と
を備え、非選択時と選択時とで抵抗を切換えて低
消費電力と高速性とを図つたメモリセルにおいて
は、第６図ｂに示すように、切換の途中でセル電
位VC1とVC0との差が小さな領域、すなわち不安
定領域ａが存在する。メモリ容量が比較的小さい
場合には、RLとRHとの比は比較的小さく、10〜
100程度であるため、この不安定な領域ａは少な
い。従つて、ワード線当り10ｍＡ程度までの放電
用の切換電流を流してもメモリセルの動作点が不
安定領域ａに入り込むことはない。しかし、より
大容量（4Kないし16Kb以上）になるとRLとRHの
比はより大きい方が好ましく、その場合、不安定
領域ａの範囲が非常に大きくなる。
非選択から選択へ移行するメモリセルは過渡的
に不安定領域ａを通過するだけで、終局的にはセ
ル電位の差は縮まらない。しかし、選択ワート線
に接続されているメモリセルのうち、選択セルを
除いた他の全てのメモリセルには放電用電流が流
れるため、放電電流の値によつては不安定領域ａ
に入つてしまう。従つて、大容量メモリでは、メ
モリセルの動作点が不安定領域ａに入り込まない
ようにするため、放電電流は小さな値（例えば１
〜２ｍＡ以下）に制限される。
に不安定領域ａを通過するだけで、終局的にはセ
ル電位の差は縮まらない。しかし、選択ワート線
に接続されているメモリセルのうち、選択セルを
除いた他の全てのメモリセルには放電用電流が流
れるため、放電電流の値によつては不安定領域ａ
に入つてしまう。従つて、大容量メモリでは、メ
モリセルの動作点が不安定領域ａに入り込まない
ようにするため、放電電流は小さな値（例えば１
〜２ｍＡ以下）に制限される。
放電電流が制限される他の理由は、ワード線で
の電圧降下の配線のマイグレーシヨンによる制限
である。すなわち、メモリの大容量化に伴い、配
線の太さは着実に細くなつている。一方、大容量
化が進むにつれ、微細化の努力にもかかわらずチ
ツプ・サイズも着実に増え続け、配線抵抗も増え
続けている。そのため、ワード線に流し得る電流
値に制限が加えられる。
の電圧降下の配線のマイグレーシヨンによる制限
である。すなわち、メモリの大容量化に伴い、配
線の太さは着実に細くなつている。一方、大容量
化が進むにつれ、微細化の努力にもかかわらずチ
ツプ・サイズも着実に増え続け、配線抵抗も増え
続けている。そのため、ワード線に流し得る電流
値に制限が加えられる。
これらの理由により、メモリ容量を大きくする
とワード線に充分な放電電流を流すことができ
ず、高速化が不可能となる。
とワード線に充分な放電電流を流すことができ
ず、高速化が不可能となる。
本発明の目的は、上記の如き従来の欠点を改善
し、充分な放電電流を流し得る大容量メモリを提
供することにある。
し、充分な放電電流を流し得る大容量メモリを提
供することにある。
上記目的を達成するため、本発明は、複数個の
メモリセルが、上側ワード線と下側ワード線とか
ら成る複数対のワード線対の間に接続され、各々
前記上側ワード線の一端にワード線駆動回路が接
続されているメモリセル・アレーを有するメモリ
回路において、前記複数対のワード線対のうちの
一つが選択されたことを検出して選択された前記
ワード線対にのみ大きな電流を流す電流切換回路
を前記上側ワード線および下側ワード線に接続
し、前記上側ワード線に接続した前記電流切換回
路は、前記ワード線駆動回路と同じ側に、前記下
側ワード線に接続した前記電流切換回路は、前記
ワード線駆動回路と反対側に配置したことを特徴
とする。
メモリセルが、上側ワード線と下側ワード線とか
ら成る複数対のワード線対の間に接続され、各々
前記上側ワード線の一端にワード線駆動回路が接
続されているメモリセル・アレーを有するメモリ
回路において、前記複数対のワード線対のうちの
一つが選択されたことを検出して選択された前記
ワード線対にのみ大きな電流を流す電流切換回路
を前記上側ワード線および下側ワード線に接続
し、前記上側ワード線に接続した前記電流切換回
路は、前記ワード線駆動回路と同じ側に、前記下
側ワード線に接続した前記電流切換回路は、前記
ワード線駆動回路と反対側に配置したことを特徴
とする。
以下、図面を用いて本発明の実施例を説明する
が、理解を容易にするため、前述した２つの放電
電流制限理由に対する解決手段を分けて説明す
る。
が、理解を容易にするため、前述した２つの放電
電流制限理由に対する解決手段を分けて説明す
る。
まず、メモリセルの動作が不安定になることを
回避するために、放電電流を制限している場合の
解決手段について説明する。
回避するために、放電電流を制限している場合の
解決手段について説明する。
第７図は、第１図の従来回路に対して上記解決
手段を設けた例である。図示したように、本例で
は、下側ワード線LWに電流源ICS１および電流
切換用トランジスタQCS１の切換回路を接続す
るだけでなく、上側ワード線UWにも電流源ICS
２および電流切換用トランジスタQCS２の切換
回路が接続されている。このような構成にするこ
とにより、下側ワード線LWには、放電電流が流
れた状態でセル電位の差がひらき動作が安定とな
るだけの電流を流し、上側ワード線UWには放電
が高速となるのに必要な電流だけを流せばよい。
この場合、前述したように、上側ワード線UWの
方が下側ワード線LWより高速で立下がり、メモ
リセルの記憶情報が破壊される心配があるが、シ
ミユレーシヨンおよび実験の結果では、上側ワー
ド線UWに下側ワード線LWよりも10倍程度もの
大きな電流を流しても、下側ワード線LWにも電
流を流している限り情報破壊の心配がないことが
確認された。
手段を設けた例である。図示したように、本例で
は、下側ワード線LWに電流源ICS１および電流
切換用トランジスタQCS１の切換回路を接続す
るだけでなく、上側ワード線UWにも電流源ICS
２および電流切換用トランジスタQCS２の切換
回路が接続されている。このような構成にするこ
とにより、下側ワード線LWには、放電電流が流
れた状態でセル電位の差がひらき動作が安定とな
るだけの電流を流し、上側ワード線UWには放電
が高速となるのに必要な電流だけを流せばよい。
この場合、前述したように、上側ワード線UWの
方が下側ワード線LWより高速で立下がり、メモ
リセルの記憶情報が破壊される心配があるが、シ
ミユレーシヨンおよび実験の結果では、上側ワー
ド線UWに下側ワード線LWよりも10倍程度もの
大きな電流を流しても、下側ワード線LWにも電
流を流している限り情報破壊の心配がないことが
確認された。
第８，９，１０図は、それぞれ第２，３，４図
の従来回路に上記手段、すなわち上側ワード線
UWに電流切換用トランジスタQCS２の切換回路
を設けた例である。また、第１１図の回路は、第
１０図における遅延回路２を２つの放電電流切換
回路で共通に使用して、部品点数を減らしたもの
である。遅延回路２は、第１１図では実線で示し
たように下側ワード線に接続されているが、その
代りに破線で示すように上側ワード線に接続して
もよい。これらの例でも、第７図の場合と同様、
メモリセルの動作上からの制限には無関係に、充
分な放電電流を流し得ることは明らかである。
の従来回路に上記手段、すなわち上側ワード線
UWに電流切換用トランジスタQCS２の切換回路
を設けた例である。また、第１１図の回路は、第
１０図における遅延回路２を２つの放電電流切換
回路で共通に使用して、部品点数を減らしたもの
である。遅延回路２は、第１１図では実線で示し
たように下側ワード線に接続されているが、その
代りに破線で示すように上側ワード線に接続して
もよい。これらの例でも、第７図の場合と同様、
メモリセルの動作上からの制限には無関係に、充
分な放電電流を流し得ることは明らかである。
以上の例においては、上側ワード線と下側ワー
ド線には同じ型の放電電流切換回路（および遅延
回路）が使用されているが、上側ワード線と下側
ワード線に異なる型の放電電流切換回路を接続し
てもよい。
ド線には同じ型の放電電流切換回路（および遅延
回路）が使用されているが、上側ワード線と下側
ワード線に異なる型の放電電流切換回路を接続し
てもよい。
その一例を第１２図に示す。第１２図では、上
側ワード線に遅延型放電電流切換回路、下側ワー
ド線には非遅延型電流切換回路が接続されてい
る。もちろん、上側および下側ワード線にどのよ
うな放電電流切換回路を組合わせて使用してもよ
いことは言うまでもない。
側ワード線に遅延型放電電流切換回路、下側ワー
ド線には非遅延型電流切換回路が接続されてい
る。もちろん、上側および下側ワード線にどのよ
うな放電電流切換回路を組合わせて使用してもよ
いことは言うまでもない。
以上、第６図と関連して説明したメモリセルの
動作上の制限を排除して高速化を達成する例につ
いて説明してきた。しかしながら、以上の例で
は、ワード線での電圧降下とマイグレーシヨンに
よる放電電流の制限は克服できない。そこで次
に、これらの制限をも排除する本発明の実施例に
ついて説明する。
動作上の制限を排除して高速化を達成する例につ
いて説明してきた。しかしながら、以上の例で
は、ワード線での電圧降下とマイグレーシヨンに
よる放電電流の制限は克服できない。そこで次
に、これらの制限をも排除する本発明の実施例に
ついて説明する。
第１３図は、ワード線での電圧降下およびマイ
グレーシヨンによる制限をも克服した本発明の一
実施例である。この実施例では、上側ワード線
UWに対する放電電流源ICS２は、駆動回路Ｑ側
に接続されている。従来、放電用電流源が駆動回
路とは反対側に配置されていたのは、既に説明し
た通り、下側ワード線の電位分布と上側ワード線
が電位分布とをできるだけ同一にし、各メモリセ
ルに流れる放電電流を均一化するのが目的であつ
た。しかし、上側ワード線からも放電電流を流す
場合には、上側ワード線用放電電流源にはこの要
請は不要となる。そこで、第１３図のように上側
ワード線用放電電流源ICS２を駆動回路Ｑ側に配
置することが可能となり、ワード線での電圧降下
およびマイグレーシヨンを大幅に低減できる。こ
のように、上側ワード線用の放電電流切換回路を
駆動回路側に配置する場合にも、上側および下側
ワード線用の放電電流切換回路として、第１３図
に示した回路以外に、種々の組合せが可能であ
る。
グレーシヨンによる制限をも克服した本発明の一
実施例である。この実施例では、上側ワード線
UWに対する放電電流源ICS２は、駆動回路Ｑ側
に接続されている。従来、放電用電流源が駆動回
路とは反対側に配置されていたのは、既に説明し
た通り、下側ワード線の電位分布と上側ワード線
が電位分布とをできるだけ同一にし、各メモリセ
ルに流れる放電電流を均一化するのが目的であつ
た。しかし、上側ワード線からも放電電流を流す
場合には、上側ワード線用放電電流源にはこの要
請は不要となる。そこで、第１３図のように上側
ワード線用放電電流源ICS２を駆動回路Ｑ側に配
置することが可能となり、ワード線での電圧降下
およびマイグレーシヨンを大幅に低減できる。こ
のように、上側ワード線用の放電電流切換回路を
駆動回路側に配置する場合にも、上側および下側
ワード線用の放電電流切換回路として、第１３図
に示した回路以外に、種々の組合せが可能であ
る。
第１４図は、組合せの一例で、上側ワード線
UWには遅延型放電電流切換回路を、また下側ワ
ード線LWには非遅延型放電電流切換回路を配置
している。
UWには遅延型放電電流切換回路を、また下側ワ
ード線LWには非遅延型放電電流切換回路を配置
している。
第１５図は、放電電流切換回路の別の組合わせ
の例で、下側ワード線LWには第２図の遅延型放
電電流切換回路（第３図の回路でも、もちろん良
い）を配置し、上側ワード線UWには第１図の非
遅延型放電電流切換回路と第４図の遅延型放電電
流切換回路と並列にして配置している。非遅延型
放電電流切換回路はワード線がオンになつた直後
から放電電流を流し、一方、遅延型放電電流切換
回路はワード線がオフになつた後もしばらく放電
電流を流し続ける。なお、第１５図では、ワード
線駆動にダーリントン・エミツタホロワを使用し
ているが、これはワード線の立上がり時間を高速
化するためのもので、他の実施例に対しても同様
に使用できる。
の例で、下側ワード線LWには第２図の遅延型放
電電流切換回路（第３図の回路でも、もちろん良
い）を配置し、上側ワード線UWには第１図の非
遅延型放電電流切換回路と第４図の遅延型放電電
流切換回路と並列にして配置している。非遅延型
放電電流切換回路はワード線がオンになつた直後
から放電電流を流し、一方、遅延型放電電流切換
回路はワード線がオフになつた後もしばらく放電
電流を流し続ける。なお、第１５図では、ワード
線駆動にダーリントン・エミツタホロワを使用し
ているが、これはワード線の立上がり時間を高速
化するためのもので、他の実施例に対しても同様
に使用できる。
以上、本発明の実施例を説明するに当り、上側
および下側ワード線放電用電流切換回路として特
定の回路を用いて説明してきたが、放電電流切換
回路としてどのような形式のものを用いようと本
発明の成立性を左右するものではない。また、ワ
ード線の選択状態の検出は、以上の例ではワード
線自体の電位により行つているが、もちろん、ワ
ード線駆動回路用トランジスタのベース以前の電
位を検出して放電電流切換を行つても良いことは
言うまでもない。
および下側ワード線放電用電流切換回路として特
定の回路を用いて説明してきたが、放電電流切換
回路としてどのような形式のものを用いようと本
発明の成立性を左右するものではない。また、ワ
ード線の選択状態の検出は、以上の例ではワード
線自体の電位により行つているが、もちろん、ワ
ード線駆動回路用トランジスタのベース以前の電
位を検出して放電電流切換を行つても良いことは
言うまでもない。
以上説明した如く、本発明によれば、下側ワー
ド線のみならず上側ワード線にも放電電流切換回
路を設け、かつ前記上側ワード線用の放電電流切
換回路ワード線駆動回路側に配することにより、
充分な放電電流を流し得、大容量で高速のメモリ
が実現できる。
ド線のみならず上側ワード線にも放電電流切換回
路を設け、かつ前記上側ワード線用の放電電流切
換回路ワード線駆動回路側に配することにより、
充分な放電電流を流し得、大容量で高速のメモリ
が実現できる。
第１図は従来のメモリ回路図、第２，３，４図
は、第１図に示したメモリ回路を改良した従来の
メモリ回路図、第５図は従来のメモリ回路の利点
を説明するための図、第６図は従来のメモリ回路
の欠点の一つを説明するための図、第７，８，
９，１０，１１，１２図は第６図で説明した従来
のメモリ回路の欠点の一つを解決する手段を設け
たメモリ回路図、第１３，１４，１５図は本発明
の実施例を示す図である。 １：メモリセル、２：遅延回路、３：センス回
路、UW：上側ワード線、LW：下側ワード線、
Ｑ：ワード線駆動用トランジスタ、ICS，ICS１，
ICS２：放電電流切換用電流源、QCS，QCS１，
QCS２：放電電流切換用トランジスタ。
は、第１図に示したメモリ回路を改良した従来の
メモリ回路図、第５図は従来のメモリ回路の利点
を説明するための図、第６図は従来のメモリ回路
の欠点の一つを説明するための図、第７，８，
９，１０，１１，１２図は第６図で説明した従来
のメモリ回路の欠点の一つを解決する手段を設け
たメモリ回路図、第１３，１４，１５図は本発明
の実施例を示す図である。 １：メモリセル、２：遅延回路、３：センス回
路、UW：上側ワード線、LW：下側ワード線、
Ｑ：ワード線駆動用トランジスタ、ICS，ICS１，
ICS２：放電電流切換用電流源、QCS，QCS１，
QCS２：放電電流切換用トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 複数のフリツプフロツプ型のメモリセルが、
上側ワード線と下側ワード線とからなる複数対の
ワード線対の間に接続され、各々前記上側ワード
線の一端にワード線駆動回路が接続されているメ
モリセル・アレーを有するメモリ回路において、
前記複数対のワード線対のうち、選択されたワー
ド線対にのみ大きな電流を流す電流切替回路を前
記上側ワード線および下側ワード線にそれぞれ接
続し、かつ、上側ワード線に接続した前記電流切
替回路は、前記ワード線駆動回路と同じ側に、前
記下側ワード線に接続した前記電流切替回路は、
前記ワード線駆動回路と反対側に配置したことを
特徴とする半導体メモリ。 ２ 前記上側ワード線に接続した前記電流切替回
路および前記下側ワード線に接続した前記電流切
替回路のうち、一方または両方が、遅延回路を具
備したことを特徴とする特許請求の範囲第１項記
載の半導体メモリ。 ３ 前記ワード線駆動回路は、ダーリントン・エ
ミツタホロワ接続のトランジスタを有することを
特徴とする特許請求の範囲第１項または第２項記
載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007529A JPS59132490A (ja) | 1983-01-20 | 1983-01-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007529A JPS59132490A (ja) | 1983-01-20 | 1983-01-20 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132490A JPS59132490A (ja) | 1984-07-30 |
| JPH0551996B2 true JPH0551996B2 (ja) | 1993-08-04 |
Family
ID=11668303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007529A Granted JPS59132490A (ja) | 1983-01-20 | 1983-01-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132490A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0167550B1 (ko) * | 1989-04-05 | 1999-02-01 | 미다 가쓰시게 | 반도체메모리 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025830B2 (ja) * | 1977-07-22 | 1985-06-20 | 株式会社日立製作所 | 半導体記憶回路 |
| JPS55129992A (en) * | 1979-03-24 | 1980-10-08 | Mitsubishi Electric Corp | Semiconductor memory |
-
1983
- 1983-01-20 JP JP58007529A patent/JPS59132490A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59132490A (ja) | 1984-07-30 |
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