JPS6025830B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPS6025830B2 JPS6025830B2 JP52087385A JP8738577A JPS6025830B2 JP S6025830 B2 JPS6025830 B2 JP S6025830B2 JP 52087385 A JP52087385 A JP 52087385A JP 8738577 A JP8738577 A JP 8738577A JP S6025830 B2 JPS6025830 B2 JP S6025830B2
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- Japan
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- circuit
- transistors
- holding
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Description
【発明の詳細な説明】
本発明は半導体記憶回路に関し、主としてバィポーラト
ランジスタを用いたものに関する。
ランジスタを用いたものに関する。
バィポーラトランジス夕を用いたメモリセルとして第１
図に示すような構成が一般に知られている。すなわち、
同図に示すメモリセルは蚤流切替型のものであり、２本
のデータラインそｏ，，そｏｏにェミッタが接続される
読み出し用トランジスタＱ，，Ｑ、情報保持用トランジ
スタＱ，′，Ｑｏ′、負荷抵抗Ｒｃ，，Ｒｃｏ及び、情
報保持電流ｌｓ丁を流す定電流源回路５からなり、ワー
ドラインＸ，とコレクタ点との間にスピードアップ用の
ショットキバリアダィオードあるいは通常のｐｎ接合ダ
イオードＤ，，Ｄｏが挿入されている。なお、データラ
インそｏ，，Ｚｏｏに設けられた定電流源回路３，４は
読み出し電流ＩＲ供給用である。定電流源回路３，４に
は通常は駆動回路（トランジスタＱｓ，，抵抗友，）、
（トランジスタＱｓ。、抵抗Ｒｏ）に印加される基準電
圧Ｖｒｄによって接地端子と電源ＶＥＥ端子との間に電
流ＩＲが流れている。読み出し時には上記トランジスタ
Ｑｓ，あるいはＱｓｏがオフにされ、その結果、メモリ
セルからデータラインに電流を供給するようになってい
る。また、トランジスタＱｘ，はワードラインＸ，のド
ライブ用である。なお、電源は負電源であり、トランジ
スタは全てｎｐｎトランジスタを用いる。また、保持電
流ｌｓＴはパワー減少のため比較的小電流例えば約０．
０桝Ａに設計され、読み出し電流ＩＲはその１０倍の０
．３ｈＡに設計される。かかる構成の回路によると、一
旦書き込まれた情報は情報保持用トランジスタＱ，′，
Ｑｏ′によって保持され、読み出し時には、データライ
ンクｏ，，そｏｏに読み出し電流ＩＲを流すことによっ
て保持電流ｌｓＴとの切替動作を行い、このときのデー
タラインの電位をセンス増幅回路（図示しない）によっ
て読むことによって行われる。
図に示すような構成が一般に知られている。すなわち、
同図に示すメモリセルは蚤流切替型のものであり、２本
のデータラインそｏ，，そｏｏにェミッタが接続される
読み出し用トランジスタＱ，，Ｑ、情報保持用トランジ
スタＱ，′，Ｑｏ′、負荷抵抗Ｒｃ，，Ｒｃｏ及び、情
報保持電流ｌｓ丁を流す定電流源回路５からなり、ワー
ドラインＸ，とコレクタ点との間にスピードアップ用の
ショットキバリアダィオードあるいは通常のｐｎ接合ダ
イオードＤ，，Ｄｏが挿入されている。なお、データラ
インそｏ，，Ｚｏｏに設けられた定電流源回路３，４は
読み出し電流ＩＲ供給用である。定電流源回路３，４に
は通常は駆動回路（トランジスタＱｓ，，抵抗友，）、
（トランジスタＱｓ。、抵抗Ｒｏ）に印加される基準電
圧Ｖｒｄによって接地端子と電源ＶＥＥ端子との間に電
流ＩＲが流れている。読み出し時には上記トランジスタ
Ｑｓ，あるいはＱｓｏがオフにされ、その結果、メモリ
セルからデータラインに電流を供給するようになってい
る。また、トランジスタＱｘ，はワードラインＸ，のド
ライブ用である。なお、電源は負電源であり、トランジ
スタは全てｎｐｎトランジスタを用いる。また、保持電
流ｌｓＴはパワー減少のため比較的小電流例えば約０．
０桝Ａに設計され、読み出し電流ＩＲはその１０倍の０
．３ｈＡに設計される。かかる構成の回路によると、一
旦書き込まれた情報は情報保持用トランジスタＱ，′，
Ｑｏ′によって保持され、読み出し時には、データライ
ンクｏ，，そｏｏに読み出し電流ＩＲを流すことによっ
て保持電流ｌｓＴとの切替動作を行い、このときのデー
タラインの電位をセンス増幅回路（図示しない）によっ
て読むことによって行われる。
ところで、上記〆モリセルによると保持状態から読み出
し状態に移る時に保持電圧マージン（メモリセルのコレ
クタ点の電圧Ｖｃ，とＶｃｏの差のマージン）が非常に
狭くなる期間が生じ勤作マ−ジン上の問題が生ずる。
し状態に移る時に保持電圧マージン（メモリセルのコレ
クタ点の電圧Ｖｃ，とＶｃｏの差のマージン）が非常に
狭くなる期間が生じ勤作マ−ジン上の問題が生ずる。
この問題を第２図のタイミングチャートとともに更に詳
細に説明する。すなわち、保持状態ではメモリセルの一
方の出力電圧Ｖｃ，は約−１．８Ｖ、他方の鰭圧Ｖｃ。
は約一２．１Ｖとなっている（このときの電位差はｌｓ
Ｔ×Ｒｃｏの値である）。ワードラインＸ，が選択され
てメモｌｉセルの電位が高くなると、負荷抵抗Ｒｃ，と
Ｒｃｏがほぼ同じインピーダンスとなっているためコレ
ク夕電位Ｖｃ，，Ｖｃｏは相対的に高くなって行く。そ
してやがてデータラインに読み出し電流ＩＲが流れると
メモリセルの一方の出力点の電圧Ｖｃ，は約一０．８Ｖ
に、他方の出力点の電圧Ｖｃｏは約一１．６Ｖになる。
このときの電位差は約０．８Ｖで、これはダイオードＤ
ｏの順方向電圧降下分である。これは、通常ＩＲ×Ｒｃ
。＞０．８Ｖとなるように、ＩＲを大きくとって、読み
出しの高速化を計るために、Ｄｏがオンするからである
。このように読み出し電流ＩＲが流れた時点ではＶｃ，
とＶｃｏの電位差が約０．８Ｖと大きく動作マージンが
低下することはない。しかし、読み出し状態に移る直前
では保持電流ｌｓＴが極めて小さな値（約０．０３ｍＡ
）であるためＶｃｏの電位が図中Ａ部分のように基準電
圧Ｖ船近くまで達し、不安定となり、誤動作を生じやす
い。かかる問題は特に集積ビット数が多くなり、保持電
流ｌｓＴを小さく設計せざるを得なくなったときに著し
い。したがって、本発明の目的とするところは、動作マ
ージンが確保できる半導体記憶回路を提供することにあ
る。
細に説明する。すなわち、保持状態ではメモリセルの一
方の出力電圧Ｖｃ，は約−１．８Ｖ、他方の鰭圧Ｖｃ。
は約一２．１Ｖとなっている（このときの電位差はｌｓ
Ｔ×Ｒｃｏの値である）。ワードラインＸ，が選択され
てメモｌｉセルの電位が高くなると、負荷抵抗Ｒｃ，と
Ｒｃｏがほぼ同じインピーダンスとなっているためコレ
ク夕電位Ｖｃ，，Ｖｃｏは相対的に高くなって行く。そ
してやがてデータラインに読み出し電流ＩＲが流れると
メモリセルの一方の出力点の電圧Ｖｃ，は約一０．８Ｖ
に、他方の出力点の電圧Ｖｃｏは約一１．６Ｖになる。
このときの電位差は約０．８Ｖで、これはダイオードＤ
ｏの順方向電圧降下分である。これは、通常ＩＲ×Ｒｃ
。＞０．８Ｖとなるように、ＩＲを大きくとって、読み
出しの高速化を計るために、Ｄｏがオンするからである
。このように読み出し電流ＩＲが流れた時点ではＶｃ，
とＶｃｏの電位差が約０．８Ｖと大きく動作マージンが
低下することはない。しかし、読み出し状態に移る直前
では保持電流ｌｓＴが極めて小さな値（約０．０３ｍＡ
）であるためＶｃｏの電位が図中Ａ部分のように基準電
圧Ｖ船近くまで達し、不安定となり、誤動作を生じやす
い。かかる問題は特に集積ビット数が多くなり、保持電
流ｌｓＴを小さく設計せざるを得なくなったときに著し
い。したがって、本発明の目的とするところは、動作マ
ージンが確保できる半導体記憶回路を提供することにあ
る。
本発明の他の目的は保持電流が小さくなった場合にも安
定な動作が期待できる半導体記憶回路を提供することで
ある。以下実施例にそって図面を参照して本発明を具体
的に説明する。
定な動作が期待できる半導体記憶回路を提供することで
ある。以下実施例にそって図面を参照して本発明を具体
的に説明する。
第３図に示すように、２本のデータラインそＤ，，Ｚｏ
ｏにェミッタが接続される読み出し用トランジスタＱ，
，Ｑｏ、情報保持用トランジスタＱ′，，Ｑｏ、ワード
ラインＸ，に接続される負荷抵抗Ｒ，，Ｒｏ及び、スピ
ードアップ用ダイオードＤ，，Ｄｏによって鷺流切替型
構成のメモリセルＭＡ，を構成する。
ｏにェミッタが接続される読み出し用トランジスタＱ，
，Ｑｏ、情報保持用トランジスタＱ′，，Ｑｏ、ワード
ラインＸ，に接続される負荷抵抗Ｒ，，Ｒｏ及び、スピ
ードアップ用ダイオードＤ，，Ｄｏによって鷺流切替型
構成のメモリセルＭＡ，を構成する。
実際には例えば４Ｋビットメモリの場合にはメモリセル
Ｍ＾，を含めて横の列に６４列のメモリセル（Ｍ＾２〜
Ｍ＾ｎ）が構成され、縦の行には６４６のメモリセル（
ＭＢ，〜Ｍｎ，）がマトリクス状に構成され、結局６４
×６４＝４０９６ビット構成となるのであるが、この実
施例では説明の便宜上、３本のワ−ドラインＸ，，Ｘ２
，Ｘｎと、６本のデータライン〆ｏｏ，そｏ，，〆，〜
夕４及び、３本の保持電流ライン夕５〜そ７のみを示し
た。そして、各ワードラインＸ．〜×ｎに接続されたト
ランジスタＱｘ・〜Ｑｘｎはワードライン用ドライバで
あり、選択信号Ｖｘ，〜Ｖｘｎによって駆動される。ま
た、上記〆モリセルの下端は保持電流ｌｓＴ供給ライン
そ５〜そ７に接続されており、この保持電流供給ライン
は、それぞれ保持電流ｌｓＴを流す定電流源回路６〜８
を介して電源ＶＥＥに接続されるとともに、それぞれダ
イオードＤ２〜Ｄ４を介して電流ＩＢを流す定電流源回
路９に共通に接続されている。この保持電流供給ライン
に設けられた回路２（定電流源回路６〜８、ダイオード
Ｄ２〜Ｄ４、定電流源回路９）は、選択されたメモリセ
ルの立下りを早くするための回路である。すなわち、い
ずれかの行のメモリセル（例えばＭＡ，）が選択される
と、その保持電流供給ライン夕５ の電圧が高くなり、
これによりダイオードＤ２が導通し、この供給ラインに
６４１ｓＴ＋１８の電流を流すことによってメモリセル
の立下りを早くし動作スピードを確保する。そして、本
発明の目的を達成するために、各ワードラインＸ，〜Ｘ
ｎと電源ＶＥＥ端子との間にダイオード（Ｄ＾，ＤＢ）
，（Ｄｃ，Ｄｏ），（ＤＥ，ＤＰ）及び定電流源回路１
０〜１２を直列接続するとともに、各保持電流供給ライ
ンそ５ 〜夕７ にｎｐｎトランジスタＱ＾〜Ｑｎを設
け、これらのトランジスタＱ＾〜Ｑｎのェミツ夕を共通
接続し、この共通接続点を定電流源回路１３を介して電
源ＶＧＥ端子に接続し、上記ダイオードＤ＾，ＤＢ（Ｄ
ｃ，ＤＤ），（ＤＥ，ＤＦ）と定電流源回路１０〜１２
との接続点と上記トランジスタＱ＾〜Ｑｎのベースに接
続して竜流切替型回路１を構成する。なお、定電流源回
路１３には電流１＾を流すものとし、他の定電流源回路
１０〜１２は上記電流１＾の数分の１から約命。の値の
電流ＩＣ・〜ＩＣｎを流すものとする。また、それぞれ
のダイオードＤ＾〜ＤＰは各トランジスタＱ＾〜ＱＮが
飽和動作しないようにするためのレベルシフトダイオー
ドである。この回機１を設けることによって、トランジ
スタＱ＾〜ＱＮは蚤流切替スイッチとしての機能を有し
、ワードラインＸ，〜×ｎのうち選択されて最も高い電
位を有するワードラインのメモリセルの行に電流１＾を
流し、そこの保持電流が増える（ｌｓ，十１＾／６４）
ためメモリセルの出力点の電位Ｖｃ，とＶｃｏの電位差
を大きくすることができる。したがって、動作マージン
が増大する。上述のような構成をとることによって目的
が達成できるわけであるが、この目的達成のためには上
記立下りを早めるための回路２は特に設けなくてもよい
。
Ｍ＾，を含めて横の列に６４列のメモリセル（Ｍ＾２〜
Ｍ＾ｎ）が構成され、縦の行には６４６のメモリセル（
ＭＢ，〜Ｍｎ，）がマトリクス状に構成され、結局６４
×６４＝４０９６ビット構成となるのであるが、この実
施例では説明の便宜上、３本のワ−ドラインＸ，，Ｘ２
，Ｘｎと、６本のデータライン〆ｏｏ，そｏ，，〆，〜
夕４及び、３本の保持電流ライン夕５〜そ７のみを示し
た。そして、各ワードラインＸ．〜×ｎに接続されたト
ランジスタＱｘ・〜Ｑｘｎはワードライン用ドライバで
あり、選択信号Ｖｘ，〜Ｖｘｎによって駆動される。ま
た、上記〆モリセルの下端は保持電流ｌｓＴ供給ライン
そ５〜そ７に接続されており、この保持電流供給ライン
は、それぞれ保持電流ｌｓＴを流す定電流源回路６〜８
を介して電源ＶＥＥに接続されるとともに、それぞれダ
イオードＤ２〜Ｄ４を介して電流ＩＢを流す定電流源回
路９に共通に接続されている。この保持電流供給ライン
に設けられた回路２（定電流源回路６〜８、ダイオード
Ｄ２〜Ｄ４、定電流源回路９）は、選択されたメモリセ
ルの立下りを早くするための回路である。すなわち、い
ずれかの行のメモリセル（例えばＭＡ，）が選択される
と、その保持電流供給ライン夕５ の電圧が高くなり、
これによりダイオードＤ２が導通し、この供給ラインに
６４１ｓＴ＋１８の電流を流すことによってメモリセル
の立下りを早くし動作スピードを確保する。そして、本
発明の目的を達成するために、各ワードラインＸ，〜Ｘ
ｎと電源ＶＥＥ端子との間にダイオード（Ｄ＾，ＤＢ）
，（Ｄｃ，Ｄｏ），（ＤＥ，ＤＰ）及び定電流源回路１
０〜１２を直列接続するとともに、各保持電流供給ライ
ンそ５ 〜夕７ にｎｐｎトランジスタＱ＾〜Ｑｎを設
け、これらのトランジスタＱ＾〜Ｑｎのェミツ夕を共通
接続し、この共通接続点を定電流源回路１３を介して電
源ＶＧＥ端子に接続し、上記ダイオードＤ＾，ＤＢ（Ｄ
ｃ，ＤＤ），（ＤＥ，ＤＦ）と定電流源回路１０〜１２
との接続点と上記トランジスタＱ＾〜Ｑｎのベースに接
続して竜流切替型回路１を構成する。なお、定電流源回
路１３には電流１＾を流すものとし、他の定電流源回路
１０〜１２は上記電流１＾の数分の１から約命。の値の
電流ＩＣ・〜ＩＣｎを流すものとする。また、それぞれ
のダイオードＤ＾〜ＤＰは各トランジスタＱ＾〜ＱＮが
飽和動作しないようにするためのレベルシフトダイオー
ドである。この回機１を設けることによって、トランジ
スタＱ＾〜ＱＮは蚤流切替スイッチとしての機能を有し
、ワードラインＸ，〜×ｎのうち選択されて最も高い電
位を有するワードラインのメモリセルの行に電流１＾を
流し、そこの保持電流が増える（ｌｓ，十１＾／６４）
ためメモリセルの出力点の電位Ｖｃ，とＶｃｏの電位差
を大きくすることができる。したがって、動作マージン
が増大する。上述のような構成をとることによって目的
が達成できるわけであるが、この目的達成のためには上
記立下りを早めるための回路２は特に設けなくてもよい
。
以下、第４図のタイミングチャートを用いて目的が達成
できる理由をさらに詳細に説明する。
できる理由をさらに詳細に説明する。
例えば、ワードラインＸ，とＸ２の関係において説明す
れば、前の動作でワードラインＸ２が選ばれて、ワード
ラインＸ，が保持状態のときには、新らしく付加した回
略１の電流１＾はワードラインＸ２のメモリセルに流れ
ており、ワードラインＸ，のメモリセルの保持電流供給
ラインには保持電流６４・ｌｓＴのみが流れている。次
に、ワードラインＸ２の選択が終了して、ワードライン
Ｘ，が選択されると、このワードラインＸ，の電位が高
くなるため、新設回路１内のトランジスタＱ＾のみがオ
ンとなり、保持電流供給ラインそ５ には保持電流６４
・ｌｓＴと、切替電流１＾とを加えた電流（６４・ｌｓ
，十１＾）が流れる（図中期間ｔｏの前後）。このため
、メモリセルの低い方のコレクタ爵位Ｖｃｏの電圧降下
が更に大きくなり、高い方のコレクタ電位Ｖｃ，との差
が広がる。しかる後読み出し電流ＩＲが供給されると出
力Ｖｃ，とＶｃｏの差が一層広がり、読み出し状態とな
る。したがって、従来回路では図中点線Ａ部分のように
低電圧コレクタＶｃｏが基準電位Ｖｒｅｆ近くまで上昇
したが、本発明ではＢの如く平坦になるためＶｃ，とＶ
ｃｏの電位差が大きく動作マージンが向上するものとな
る。このとき、余分に流れる電流は１＾だけであり、こ
の電流１＾はワードラインＸ．〜Ｘｎのうち選択された
ライン１行のみに流れるだけであるから、同一マージン
に対し、壬の電流でよく低消費電力の記憶回路が実現で
きるものとなる。大容量の記憶回路程、保持電流が小さ
くなるのが一般であるが、本発明はかかる場合に読み出
し時の動作マージンを確保することができ特に有効なも
のとなる。本発明は上記実施例に限定されず、極々の変
形を用いることができる。
れば、前の動作でワードラインＸ２が選ばれて、ワード
ラインＸ，が保持状態のときには、新らしく付加した回
略１の電流１＾はワードラインＸ２のメモリセルに流れ
ており、ワードラインＸ，のメモリセルの保持電流供給
ラインには保持電流６４・ｌｓＴのみが流れている。次
に、ワードラインＸ２の選択が終了して、ワードライン
Ｘ，が選択されると、このワードラインＸ，の電位が高
くなるため、新設回路１内のトランジスタＱ＾のみがオ
ンとなり、保持電流供給ラインそ５ には保持電流６４
・ｌｓＴと、切替電流１＾とを加えた電流（６４・ｌｓ
，十１＾）が流れる（図中期間ｔｏの前後）。このため
、メモリセルの低い方のコレクタ爵位Ｖｃｏの電圧降下
が更に大きくなり、高い方のコレクタ電位Ｖｃ，との差
が広がる。しかる後読み出し電流ＩＲが供給されると出
力Ｖｃ，とＶｃｏの差が一層広がり、読み出し状態とな
る。したがって、従来回路では図中点線Ａ部分のように
低電圧コレクタＶｃｏが基準電位Ｖｒｅｆ近くまで上昇
したが、本発明ではＢの如く平坦になるためＶｃ，とＶ
ｃｏの電位差が大きく動作マージンが向上するものとな
る。このとき、余分に流れる電流は１＾だけであり、こ
の電流１＾はワードラインＸ．〜Ｘｎのうち選択された
ライン１行のみに流れるだけであるから、同一マージン
に対し、壬の電流でよく低消費電力の記憶回路が実現で
きるものとなる。大容量の記憶回路程、保持電流が小さ
くなるのが一般であるが、本発明はかかる場合に読み出
し時の動作マージンを確保することができ特に有効なも
のとなる。本発明は上記実施例に限定されず、極々の変
形を用いることができる。
例えば上記実施例ではワードラインＸ，〜Ｘｎと保持鰭
流供孫舎ラインそ５ 〜そ７との間に目的を達成するた
めの回路１を設けたが、第５図に示すように、ワードラ
インドライブ用のトランジスタＱｘ，〜Ｑｘｎと保持電
流供給ラインとの間に設けてもよい。
流供孫舎ラインそ５ 〜そ７との間に目的を達成するた
めの回路１を設けたが、第５図に示すように、ワードラ
インドライブ用のトランジスタＱｘ，〜Ｑｘｎと保持電
流供給ラインとの間に設けてもよい。
すなわち、ドライブ用トランジスタＱｘ，〜Ｑｘｎのベ
ースと電源ＶＥＥ端子との間にダイオードＤ＾，ＤＢ，
ＤＧ（ＤＣ，Ｄ。，ＤＨ），（ＤＥ，ＤＦ，Ｄ，）と定
電流源回路１０〜１２を直列接続し、また、保持電流供
給ライン〆５〜そ７ にｎｐｎトランジスタＱ＾〜Ｑｎ
を設け、そのェミッタを共通接続し定電流源回路１３を
介して電源Ｖ肌端子に接続する。そして、各トランジス
タＱ＾，Ｑｎのベースは上記直列接続したダイオードＤ
＾〜ＤＦと定電流源回路１０〜１２の接続点に接続する
。なお、選択信号を印加するため各ドライブ用トランジ
スタＱｘ，〜Ｑｘｎに対してｎｐｎトランジスタＱａ〜
Ｑｎをそれぞれダーリントン接続し、各トランジスタＱ
ａ〜Ｑｎに選択信号Ｖｘ，〜Ｖｘｎを印加する。このよ
うにして目的達成の回路１４を得ることができる。この
回路では、ドライブ用トランジスタＱａ〜Ｑｎを設けた
外は上記第３図に示した回路１の構成と全く同機であり
、その動作も同様である。なお、半導体集積化された上
記しベルシフトダイオードは、周知のように寄生抵抗、
寄生容量を有する。これにより、ワードライン（例えば
Ｘ，）を選択から非選択に変えるとき、上記トランジス
タ（Ｑ＾）は、オン状態にされているため、ワードライ
ンＸ，の立ち下げは、定電流源回路１３によって早く行
なわれ、半導体記憶回路の動作の高速化を図ることがで
きる。本発明は大容量バイポーラ記憶回路に広く利用で
きる。
ースと電源ＶＥＥ端子との間にダイオードＤ＾，ＤＢ，
ＤＧ（ＤＣ，Ｄ。，ＤＨ），（ＤＥ，ＤＦ，Ｄ，）と定
電流源回路１０〜１２を直列接続し、また、保持電流供
給ライン〆５〜そ７ にｎｐｎトランジスタＱ＾〜Ｑｎ
を設け、そのェミッタを共通接続し定電流源回路１３を
介して電源Ｖ肌端子に接続する。そして、各トランジス
タＱ＾，Ｑｎのベースは上記直列接続したダイオードＤ
＾〜ＤＦと定電流源回路１０〜１２の接続点に接続する
。なお、選択信号を印加するため各ドライブ用トランジ
スタＱｘ，〜Ｑｘｎに対してｎｐｎトランジスタＱａ〜
Ｑｎをそれぞれダーリントン接続し、各トランジスタＱ
ａ〜Ｑｎに選択信号Ｖｘ，〜Ｖｘｎを印加する。このよ
うにして目的達成の回路１４を得ることができる。この
回路では、ドライブ用トランジスタＱａ〜Ｑｎを設けた
外は上記第３図に示した回路１の構成と全く同機であり
、その動作も同様である。なお、半導体集積化された上
記しベルシフトダイオードは、周知のように寄生抵抗、
寄生容量を有する。これにより、ワードライン（例えば
Ｘ，）を選択から非選択に変えるとき、上記トランジス
タ（Ｑ＾）は、オン状態にされているため、ワードライ
ンＸ，の立ち下げは、定電流源回路１３によって早く行
なわれ、半導体記憶回路の動作の高速化を図ることがで
きる。本発明は大容量バイポーラ記憶回路に広く利用で
きる。
図面の簡単な説明第１図は従釆の記憶回路の一例を示す
一部回路図、第２図はそのタイミングチャート、第３図
は本発明に係る記憶回路の一実施例回路図、第４図はそ
のタイミングチャート、第５図は、本発明の他例を示す
回路図である。
一部回路図、第２図はそのタイミングチャート、第３図
は本発明に係る記憶回路の一実施例回路図、第４図はそ
のタイミングチャート、第５図は、本発明の他例を示す
回路図である。
１．．．動作マージン保持回路、２・・・スピードアッ
プ用回路、３〜１３…定電流源回路、Ｍ＾．〜Ｍ＾ｎ，
ＭＢ，〜ＭＢｎ， ＭＮ，〜ＭＮｎ・“メモリセル、Ｑ
ｘ，〜ＱＸｎ，Ｑ＾〜ＱＮ，Ｑａ〜Ｑｎ，Ｑ，Ｑ．，Ｑ
。
プ用回路、３〜１３…定電流源回路、Ｍ＾．〜Ｍ＾ｎ，
ＭＢ，〜ＭＢｎ， ＭＮ，〜ＭＮｎ・“メモリセル、Ｑ
ｘ，〜ＱＸｎ，Ｑ＾〜ＱＮ，Ｑａ〜Ｑｎ，Ｑ，Ｑ．，Ｑ
。
′，Ｑ，′…トランジスタ、Ｒｏ，Ｒ，，Ｒｃｏ，Ｒｃ
，…抵抗、Ｄｏ〜Ｄ４，′Ｄ＾〜ＤＦ…ダイオード。第
１図第２図 第３図 第４図 第５図
，…抵抗、Ｄｏ〜Ｄ４，′Ｄ＾〜ＤＦ…ダイオード。第
１図第２図 第３図 第４図 第５図
Claims (1)
- １ 択一的に選択される様にされた複数のワードライン
と、上記複数のワードラインに対応して設けられた複数
の保持電流ラインと、各ワードラインとこれに対応する
上記保持電流ラインとに結合された複数のメモリセルと
、各ワードライン及びこれに対応する上記保持電流ライ
ンとにそれぞれそのベース及びコレクタが結合された複
数のトランジスタとを備えてなり、選択されたワードラ
インの電位に応じてこれに対応する保持電流ラインに供
給する電流を制御するようにした半導体記憶回路であつ
て、上記複数のトランジスタの各エミツタは共通の電流
源に接続されてなることを特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52087385A JPS6025830B2 (ja) | 1977-07-22 | 1977-07-22 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52087385A JPS6025830B2 (ja) | 1977-07-22 | 1977-07-22 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5422731A JPS5422731A (en) | 1979-02-20 |
| JPS6025830B2 true JPS6025830B2 (ja) | 1985-06-20 |
Family
ID=13913419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52087385A Expired JPS6025830B2 (ja) | 1977-07-22 | 1977-07-22 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025830B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4477885A (en) * | 1982-01-18 | 1984-10-16 | Fairchild Camera & Instrument Corporation | Current dump circuit for bipolar random access memories |
| JPS59132490A (ja) * | 1983-01-20 | 1984-07-30 | Hitachi Ltd | 半導体メモリ |
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| JPH01251392A (ja) * | 1988-03-30 | 1989-10-06 | Nec Corp | 半導体記憶装置 |
-
1977
- 1977-07-22 JP JP52087385A patent/JPS6025830B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5422731A (en) | 1979-02-20 |
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