JP2533539B2

JP2533539B2 - 半導体回路

Info

Publication number: JP2533539B2
Application number: JP62128109A
Authority: JP
Inventors: 紀之本間; 眞明松本; 博昭南部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-05-27
Filing date: 1987-05-27
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: JPS63294120A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路、特にメモリLSIを含むバイ
ポーラLSIに関するものである。

〔従来の技術〕

複数個の駆動源のうちの一部が選択の高レベルとなり
残りは低レベルとなるような駆動系たとえば、バイポー
ラメモリのワード線駆動系やデイジツト線選択回路にお
いて、選択（高レベル）から非選択（低レベル）への切
換わりを高速化する手段として、これら切換りが行なわ
れる駆動線にのみ大きな放電電流を流す放電回路が従来
から使用されてきた。これらの例として、遅延回路をも
たないもの〔アイ・エス・エス・シー・シーダイジエ
ストオブテクニカルペーパーズ，第188頁から第1
89頁,1976年２月（ISSCC Digest of Technical Papers,
pp.188−189,Feb.1976）；以下公知例１と称する〕や、
遅延回路をもつもの（特開昭59−112723号；公知例２や
特開昭59−56288号；公知例３）などが知られている。

〔発明が解決しようとする問題点〕

従来最も多く使用されてきた公知例１の放電回路を第
２図に示す。ワード線W₁〜W_n駆動用エミツタホロワEF₁
〜EF_nのベースにはアドレス・デコーダ（図示されてい
ない）の出力が印加され、選択された１個のベース電位
のみが選択の高レベル、残り全ては非選択の低レベルと
なる。これに対応して選択されたワード線たとえばW₁,W
₁′が高レベルとなる一方、その他のワード線は全て低
レベルとなる。従つて、陰極が共通に電流源Isに接続さ
れているダイオードD₁〜D_nのうちD₁のみが導通し、電流
Isはワード線W₁,W₁′のみに流れる。ワード線W₁,W₁′が
高レベルから低レベルに切換る際には、このIsがワード
線の放電電流として働き、立下りを高速化する。したが
つて、この放電回路がない場合は小さな情報保持電流I
_stのみでしか放電されないため、第３図（ｂ）の破線の
ような立下りになるのに対し、放電回路を設けると実線
のように高速化される。しかし、ワード線W₁が立下がる
と、同時に他のワード線も立上がるため、W₁よりも他の
ワード線の電位が高くなつた時点から以後はW₁に放電電
流が流れなくなるため、第３図（ｂ）の実線で示すよう
に、立下りの電圧波形は途中から非常に遅くなる。立下
りがこのように遅くなると、立下りの細いワード線電位
の影響で選択セルの書込みが非常に遅くなる。

この欠点を解決できる回路の例を第４図に示す。この
回路は特開昭59−112723号に記載されているもので、第
２図のダイオードD_L等（これらのダイオードは、通常、
トランジスタのコレクタとベースとを接続して陽極と
し、エミツタを陰極として実現される）の代りにトラン
ジスタT₁等を使用し、抵抗とコンデンサでベース電圧に
遅延を与えるようになつている。したがつて、ワード線
電圧が立下つた後もベース電圧はしばらくの間高い値に
留つているので、放電電流が流れ続ける。つまり、抵抗
とコンデンサで決まる時定数をエミツタホロワEF₁等の
駆動電圧の立下り時間よりも充分大きくしておけばワー
ド線が立下るまで放電電流が流れ続けるので、ワード線
の立下りを充分に高速化できる。

しかし、この回路にも欠点がある。すなわち、実際に
メモリLSIなどが使用される環境下では、複数個のアド
レス入力信号が切換わる時、理想的に全てが同時に切換
わることはなく、切換わり時刻には必ず多少の差（スキ
ユーと称する）が生ずる。このアドレス・スキユーが存
在すると、デコーダ出力は、あるワード線選択から他の
ワード線選択へと移る過渡状態で一時的に第３のワード
線が過渡的に選択に向かう。この様子を第５図に示す。
１は選択→非選択、２は非選択から選択へと向かうワー
ド線電圧であるが、破線３はアドレス・スキユーにより
過渡的に選択されたワード線電圧を示している。ところ
で、第４図の放電回路ではトランジスタT₁等のベース電
圧はワード線電圧の立下り時のみならず立上り時にも遅
延されるので、第５図（ａ）程度の過渡的な電圧では放
電電流は流れない。従つて、過渡的な選択が生ずると、
ワード線電圧は第５図（ｂ）の破線のようになり、第２
図の回路の場合と同様、書込みに問題が生ずる。

この欠点を解決するには、ワード線電圧の立上り時に
は急速に電流が流れるが、立下り時には遅延して電流が
流れる放電回路が必要となる。第６図はこのような回路
の例で、特開昭53−41968号に記載されているものであ
る。この回路でQ1,R1,C1,Q2,R2から成る回路はレベル・
シフト回路でQ1は省略可能である。ワード線電圧はレベ
ルシフトされた後エミツタホロワ・トランジスタQ3に印
加される。Q3,R3,C2よりなるエミツタホロワは、立上り
はＲやＣの値にあまり依らずに高速であるが、立下りは
ＲやＣが大きくなると著しく遅延が大となる性質があ
る。この性質を利用してＲとＣを適当に選択すると、立
上りは非常に早く、立下りは遅延する波形を作ることが
できる。トランジスタQ4とR4とから成る電流源にこの電
圧を印加すると、立上りは早く立下りは遅延した所望の
放電電流を得ることができる。

しかし、第６図の回路の欠点は、部品点数が多く複雑
なこと（この複雑な回路が全ワード線に１個ずつ必要と
なること）、レベルシフト回路、特に電圧源V_CSの設計
が複雑であること（製造ばらつき等でレベルシフト量が
ずれると、トランジスタQ4が常時オンとなつたり、オフ
となつたりする傾向が強いこと）である。

従つて、第６図の回路の機能をより簡単な回路構成で
実現するのが本発明の目的である。

〔問題点を解決するための手段〕

第６図の放電回路の回路構成および設計を複雑にして
いるのは、レベルシフト回路部分である。したがつて、
本発明の目的は、第６図の放電回路と同一の放電機能を
もち、かつレベルシフト回路が不要である放電回路を提
供することである。このため、従来は第６図に示すよう
に電流源トランジスタQ4のエミツタ抵抗を接続していた
電源V_EEの代りに、放電すべき電位（たとえばワード線
電位）に対し一定の電位差をもつ電源を使用する。（第
６図のように電源がV_EEの場合には、V_EEが変化した時、
例えばワード線電位とV_EEとの関係は勿論一定とはなら
ない。）〔作用〕本発明では、電流源トランジスタのエミツタ抵抗の電
源として、放電すべき回路部分（例えばワード線）の低
レベル（非選択レベル）より例えば（ｎ＋α）V_BEだけ
低い電圧に設定される。但し、V_BEはトランジスタのベ
ース・エミツタ間電圧、ｎは正の整数、αは０＜α＜１
の定数である。その結果、放電回路自体を簡単化できる
のみならず、後に実施例を参照しながら詳わしく説明す
るように、設計の簡単な電源回路を使用しても、非選択
の放電回路に常時大きな電流が流れたり、選択された放
電回路の放電電流が設計より小さくなるといつた不都合
は、簡単に避けることができる。

〔実施例〕

以下、実施例を参照しながら、本発明を詳細に説明す
る。

なお、以下の実施例は全てnpnトランジスタを用いて
構成しているが、pnpトランジスタ、またはMOSトランジ
スタを用いて同様な回路を構成できることは当業者には
明らかである。

第１図は、本発明の放電回路の一実施例である。この
放電回路は、Q₁₁,Q₁₂,R,C,R_Eから成つている。ワード線
が選択されると、上側ワード線UWおよび下側ワード線LW
が高レベルとなる。これに応答して、エミツタ・ホロワ
・トランジスタQ₁₁のエミツタ電圧はＲ及びＣの値には
ほぼ無関係に高速で立上る。従つて、電流源トランジス
タQ₁₂は直ちにオンとなり、電流が流れる。一方、ワー
ド線が立下る時には、Q₁₂のベース電位は、Q₁₂自体のベ
ース電流と抵抗Ｒを経ての電流でしか放電されないた
め、ワード線の電位とは無関係にゆつくりと低下する。
従つて、ワード線UW,LWに対する放電電流はかなりの期
間流れ続けるため、その電位は高速で低下する。ところ
で、選択状態となるワード線の個数は、定常状態では一
般的に１個（メモリセルアレーの分割方法によつて複数
個になる場合もある）であるので選択ワード線に対して
大きな放電電流を流し得るが、非選択のワード線個数は
多いので非選択状態では電流源トランジスタQ₁₂はオフ
または殆んどオフにしておく必要がある。そのために
は、ワード線LWの非選択レベル（低電位）Ｖ_{LW_L}と電源
V_Tの電位の電位差を2V_BE以下にしておく必要がある。一
方、立上り時にトランジスタQ₁₂が高速でオンになるた
めには、Q₁₂のベース電圧が僅か立上つただけでQ₁₂がオ
ンとなることが望ましい。従つて、非選択時には、トラ
ンジスタQ₁₂が僅かにオフになつている程度が望まし
く、そのためには、第１図の実施例の場合には、 V_T＝Ｖ_{LW_L}−（１＋α）V_BE と設定するのが望ましい。但し、αは０＜α＜１の適当
な定数である。

このような電圧源を作る方法は色々考え得るが、その
一例を第７図に示す。DDは、ワード線の非選択レベルを
発生する電源である。この電源としては製造時のばらつ
きを考えて、ワード線駆動回路と同一回路形成、同一回
路定数で構成するのが望ましい。この図の例では、ワー
ド線駆動回路はECL回路で構成されていると仮定してお
り、Q_D1はECLの電流源トランジスタ、R_Cは負荷抵抗、Q
_D2はエミツタホロワトランジスタに対応している。但し
この回路は低レベルのみを発生する電源回路であるの
で、スイツチ用のトランジスタは省いてある。なお、こ
の実施例ではレベルシフト量の関係で出力電圧として実
際のワード線非選択レベルV_Lより1V_BE高い電圧V_L＋V_BE
を出す必要がある。そのため、電流源トランジスタQ_D1
のベース電圧V_CSは、実際のワード線ドライバの対応す
るベース電圧より低く設定される。なお、ワード線駆動
回路がこの例と異なる場合には、勿論それに対応したダ
ミー回路を使う必要があることは言うまでもない。この
電源の出力は、ダミー・メモリセルDCにより下側ワード
線の低レベル＋1V_BEすなわちＶ_{LW_L}＋V_BEにレベルシフ
トされる。ダミー・メモリセルとしては、クロスカツプ
ルした１個のメモリセルでもよいし、メモリセルのうち
のオン・トランジスタおよび負荷デバイスのみを取り出
した、いわゆるハーフ・セルであつてもよい。このダミ
ー・メモリセルとしては、勿論、実際に使用するメモリ
セルと同一のレイアウトをしたものを使用する方がよい
ことは言うまでもない。この電圧は更にトランジスタQ
_LSと抵抗R_A,R_Bから成るレベルシフト回路でレベル変換
される。この回路は（１＋α）V_BEのレベルシフトを行
なう回路で、R_A/R_B＝αととり、これらの抵抗に流れる
電流をQ_LSのベース電流よりも適度に大きくとれば所望
のレベルシフトを行なうことができる。レベルシフトさ
れた電圧は更にエミツタホロワQsにより1V_BEのレベルシ
フトを受け所望のＶ_{LW_L}−（１＋α）V_BEの電圧V_Tが得
られる。なお、第１図からわかるように、この電源はワ
ード線の放電電流を過渡的には２個分程度吸い込むた
め、電圧V_Tの安定化を図るためには電流Isとしてワード
線放電電流の２倍程度以上を流しておく必要がある。こ
の電源回路は比較的複雑だが基本的にはチツプ上に１個
あればよいので、チツプ面積の増加は招かない。なお、
第７図の実施例ではダミー駆動回路DD、ダミーセルDC等
の回路を用いてV_Tを発生させたが、ダミーセルを用いず
に、Q_LS,R_A,R_Bの回路と類似の回路のみでV_BEの正数倍の
電圧降下を発生させその電位をエミツタホロワQsを介し
て出力させ、同様な電圧を簡単に発生させることも勿論
可能（部品のばらつきに対しては、第７図の回路よりも
電位V_Tのばらつきが大きくなる）だが、これらの回路は
当業者には明らかであるので、詳わしい説明は省く。

また、第１図において、抵抗ＲとR_Eは同一の電源V_Tに
接続されているが、前述したV_Tの条件はR_Eに対するもの
であり、第８図に示す如く抵抗Ｒに対しては別電源V_T1
であつてもよい。この電源V_T1として、例えば、下側ワ
ード線の非選択レベルＶ_{LW_L}よりβV_BE（０＜β＜１）
低いレベルの電源を使用してもよい。この場合、非選択
時に抵抗Ｒに流れる電流を殆んど０にすることができ
る。また、コンデンサＣの一端はどのような電位に接続
されていてもよく、例えばグラウンドに接続しても勿論
かまわない。また、トランジスタQ₁₁はエミツタホロワ
であるので、そのコレクタはトランジスタQ₁₁が飽和し
ない範囲であれば、どのような電位に接続してもよい。
電源に対する以上の変更は、本発明のその他の実施例に
ついても勿論同様に適用できる。

第９図は、電源の出力トランジスタQ_Sをnpnトランジ
スタQ_S1とpnpトランジスタQ₂とで置換えたもので、この
場合ワード線放電電流はpnpトランジスタQ_S2から流れ
る。この場合、放電電流はどれかのワード線に必ず流れ
ているので電流Isは必ずしも必要ではない。第７図の場
合Isとして数mA〜数10mA必要となるので、その分低消費
電力化が可能である。また、第８図の場合Q_S1,Q_S2部分
でのレベルシフトは殆んどなくなるので、ダミー駆動回
路DDの出力はワード線の非選択レベルV_Lそのものでよ
い。その他の部分の働きは、第７図と同じであるので説
明を省く。

第10図は、第９図のpnpトランジスタQ_S2の代りに、複
合トランジスタQ_S2,S_S3で置換えたものであり、pnpトラ
ンジスタQ_S2として例えば大電流特性が劣つているラテ
ラルpnpトランジスタを使用する場合などに適する。こ
の場合も、電流Isは必ずしも必要ではない。

第11図は、本発明のもう一つの実施例である。この実
施例では、本発明の放電回路は、上側ワード線の、駆動
エミツタホロワ側に接続されている。また、DSで示した
のが下側ワード線に接続した放電回路であり、従来型の
放電回路であつても、本発明の放電回路であってもよ
い。

第12図は本発明のもう一つの実施例であり、ワード線
をダーリントン・エミツタホロワで駆動した例である。
この実施例においては、本願発明の放電回路は、ダーリ
ントン・エミツタホロワの接続点（第１段目のトランジ
スタのエミツタと第２段目のトランジスタのベースとの
接続点）の放電に使用されている。その他の放電回路D
S,DS′としては、本発明に従つた放電回路を使用しても
従来型の放電回路を使用してもよい。

第13図は、本発明のもう１つの実施例で、メモリセル
・アレーの列選択回路の放電に本発明の放電回路を使用
した例である。Y_inは列（デイジツト）選択用デコーダ
の出力でエミツタホロワで駆動される。駆動するトラン
ジスタの個数はこの実施例では僅かに３個であるが、
I_R,I_Yなど切換わる電流の値が比較的大きいため、エミ
ツタホロワで駆動した場合立下りが遅くなる。その立下
りを早めるのがこの実施例の目的で、本発明の作用及び
効果は第１図と関連して述べたと同様であるので省略す
る。

第14図は本発明の放電回路のもう１つの実施例で、第
１図等でトランジスタQ₁₁の替りにダイオードＤを使用
したもので、働きは第１図等の実施例と同様である。

第15図は、本発明のもう一つの実施例であり、第１図
の実施例の放電効果を更に強化するものである。この実
施例の動作波形を第16図に示す。放電すべきノードＡ
（たとえばワード線）の電圧波形を第16図（ａ）、Ｂ点
の電圧波形を第16図（ｂ）、放電々流波形を第16図
（ｃ）にそれぞれ示す。この波形に応答して、Q₁₂のベ
ース・ノードＢの電圧は、同図（ｂ）の太線で示すよう
に、t₀で立上りを開始し、t₁で立上りを終了する。つま
り、ダイオードD_CLがなければ、Ｂ点の電位はＡ点の電
位に抵抗比R_C/（R_C/R）を掛けた電圧値で平坦となる波
形（細実線）となるが、ダイオードがある場合にはＢ点
の電位がV_C（クランプ電圧）＋V_F（ダイオードD_CLの順
方向電圧）を越えると第16図（ｂ）のようにクランプさ
れる。従つて、このクランプされたレベルで所望の放電
電流が流れるように設計しておけば、Ａ点の電圧が立上
つた直後の時刻t₁から充分な放電電流が流れるようにな
るため、第５図に示すようなアドレス・スキユーが生
じ、あるワード線が過渡的にのみ選択されたとしてもそ
のワード線には充分な放電電流が流れる。また、立下り
時においては、Ｂ点の電圧はもしダイオードD_CLがなけ
れば第16図（ｂ）の細実線のように時刻t₃からＢ点の時
定数に従つて立下がるが、ダイオードD_CLでクランプし
ている場合には、第16図（ｂ）のように、細線の電圧が
V_C＋V_Fに達した時刻t₅から立下り始める。従つて、Ａ点
に対する放電電流は時刻t₅まで充分に流れるため、Ａ点
の波形は充分に高速で立下がる。

第17図は本発明のもう１つの実施例で放電回路のエミ
ツタホロワ・トランジスタQ₁₁のベースを、負荷駆動用
のエミツタホロワQ_EFのベースと同じノードに接続して
いる。電源V_Tは、第１図等の実施例の場合と同様、負荷
駆動電圧が低レベルの時Q₁₂がオフまたは殆んどオフと
なるような値に選ばれる。また、V_T′−はV_Tと等しくて
もよいし、負荷駆動電圧が低レベルの時Q₁₁が殆んどオ
フとなるような値に選んでもよい。このように、Q₁₁の
ベース電圧をQ_EFのエミツタ電圧よりも高レベルのノー
ドから取ることによりQ₁₂のエミツタ電圧を高くするこ
とができ、V_T,V_T′の値をその分高くできる。従つて、
所与の電源電圧に対し、余裕をもつてV_T等の電源を設計
できる。これらの電源としては、第7,9,10図と類似の回
路を使用し得ることは言うまでもなかろう。

〔発明の効果〕

本発明によれば、駆動波形の立上り時には直ちにオン
となり、立下り時には駆動波形が充分に立下るまで充分
な放電電流を流し続け駆動電圧を高速で立下げ得、か
つ、構成および設計が簡単な放電回路が与えられる。そ
の結果、簡単な放電回路で、アドレス・スキユーなどに
より過渡的に選択された信号線をも高速に立下げること
が可能となる。

【図面の簡単な説明】

第１図は、本発明の放電回路の一実施例を示す図、第２
図は、従来の放電回路の一例を示す図、第３図は、第２
図の回路の動作波形を示す図、第４図は、従来の放電回
路のもう１つの例を示す図、第５図は、第４図の回路の
動作波形を示す図、第６図は、従来の放電回路のもう１
つの例を示す図、第７図は、本発明で使用する電源V_Tの
一実施例を示す図、第８図は、本発明のもう一つの実施
例を示す図、第９図は、本発明で使用する電源V_Tのもう
一つの実施例を示す図、第10図は、本発明で使用する電
源V_Tのもう一つの実施例を示す図、第11図は、本発明の
放電回路を上側ワード線の放電に使用した実施例を示す
図、第12図は、本発明の放電回路をダーリントン・エミ
ツタホロワの放電に使用した実施例を示す図、第13図
は、読出し電流切替え回路に本発明の放電回路を適用し
た実施例を示す図、第14図は、本発明のもう１つの実施
例を示す図、第15図は、本発明のもう１つの実施例を示
す図、第16図は、第15図の実施例の動作波形を示す図、
第17図は、本発明のもう１つの実施例を示す図である。 UW……上側ワード線、LW……下側ワード線、Q₁₁,Q₁₂…
…トランジスタ、R,R_E……抵抗、Ｃ……容量。

Claims

(57)【特許請求の範囲】

【請求項１】各々負荷を駆動する複数個の駆動用エミッ
タホロワトランジスタと、該駆動用エミッタホロワトラ
ンジスタのうちの１個のみのベースに高電位の信号を印
加し残りのベースには低電位の信号を印加する駆動回路
とを有する半導体回路において、該駆動用エミッタホロワトランジスタのエミッタまたは
ベースにベースが接続され、エミッタが他端が第１の電
位に接続された抵抗の一端と他端が第２の電位に接続さ
れたキャパシタの一端とに接続されている第２のエミッ
タホロワトランジスタと、ベースが該第２のエミッタホ
ロワトランジスタのエミッタに接続され、エミッタが第
２の抵抗を介して第３の電位に接続されており、コレク
タが前記駆動用エミッタホロワトランジスタのエミッタ
に接続されている放電回路を有することを特徴とする半
導体回路。
【請求項２】上記第１の電位は、上記駆動用エミッタホ
ロワトランジスタの出力信号の低レベルより一定電位差
だけ低い電位であることを特徴とする特許請求の範囲第
１項記載の半導体回路。
【請求項３】２次元状に配列されたメモリセル群と、同
一行のメモリセルにそれぞれ接続された上側ワード線及
び下側ワード線と、該上側ワード線に接続されたワード
線駆動用エミッタホロワと、該下側ワード線に接続され
た放電回路とを有する半導体回路において、上記放電回路は、ベースが上記下側ワード線に接続され
た放電用エミッタホロワトランジスタと、ベースが該放電用エミッタホロワトランジスタのエミッ
タに、コレクタが該下側ワード線に接続された電流源ト
ランジスタと、一端が該電流源トランジスタのエミッタに接続され、他
端には該下側ワード線の低レベルに対して所定の値だけ
低い電位が与えられる第１の抵抗と、一端が該電流源トランジスタのベースにそれぞれ接続さ
れた第２の抵抗及びキャパシタとからなることを特徴と
する半導体回路。
【請求項４】上記放電用エミッタホロワのエミッタと上
記電流源用トランジスタのベースとの間に直列に接続さ
れた第３の抵抗と、該電流源用トランジスタのベースに
アノードが接続されたダイオードとを更に有することを
特徴とする特許請求の範囲第３項記載の半導体回路。
【請求項５】２次元状に配列されたメモリセル群と、同
一行のメモリセルにそれぞれ接続された上側ワード線及
び下側ワード線と、該上側ワード線に接続されたワード
線駆動用エミッタホロワと、該下側ワード線に接続され
た放電回路とを有する半導体回路において、上記放電回路は、アノードが上記下側ワード線に接続さ
れたダイオードと、ベースが該ダイオードのカソードに、コレクタが該下側
ワード線に接続された電流源トランジスタと、一端が該電流源トランジスタのエミッタに接続され、他
端には該下側ワード線の低レベルに対して所定の値だけ
低い電位が与えられる第１の抵抗と、一端が該電流源トランジスタのベースにそれぞれ接続さ
れた第２の抵抗及びキャパシタとからなることを特徴と
する半導体回路。
【請求項６】２次元状に配列されたメモリセル群と、同
一行のメモリセルにそれぞれ接続された上側ワード線及
び下側ワード線と、該上側ワード線に接続されたワード
線駆動用エミッタホロワと、該下側ワード線に接続され
た放電回路とを有する半導体回路において、上記放電回路は、ベースが上記下側ワード線に接続され
た第１と第２の放電用エミッタホロワトランジスタと、ベースが該第１の放電用エミッタホロワトランジスタの
エミッタに、コレクタが該第２の放電用エミッタホロワ
トランジスタのエミッタに接続された電流源トランジス
タと、一端が該電流源トランジスタのエミッタに接続され、他
端には該下側ワード線の低レベルに対して所定の値だけ
低い電位が与えられる第１の抵抗と、一端が該電流源トランジスタのベースにそれぞれ接続さ
れた第２の抵抗及びキャパシタとからなることを特徴と
する半導体回路。