JP2600695B2

JP2600695B2 - デコーダ回路

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Publication number: JP2600695B2
Application number: JP62184465A
Authority: JP
Inventors: 陽治出井; 紀之本間
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-07-23
Filing date: 1987-07-23
Publication date: 1997-04-16
Anticipated expiration: 2012-04-16
Also published as: JPS6427093A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、デコーダ回路に関し、特に高速動作が可能
なバイポーラメモリLSI（大規模集積回路）用のデコー
ダ回路に関するものである。

〔従来の技術〕

メモリの基本的な構成は、第11図に示すように、メモ
リセルをマトリクスに配列したメモリセルマトリクス
４、マトリクス選択を行うためのＸデコーダ２とＹデコ
ーダ３、外部より加えられる肯定・否定いずれか一方の
アドレス信号を肯定・否定両信号に変換するアドレスバ
ッファ１、メモリセルから読み出される微小信号を増幅
するセンスアンプ５、メモリセルに書き込むための書込
回路６、入出力（I/O）回路７、チップイネーブル（C
E）バッファ８、リード／ライト・バッファ９、および
外部よりの１本のタイミング・クロック（CLK）から内
部で必要なタイミングを作成するタイミングコントロー
ル10より成る。

バイポーラメモリLSI用の高速デコーダ回路として
は、ダイオードまたはトランジスタをダイオード接続し
てANDゲートを構成する回路構成がよく知られている。
このような高速デコーダ回路の例としては、特開昭52−
11691号公報に記載されたものがある。

第８図は、従来の高速デコーダ回路の構成図であっ
て、上記公報に記載されているものである。第８図にお
いて、破線内の回路はアドレスバッファ（カレントスイ
ッチCS）であり、アドレスバッファの出力側に接続さ
れ、図面に右側に記載されているのがデコーダ回路であ
る。

アドレスバッファの個数は、入力の数ｎに等しく、第
ｋ番目のアドレスバッファ内のカレントスイッチQ_S1，Q
_S2のコレクタは、それぞれデコーダ線▲Ｖ^Κ _IN▼，▲
^Κ _IN▼（１≦ｋ≦ｎ）に接続される。一方、デコーダ・
トランジスタQ_Dのエミッタの数もｎに等しく、第ｋ番目
のエミッタは、第ｋ番目のデコーダ線対▲Ｖ^Κ _IV▼，▲
^Κ _IV▼のいずれか一方に接続される。従って、入力の
数がｎの場合には、デコーダの個数は、ｎ個のデコーダ
線対の各々から肯定・否定いずれかを選ぶ組み合わせの
総数、すなわち2ⁿ個である。これらのデコーダ回路にお
いて各デコーダトランジスタQ_Dのベースとコレクタはと
もに、負荷抵抗R_Dを介してV_CCに接続され、全体として
ｎ入力のANDゲートを構成する。

このように、第８図の回路形式は、アドレスバッファ
とデコーダとが縦続接続されているため、全体で1.5段
程度の段数に相当し、その結果として、２段構成の回路
（例えば、特開昭61−59684号公報に記載されたデコー
ダ回路）よりも高速に動作する。

第８図に示す回路は、基本的にはデコーダ・トランジ
スタQ_D等とトランジスタQ_S1，Q_S2からなるカレントスイ
ッチで構成されている。このカレントスイッチでは、入
力電圧V_IN1の高低に従って電流がトランジスタQ_S1また
はQ_S2を流れる。例えば、入力電圧V_IN1が高電圧のとき
には、トランジスタQ_S1がオンとなり、一方Q_S2はオフと
なる。この結果。2ⁿ個あるデコーダ・トランジスタのう
ち、第１番目のエミッタが、第１番目のデコーダ線対
Ｖ′_IN，_INのうちＶ′_INの側に接続されているものに
は電流が流れる。このことは、第２番目の入力V_IN1から
第ｎ番目の入力▲Ｖⁿ _IN▼まで同様に成り立つ。

すなわち、ｎ個のエミッタのうち、いずれか１つでも
オン側のカレントスイッチ・トランジスタのコレクタ
（デコーダ線）に接続されているデコーダ・トランジ
スタには電流が流れる。上の条件を満たさない、すなわ
ちｎ個のエミッタが、すべてオフ側のカレントスイッチ
のコレクタ（デコーダ線）に接続されているデコーダ・
トランジスタは、ｎ個の入力の高低の組み合わせ（2ⁿ通
りある）の各々に対応して常に１つだけ存在する。その
デコーダ・トランジスタには電流が流れず、負荷抵抗R_D
に電位効果が発生しないため、デコーダ出力は高レベル
となる（選択状態）一方他のすべてのデコーダ・トラン
ジスタには電流が流れ、負荷抵抗R_Dの両端に電位降下が
発生し、出力は低レベルとなる（非選択状態）。

以上が第８図の回路の基本動作の説明であるが、ここ
で述べた電流源カレントスイッチのトランジスタQ_S1とQ
_S2とデコーダ・トランジスタQ_Dのみからなる基本回路で
は、デコーダ出力の立上りが非常に遅いという欠点があ
る。

第12図は、デコーダ出力の立上り波形を示す図であ
る。

デコーダ出力の立上り（非選択から選択への切換り）
時には、大きな容量を持つデコーダ線の充電が、選択と
なる１個のデコーダの抵抗R_Dのみを通して行われるの
で、その立上りに長時間を要する。すなわち、デコーダ
回路の選択時の電圧は、デコーダ線の容量をC_DLとする
と時定数C_DLR_Dにより定まる曲線で上昇するため、第12
図の破線Ｂで示すように立上る。非選択から選択時に切
り換わる際には、実線Ａに示すような特性曲線で立上る
ことが望ましい。

これに比べて、立下り時には、高レベルにある１個の
デコーダ・トランジスタQ_Dから電流I_Sが流れるため、非
常に高速である（定常状態では、多数のデコーダ・トラ
ンジスタQ_Dに分流する）（第12図の立下り時の曲線Ｃを
参照）。

この問題を解決するためには、デコーダ線の充電電流
を増加させるかあるいは、その信号振幅を減らす必要が
ある。第８図におけるQ_C1，Q_C2，Q_E1，Q_E2からなるカレ
ントスイッチ（充電回路）は、上記デコーダ線の立上り
を高速化する目的で設けられた回路である。この充電回
路により、デコーダ線は大電流で充放電されるため、立
上りが高速となる。

第９図は、従来のデコーダ回路の構成図であって、上
記の充電回路に加えて、デコーダ線の振幅を減らすため
の回路を設けたものである。

この回路では、２つに分割した負荷抵抗R_D1，R_D2の分
割点にデコーダトランジスタQ_Dのベースを接続し、この
点の振幅をR_D1／（R_D1＋R_D2）倍に縮小することによ
り、デコーダ線の振幅を抑えている。

ところで、デコーダ回路の動作を高速化するために
は、デコーダ線の立上り・立下りを高速化するだけでは
不充分である。デコーダ線が高速に立ち上がった場合、
デコーダトランジスタQ_D等のベース・エミッタ接合が逆
バイアスされるため、デコーダ出力の立上りはデコーダ
回路自体の時定数によって決まる。従って、デコーダ・
トランジスタQ_Dのコレクタの時定数を小さくすることも
必要である。

第８図の回路においては、この時定数は、デコーダ・
トランジスタQ_Dのコレクタの総寄生容量C_Dと負荷抵抗R_D
との積で与えられる。これらのうち、抵抗R_Dを小さくす
ることは、出力として一定振幅が必要であることから、
デコーダにそれだけ大きな電流を流すことが必要となる
ため、消費電力の増大を招き、好ましくない。従って、
高速化のためには、寄生容量C_Dの低減が望ましい。

第10図は、従来のデコーダ回路の構成図であって、デ
コーダ・トランジスタQ_Dとして、逆方向トランジスタを
用いて寄生容量C_Dの低減を実現したものである。

順方向トランジスタを用いると、寄生容量C_Dは、トラ
ンジスタゲートを構成する複数個のトランジスタQ_Dのコ
レクタ基板間接合容量C_TSとベースエミッタ間接合容量C
_TEと、抵抗R_Dの寄生容量、配線容量、エミッタホロワの
入力容量の総和となる。これに対して、逆方向トランジ
スタを用いた場合には、コレクタ基板間接合容量C_TSは
大電流で充放電されるデコーダ線に接続されるため、遅
延時間に殆んど影響を及ぼさない。また、逆方向動作で
は、ベースエミッタ間接合容量C_TEの代りにベースコレ
クタ間接合容量C_TCが寄生容量C_Dに寄与するが、一般
に、トランジスタが微細化されるに伴って、C_TCはC_TEに
比べて小さくなる傾向があるため、これによってもC_Dは
低減される。

以上の対策を施こすことにより、例えば16Kビット程
度のメモリを、最小加工寸法１μｍ程度のプロセスで製
造した場合、第10図の寄生容量C_Dは、順方向動作とした
とき（第８図）の1/3〜1/4に低減させることができる。

〔発明が解決しようとする問題点〕

上述したような従来の方法により、デコーダ回路の動
作はかなり高速化されるが、これらを全て併用しても、
メモリLSIのアクセス時間に占めるアドレスバッファお
よびデコーダ回路の割合は50％を越えている。従って、
従来の方法だけでは、デコーダ回路の高速化の効果が不
十分であり、メモリLSIの動作を高速化するためには、
デコーダ回路の高速化を一層進める必要がある。そのた
めに解決すべき問題点を、以下に詳述する。

（イ）第１番目は、デコーダ線の振幅を、正常に動作す
る最小の値（動作余裕を含めても0.3V程度で十分）まで
低減するのが困難なことである。すなわち、第９図の回
路において、非選択時に負抵抗R_D1，R_D2に流れる電流を
I_Sとすれば、デコーダ回路の出力振幅ΔV_OUTは、 ΔV_OUT＝I_SR_D1＋I_SR_D2 …（１）で与えられる。

一方、デコーダ線の振幅ΔV_Dは、デコーダ・トランジ
スタQ_Dのベースの振幅（＝I_SR_D1）とベースエミッタ間
電圧V_BEの変化分ΔV_BEに等しいから、次式が成り立つ。

ΔV_D＝I_SR_D1＋ΔV_BE …（２）上式（２）に前式（１）を代入すると、次のようにな
る。

ΔV_D＝ΔV_OUT−I_SR_D2＋ΔV_BE …（３）メモリセルの形式にもよるが、最悪条件でもセルアレ
ーを充分に駆動するためには、出力振幅ΔV_OUTは典型値
で1.5V程度以上必要であり、また変化分ΔV_BEも0.3V程
度より減らすことはできないから、デコーダ線振幅ΔV_D
を減らすためには、I_SR_D2を増加しなければならないこ
とになる。ところが、第９図より明らかなように、非選
択時には、デコーダ・トランジスタQ_Dのベースはコレク
タより高電位にあり、その電位差はI_SR_D2に等しいか
ら、これをある値以上にした場合には、デコーダトラン
ジスタが飽和してしまう。この値は0.4V程度であるた
め、第10図の回路で実現し得る最小のデコーダ線振幅は
1.3V程度となる。前述のように、デコーダ線は信号振幅
を0.3V程度にしても動作するから、この回路では、デコ
ーダ線振幅の低減効果が未だ不十分であることになる。

（ロ）第２番目には、第９図のような回路構成では、出
力をデコーダトランジスタのコレクタから取り出してい
るため、出力立上りの時定数が寄生容量C_Dにより決めら
れてしまう点である。デコーダ・トランジスタQ_Dの個数
が多いため（16Kバイトで７個、64Kバイトで８個）、逆
方向トランジスタを使用しても寄生容量C_Dはかなり大き
な値を持ち、これを大幅に低減することは、現在のプロ
セス技術では困難である。従って、第10図のような回路
を用いた場合でも、これ以上出力立上りを高速化するこ
とは難かしい。これよりさらに高速化するためには、時
定数に対する寄生容量C_Dの影響を減らすことのできる回
路を使用する必要がある。

なお、本発明に関連する公知例として特開昭62−1642
94号公報がある。この公知のデコーダ回路を図１に示
す。ここでは、負荷抵抗ＲDをＲD1とＲD2の２つに分割
し、分割点をエミッタホロワＱEと定電流源からなるレ
ベルシフト回路を介してデコーダ・トランジスタＱDの
ベースに接続する。レベルシフト回路は、デコーダ・ト
ランジスタＱDのベース電位を負荷抵抗の分割点の電位
より、エミッタホロワＱEのベースエミッタ間電圧ＶBE
の分だけ低く保つ作用を持つ。このため、負荷抵抗の分
割比をどのように設定しても、デコーダ・トランジスタ
ＤDは飽和せず、デコーダ線の信号振幅を動作に必要な
最小の値（典型的には200mV〜300mV）まで低減させるこ
とができる。しかしながら、この公知例では、デコーダ
出力が立ち上がり時定数を低減する点に関して何ら記載
されていない。

本発明の目的は、これらの問題点を解決し、デコーダ
線の振幅と、出力立上りの時定数を小さくすることがで
きる回路を実現して、高速動作を可能にしたデコーダ回
路を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明のデコーダ回路は、
肯定および否定信号を出力する複数個のバッファ回路
と、該バッファ回路の各々に対応する出力にエミッタあ
るいは陰極を接続した１個以上のデコーダトランジスタ
あるいはデコーダダイオードと、デコーダ出力信号を発
生するための少なくとも１個の負荷抵抗とからなるデコ
ーダ回路において、該デコーダ出力信号に比例する信号
を発生するための回路と、該比例信号発生回路の出力を
レベルシフトして、上記トランジスタあるいはダイオー
ドの少なくともベースあるいは陽極に印加するための回
路と、コレクタが該負荷抵抗の一端に接続されエミッタ
が直接または抵抗を介して上記トランジスタあるいはダ
イオードの少なくともコレクタあるいは陽極に接続され
たトランジスタとを有することを特徴としている。

〔作用〕

本発明においては、デコーダの出力部に、デコーダ出
力信号に比例し、それより小さい振幅を持つ信号を発生
するための回路と、その信号をレベルシフトするための
回路とを備えて、それらの出力をデコーダトランジスタ
のベースに加えるか、あるいはデコーダトランジスタの
ベースとコレクタの両方、またはダイオードの陽極に加
えることによって、デコーダ回路の動作を高速化する。

レベルシフト回路は、デコーダトランジスタのベース
に加える信号を、コレクタの電位より低くなるように、
電位レベルをシフトさせるものである。これにより、デ
コーダトランジスタを飽和させることなく、ベースに加
える信号の振幅を減少させることができ、デコーダ線信
号の振幅を十分に低減させることが可能である。また、
このレベルシフト回路を使用することにより、デコーダ
トランジスタと負荷抵抗の間に、両者を分離するための
トランジスタを挿入することにより、並列に接続された
複数のデコーダトランジスタの持つ大きな寄生容量が、
出力立上りの時定数に影響しないため、この時定数はか
なり減少することになる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明す
る。

第２図は、本発明の第１の実施例を示すデコーダ回路
の構成図である。

デコーダ・トランジスタQ_Dのベースがレベルシフト回
路を介して負荷抵抗の分割点に接続されている点は、第
１図の回路と同じであるが、第２図では、これに加えて
出力立上りを高速化するための回路（トランジスタQ_B）
を具備する点が異なっている。なお、ダイオードＤは、
トランジスタQ_Bを接続した分の電位を調節するために設
けられたものである。

トランジスタQ_Bのベースは定電圧源に接続されている
ため、そのエミッタの電位振幅（つまり、デコーダトラ
ンジスタQ_Dのコレクタの電位振幅）は、選択時（Q_Bがオ
フ状態）と非選択時（Q_Bがオン状態）のQ_Bのベースエミ
ッタ間電圧V_BEの変化分に等しい。この値は、0.3〜0.4V
であるため、第１図の回路におけるデコーダトランジス
タQ_Dのコレクタ振幅（出力振幅に等しい）の1/4程度で
ある。このようにトランジスタQ_Bは、大きな寄生容量が
接続されたデコーダ・トランジスタQ_Dのコレクタの振幅
を低減する機能を持つ。

また、第１図の回路では、負荷抵抗R_Dには７〜８個
（なお、64Kビット以上の容量を持つメモリの場合に
は、さらに個数が多くなる）のデコーダ・トランジスタ
Q_Dが接続されるのに対して、第２図の回路ではトランジ
スタQ_Bが１個のみでよいため、出力立上りの時定数を決
める寄生容量も大幅に減少させることができる。

これら２つの効果により、第２図の回路における出力
立上りの速度は、第１図のそれに比べて非常に高速とな
る。

第３図は、本発明の第２の実施例を示すデコーダ回路
の構成図である。

この回路では、デコーダ・トランジスタQ_Dのエミッタ
（順方向動作ではコレクタ）と負荷抵抗R_Dの間に、ベー
スを定電圧源に接続したトランジスタQ_BとR_Dより小さい
抵抗値を持つ抵抗R_D1とが挿入される。デコーダ・トラ
ンジスタQ_Dのベースは、負荷抵抗R_Dの分割点ではなく、
コレクタとともに抵抗R_D1の一端に接続される。

第２の実施例では、トランジスタQ_Bと抵抗R_D1は、出
力に比例する信号を作り出すとともに、その信号のレベ
ルシフトを行っている。すなわち、デコーダ・トランジ
スタQ_Dのベースに加えられる信号の振幅は、抵抗R_D1の
電位降下と、選択時と非選択時のトランジスタQ_Bのベー
スエミッタ間電圧V_BEの変化分との和に等しい。従っ
て、抵抗R_D1の値を、抵抗R_Dに対して十分に小さくすれ
ば、デコーダ線の振幅を、トランジスタQ_Bと抵抗R_D1が
存在しない場合よりも小さくすることができる。

また、デコーダ・トランジスタQ_Dのコレクタとベース
は接続されているため、上記トランジスタQ_Bと抵抗R_D1
は、大きな寄生容量が接続されたこの点の電位振幅を抑
える機能も具備している。なお、この機能は、第２図に
おけるトランジスタQ_Bの機能と同じであるが、第３図の
回路では、抵抗R_D1の電位降下の分だけ振幅が大きい。

さらに、負荷抵抗R_Dに接続されるトランジスタの個数
は、第２図の回路と同じくQ_Bの１個のみであるため、第
１図のように、多数のデコーダ・トランジスタQ_Dが接続
されている場合に比べて寄生容量が小さく、出力立上り
の時定数が小さい。

このように、第２の実施例では、出力立上り速度が第
２図の回路に四敵する程、高速である。これに対して、
出力立下りの速度はそれほど高速ではない。この理由
は、第２図の回路においては、デコーダ線電圧レベルの
急激な低下に伴って、トランジスタQ_Bに過渡敵に大電流
が流れ、これが出力を高速に立下げるのに対して、本実
施例の場合には、抵抗R_D1が存在するので、上記過渡的
な電流が流れないためである。

第４図は、本発明の第３の実施例を示すデコーダ回路
の構成図である。

第４図では、第３図の回路を、出力立下り時にも高速
動作するように改良している。この回路は、第３図の回
路と類似の構成を持っているが、トランジスタQ_Bのエミ
ッタは、デコーダ・トランジスタQ_Dのベースおよびコレ
クタに直接接続される一方、トランジスタQ_Bのベースは
定電圧源ではなく、エミッタホロワQ_Eと定電流源からな
るレベルシフト回路を介して負荷抵抗R_D1とR_D2の分割点
に接続される。

この回路においては、デコーダ・トランジスタQ_Dのベ
ースに加えられる信号振幅は、抵抗R_D1の電位降下と選
択・非選択時のトランジスタQ_Bのベースエミッタ間電圧
の変化分との和に等しい。そこで、負荷抵抗R_D1の値を
（R_D1＋R_D2）に対して十分に小さくすれば、第３図の回
路と同じく、デコーダ線の信号振幅を低減することがで
きる。また、出力立上りの時定数が低減されることも、
第３図の場合と同じである。しかも、この回路は第３図
の回路と異なって、デコーダ・トランジスタQ_Dとトラン
ジスタQ_Bとの間に抵抗を持たないので、選択から非選択
への切換りの際には、トランジスタQ_Bに過渡的に大電流
が流れて、出力が高速に立下がる。

第５図Ａ〜Ｄは、本発明の第４の実施例を示すデコー
ダ回路の構成図である。

第５図Ａの回路は、第４図の回路におけるエミッタホ
ロワQ_Eと定電流源からなるレベルシフト回路の代りに、
ダイオードによるレベルシフト回路を用いたものであ
る。この回路では、定電流源回路を必要としないため、
回路が簡単になる利点がある。また、第５図Ｂに示すよ
うに、トランジスタQ_Bのベースエミッタ間に、ベースの
蓄積電荷を放電させるための抵抗R_Bを接続すれば、出力
の立上りをさらに高速化することができる。

なお、第５図A,Bには、レベルシフト用のダイオード
が１個のみ示されているが、より大きな電圧シフト量が
必要であれば、この代りに直列に接続した複数個のダイ
オード、あるいはダイオードと抵抗を直列に接続した回
路を用いてもよい。

第５図Ｃに示す回路においては、レベルシフト回路と
して、ダイオードの代りに抵抗の分割点電位をベース電
位とするトランジスタを用いたもので、一定の範囲内で
任意の電圧シフト量を持つ回路を実現することができ
る。また、この回路の応答をさらに高速化するために、
抵抗R_B2と並列に点線で示すようなスピードアップコン
デンサを接続することもできる。

以上述べた事項は、第２図のレベルシフト回路中のダ
イオードＤについても、そのまま当てはまることであ
る。

また、第５図A,Bの他に、第３図、第４図において
も、デコーダトランジスタQ_Dは逆方向で使用している
が、これは従来例である第９図で述べたように、通常の
製造方法では、順方向動作より寄生容量C_Dを小さくでき
るという理由によるものである。勿論、これらを順方向
で使用することも可能であり、製造方法によって多少の
差があるが、逆方向で使用した場合と同じ動作および効
果を得ることができる。

さらに、上記の回路においては、逆方向あるいは順方
向のデコーダ・トランジスタQ_Dの代りに、ダイオード、
例えばショットキバリアダイオードを使用することも可
能である。

第５図Ｄは、第５図Ｂの回路にショットキバリアダイ
オードを使用した実施例回路図である。ショットキバリ
アダイオードは、PN接合ダイオードやトランジスタと比
較して、接合容量の小さいものを製作できるので、寄生
容量C_Dを低減するために有効である。

第６図A,B,Cは、それぞれ第２図および第４図のレベ
ルシフト回路に使用される電流源回路の第１の実施例を
示す構成図である。

第２図および第４図の回路には、現在知られている任
意の形式の電流源回路を用いることができるが、選択状
態にあるデコーダに接続されたレベルシフト回路には電
流を流さない方式の電流源回路を用いれば、レベル変換
した信号の立下りを高速化するとともに、消費電力を減
少させることができる。第６図A,B,Cは、それぞれ第２
図、第４図に対応した回路であって、上記特性を持つ電
流源回路を用いた例である。すなわち、この例では、各
デコーダのレベルシフト回路の一端がダイオードを介し
て共通の電流源に接続される。この構成によれば、陽極
が他のダイオードより高電位にあるダイオード、つまり
選択されたデコーダのレベルシフト回路に接続されたダ
イオードのみに電流を流すことができる。

しかし、この回路には１つの欠点がある。それは、デ
コーダが選択時から非選択時に切り換わる際に、デコー
ダ・トランジスタQ_Dのベース電位の低下速度が変化の途
中から遅くなることである。この結果、デコーダ出力に
大きなアンダーシュートが発生してしまう（第13図のＥ
参照）。第13図の曲線Ｅは、共通に電流源を接続した場
合の選択時→非選択時の電圧変化状態を示し、曲線Ｅは
各デコーダ・トランジスタQ_Dに１つずつ電流源を接続し
た場合の同じ電圧変化状態を示している（正常な立下り
を示す）。

アンダーシュートが発生する原因としては、デコーダ
・トランジスタQ_Dのベース電位が完全に低レベルに下が
る前に、新たに選択となるデコーダ回路のレベルシフト
回路に接続されたダイオードがオンとなり、その時点
で、元のレベルシフト回路の電流が切れてしまうからで
ある。この現象を防ぐための１つの方法は、第６図A,B,
Cの定電流源回路のダイオードの代りに、第６図Ｄに示
すような遅延型の回路（ベースとコレクタを抵抗Ｒを介
して接続し、ベースをコンデンサＣを介して接地したト
ランジスタＱ）を使用することである。このようにすれ
ば、デコーダ回路が選択から非選択に切換わった後も、
抵抗ＲとコンデンサＣで決まる一定の時間だけ電流が流
れ続けるために、前述のようなアンダーシュートの現象
は起こらない。

しかし、第６図Ｄの回路を使用した場合でも、一時的
に選択され直ちに非選択となるデコーダ回路に対して
は、効果が期待できない。一時的に選択され、直ちに非
選択になるよう動作は、複数個のアドレスの切換わり時
期に、僅かなタイミングのずれ（アドレス・スキュー）
が存在する場合に起こり得る。このような回路において
は、非選択から選択への切換わりの際にも、一定時間
は，選択されたデコーダ回路に電流が切り換わらないた
め、その時間内にデコーダ回路が再び非選択状態になる
と、結局、そのデコーダ回路に接続されたレベル・シフ
ト回路には電流が流れないことになる。

第７図A,B,Cは、それぞれ第２図および第４図のレベ
ルシフト回路に接続される電流源回路の第２の実施例を
示す構成図である。

第７図A,B,Cにおいては、前述の問題点を解決できる
電流源回路（１点鎖線内の回路）を用いている。この電
流源回路は、デコーダ出力が高レベル（選択状態）にあ
るか、あるいは低レベル（非選択状態）にあるかを検出
するトランジスタQ1と、電流をオン・オフするためのト
ランジスタQ2とから構成される。トランジスタQ2は、デ
コーダ出力が高レベルにあるときのみオンとなり、レベ
ルシフト回路に電流を流す。この電流は、デコーダ回路
が選択から非選択に切換わる際には一定の遅延時間だけ
持続するが、非選択から選択に切換わる際には直ちに流
れ始める。

すなわち、デコーダ回路が選択から非選択に切換わ
り、トランジスタQ1がオフになっても、トランジスタQ2
のベースに接続されたコンデンサC_Eに蓄積されている電
荷が、抵抗R_Eを介して放電するため、トランジスタQ2の
ベース電位は時定数C_ER_Eに従って低下し、一定時間はト
ランジスタQ2をオン状態にする。

従って、もし、アドレススキューが発生し、あるデコ
ーダ回路が一時的に選択され、直ちに非選択になる場合
でも、レベルシフト回路の電流は選択されると同時に流
れ始め、その直後に非選択となってもそのまま流れ続け
る。この結果、デコーダトランジスタQ_Dのベース電位の
低下速度が遅くなることはなくなる。

〔発明の効果〕

以上説明したように、本発明によれば、デコーダ線の
振幅を低減するとともに、出力立上りの時定数を減少す
ることができるので、デコーダ回路の動作を高速化する
ことができる。このため、アクセス時間のシミュレーシ
ョンの結果では、アドレス入力からデコーダ出力（メモ
リセルアレーの駆動電圧）までの遅延時間は、従来のデ
コーダ回路の約70％程度に減少された。

【図面の簡単な説明】

第１図は本発明に関連する従来のデコーダ回路の構成
図、第２図は本発明の第１の実施例を示すデコーダ回路
の構成図、第３図は本発明の第２の実施例を示すデコー
ダ回路の構成図、第４図は本発明の第３の実施例を示す
デコーダ回路の構成図、第５図A,B,C,Dはそれぞれ本発
明の第４の実施例を示すデコーダ回路の構成図、第６図
A,B,Cはそれぞれ第２図、第４図の回路に、消費電力を
低減できる電流源回路を使用した場合の回路図、第６図
Ｄは第６図A,B,Cの電流源回路で遅延動作を行わせるた
めの回路図、第７図A,B,Cはそれぞれ第２図、第４図の
回路に消費電力を低減できる他の電流源回路を使用した
回路図、第８図、第９図および第10図はそれぞれ従来の
デコーダ回路の構成図、第11図はメモリ回路の全体ブロ
ック構成図、第12図、第13図はデコーダ回路の選択，非
選択切換え時の出力レベル状態図である。 1:アドレスバッファ、2:Xデコーダ回路、3:Yデコーダ回
路、4:メモリセルマトリクス（メモリセルアレー）、5:
センスアンプ、6:書込回路、7:入出力回路、8:CEバッフ
ァ、9:R/Wバッファ、10:タイミングコントロール、CS:
カレントスイッチ回路、V_IN1，_IN1：デコーダ線、
Q_D：デコーダトランジスタ、Q_E：エミッタホロワトラン
ジスタ、C_D：寄生容量、R_D：負荷抵抗。

Claims

(57)【特許請求の範囲】

【請求項１】肯定および否定信号を出力する複数個のバ
ッファ回路と、該バッファ回路の各々に対応する出力に
エミッタあるいは陰極を接続した１個以上のデコーダト
ランジスタあるいはデコーダダイオードと、デコーダ出
力信号を発生するための少なくとも１個の負荷抵抗とか
らなるデコーダ回路において、該デコーダ出力信号に比
例する信号を発生するための回路と、該比例信号発生回
路の出力をレベルシフトして、上記トランジスタあるい
はダイオードの少なくともベースあるいは陽極に印加す
るための回路と、コレクタが該負荷抵抗の一端に接続さ
れエミッタが直接または抵抗を介して上記トランジスタ
あるいはダイオードの少なくともコレクタあるいは陽極
に接続されたトランジスタとを有することを特徴とする
デコーダ回路。
【請求項２】上記比例信号発生回路は、２つに分割した
上記負荷抵抗からなり、上記レベルシフト回路は、エミ
ッタホロワと定電流源からなることを特徴とする特許請
求の範囲第１項記載のデコーダ回路。
【請求項３】上記比例信号発生回路として、上記負荷抵
抗を２つに分割し、さらに該抵抗とデコーダトランジス
タあるいはダイオードのコレクタあるいは陽極との間
に、ベースが定電圧源に接続されたトランジスタを接続
した回路を用いることを特徴とする特許請求の範囲第１
項または第２項記載のデコーダ回路。
【請求項４】上記比例信号発生回路とレベルシフト回路
は、デコーダトランジスタのエミッタ（順方向ではコレ
クタ）と負荷抵抗との間に、ベースを定電圧源に接続し
たトランジスタと、該負荷抵抗より小さい抵抗値を持つ
抵抗とを挿入した回路で兼用されることを特徴とする特
許請求の範囲第１項記載のデコーダ回路。
【請求項５】上記比例信号発生回路として、上記負荷抵
抗を２つに分割し、さらに該抵抗とデコーダトランジス
タあるいはダイオードのコレクタあるいは陽極との間
に、ベースがエミッタホロワと定電流源からなるレベル
シフト回路を介して上記分割された点に接続されたトラ
ンジスタを用いることを特徴とする特許請求の範囲第１
項記載のデコーダ回路。
【請求項６】上記レベルシフト回路として、エミッタホ
ロワおよび定電流源の代りに、ダイオードを使用するこ
とを特徴とする特許請求の範囲第５項記載のデコーダ回
路。
【請求項７】上記デコーダトランジスタまたはデコーダ
ダイオードとして、ショットキバリアダイオードを使用
することを特徴とする特許請求の範囲第１項〜第５項、
または第６項記載のデコーダ回路。
【請求項８】上記レベルシフト回路に使用される定電流
源は、各デコーダ回路ごとにダイオードを介して共通の
定電流源を接続することを特徴とする特許請求の範囲第
１項〜第６項または第７項記載のデコーダ回路。
【請求項９】上記レベルシフト回路に使用される定電流
源は、デコーダ出力が高レベルあるいは低レベルである
ことを検出する第１のトランジスタと、該デコーダ出力
が高レベルのときのみオンし、かつオンからオフになる
まで遅延時間を持つ第２のトランジスタとを有すること
を特徴とする特許請求の範囲第８項記載のデコーダ回
路。