KR950014909B1 - 반도체 기억장치 - Google Patents

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Abstract

내용 없음.

Description

[발명의 명칭]
반도체 기억장치
[도면의 간단한 설명]
제1도는 종래의 메모리셀 및 비트선택 수단 부분의 회로도.
제2도는 종래의 센스앰프 및 그 입출력 부분의 회로도.
제3도는 실시예1의 센스앰프부 및 그 입출력부분의 회로도.
제4도는 실시예1의 메모리셀 및 비트선택수단 부분의 회로도.
제5도는 실시예2의 요부회로도.
제6도는 실시예3의 요부회로도.
제7도는 실시예4의 요부회로도.
제8도는 실시예5의 요부회로도.
제9도는 실시예6의 요부회로도.
[발명의 상세한 설명]
[기술분야]
본 발명은 반도체 기억장치에 관한 것이며 더 상세하게는 반도체 기억장치중 Bi-CMOS 회로로서 구성되는 스태틱 RAM에 있어서의 센스앰프의 개량에 관한 것이다.
바이폴라틀랜지스터와 P채널 및 N채널 MOS트랜지스터가 동일칩내에 혼재하는 소위 Bi-CMOS 회로로 되는 스태틱 RAM에서는 독출 및 기입을 위하여 생기는 공통데이타선의 진폭을 가능한 작게 억제하여 공통데이타선의 H레벨과 L레벨과의 사이에 있어서의 양방향으로의 이행을 빨리하는 노력이 행해지고 있다.
[배경기술]
제1도 및 제2도를 참조하여 종래의 Bi-CMOS 회로로 되는 스태틱 RAM에 대해서 설명하겠다. 제1도는 스태틱 RAM의 메모리셀 및 비트선택수단 부분의 회로도.
제2도는 종래의 스태틱 RAM의 센스앰프 및 그 입출력부분의 회로도이다.
제1도에 있어서 이 스태틱 RAM은 각 컬럼(33,33')마다 또 로우마다 배열된 다수의 메모리셀(11,11')을 구비하고 각 컬럼의 메모리셀(11,11')은 각각 각 로우의 워드선 (20,20')로부터 신호선 (Xm,Xm')을 받고 있고 신호선(Xm,Xm')이 논리레벨 "H"가 되면 각 메모리셀(11,11')중의 어느것이 각 컬럼 마다에 배열된 각 비트선쌍(25a, 25b)과 도통한다.
비트선택수단(32,32')은 각 비트선쌍(25a,25b)마다에 대응하여 배열되고 각 한쌍의 N채널 및 P-채널 MOS트랜지스터(8a,9a : 8b,9b)로 되는 컬럼스위치 및 P-채널 MOS트랜지스터로 되는 비트선 부하 트랜지스터(10a.10b)를 구비하고 각 컬럼스위치(8a,8b)는 컬럼어드레스(Yn)의 논리 레벨 "L"에 의해서 각각 도통되어 당해 비트선쌍(25a,25b)을 공통 데이타선쌍(26a,26b)와 도통시킨다.
또 비트선 부하 트랜지스터(10a,10b)도 도통되어 비트선쌍(15a,25b)와 정전압원(VRS)(예를들면-0.8V)(22)을 도통시킨다.
컬럼스위치(8a,8b)의 도통을 거쳐서 공통 데이타선(26a,26b)은 상기 컬럼어드레스와 로우 어드레스로 선택된 하나의 메모리셀(11,11')와 센스앰프를 연결시킨다.
제2도에서 센스앰프(31)의 공통데이타선(26a,26b)의 신호를 바이폴라 트랜지스터(5a,5b)의 각 베이스로 받아 이것을 센스앰프(31)의 출력(16a,16b)로서 출력하는 ECL회로 이루는 차동증폭기와 기입신호 및 기입 데이타로 되는 신호를 입력하여 기입데이타에 의존하여 공통 데이타선(26a,26b)중의 어느것과 VEE전원(예를들면 -4.5V)(24)와 도통시키는 기입수단을 이루는 한쌍의 N채널의 기입 MOS트랜지스터(4a,4b)와 이 기입트랜지스터(4a,4b)의 OFF시에 도통되어 상기 VRS전원(22)와 각 공통 데이타선(26a,26b )을 각각 도통시켜 독출시에 있어서의 메모리셀의 독출전류를 공급하는 한쌍의 P채널 MOS트랜지스터로 되는 데이타선 부하용 트랜지스터(3a,3b)로 구성된다.
센스앰프(31)의 입력부에는 기입신호(WE)(WE'는 톱바아를 갖는 WE를 나타내는 것으로 한다. 이하 같다.)를 한쪽단자에 입력되는 한쌍의 NOR게이트(2a,2b)와 기입데이타(Din)를 받아 이 기입데이타 및 기입 데이타의 반전신호를 각각 NOR게이트(2a,2b)의 다른쪽 입력단자에 입력되는 데이타입력 게이트(1)가 배설되고 각 NOR게이트(2a,2b)의 출력은 각각 상기 기입트랜지스터(4a,4b) 및 상기 데이타선 부하용 트랜지스터(3a,3b)의 게이트에 입력되어 있다.
상기 스태틱 RAM에서는 독출시에 기입신호(WE')가 레벨 "H"로 된다.
이때문에 입력부를 이루는 한쌍의 NOR게이트(2a,2b)의 출력은 레벨 "L"로 되어 각 데이타선 부하용 트랜지스터(3a,3b)가 ON된다.
한편 이 독출시에 로우어드레스와 컬럼 어드레스에 의해서 선택되는 하나의 메모리셀은 공통데이타선쌍(26a,26b)과 도통되어 있다.
제1도에서 이 선택된 메모리셀이 컬럼(33)의 메모리셀(11)이고 또 메모리셀(11)에 기억되어 있는 데이타에 의해서 그 내부의 드라이버 MOS트랜지스터(13a)가 ON되는 것으로 하여 설명을 계속하겠다.
한쪽의 비트선(25a)에는 데이타선 부하용 트랜지스터(3a)로부터의 전류가 공통데이타선(26a)을 경유하여 유입하고 메모리셀(11)의 드라이버 MOS트랜지스터(13a)을 거쳐서 VEE 전원(24)으로 유출한다. 이 결과 데이타선 부하용 트랜지스터(3a)에 있어서의 전압강하에 의해서 이 공통데이타선(26a)의 전위는 크게 저하된다.
그러나 다른쪽 공통데이타선(26b)에서는 드라이버 MOS트랜지스터(13b)가 OFF되기 때문에 데이타선 부하용 트랜지스터(3b)에서의 전압 강하가 생기지 않고 공통 데이타선(25b)은 전원(VPS)(22)와 대략 동전위이다.
바이폴라 트랜지스터(5a.5b) 부하저항(6a,6b) 및 정전류원(15)으로 되는 차동증폭기는 이 공통 데이타선(26a,26b) 상호간의 전위차를 검출하여 증폭하고 센스앰프(31)의 출력(16a,16b)으로서 이것을 출력한다.
기입시에는 기입신호(WE')가 L레벨로 되어 기입데이타(Din)에 의존하여 NOR게이트(2a,2b)의 출력(27a,27b)은 한쪽이 H레벨로 되고, 다른쪽이 L레벨로 된다. 이 기입데이타(Din)가 논리 "L"라고 가정하면 출력(27a)이 H레벨로 출력(27b)이 L레벨로 되어 데이타선 부하용 트랜지스터의 한쪽 트랜지스터(3a)가 OFF,다른쪽 트랜지스터(3b)이 ON되고 또 기입트랜지스터중의 한쪽 트랜지스터(4a)이 ON되고 다른쪽 트랜지스터(46)가 OFF된다.
또 기입신호(WE')의 L레벨을 거쳐서 비트 선택수단(32)의 컬럼 스위치의 한쪽인 N채널 MOS의 기입컬럼스위치(9a,9b)가 ON되고 비트선 부하용 트랜지스터(10a,10b)가 OFF된다.
또 로우어드레스의 L레벨을 거쳐서 컬럼 스위치의 다른쪽인 P채널 MOS트랜지스터(8a)도 ON된다.
상기의 결과, 메모리셀의 Vcc전원(예를들면 0V)(23), 메모리셀 부하용 저항(14a), 트랜지스퍼 MOS트랜지스터(12a), 컬럼 스위치의 N채널트랜지스터(9a) 및 p채널 트랜지스터(8a), 공통데이타선(26a), 기입트랜지스터(4a)를 경유하여 VEE전원(24)으로 기입전류가 흘러 비트선(25a)이 전위는 예를들면 대략 -4.5V의 VEE전원과 같은 전위까지 인하된다. 한편 반대측의 기입트랜지스터(4b)는 OFF이므로 비트선(25b)의 전위는 대략 VRS전원(22)과 같은 전위 예를들면 -0.8V이다. 각 비트선(25a,25b)의 전위에 의해서 메모리셀(11)의 드라이버 MOS트랜지스터(13b)가 강제적으로 OFF되고 다른쪽 드라이버 MOS트랜지스터(13a)가 ON이 되어 데이타(Din)의 기입이 완료된다.
기입데이타(Din)가 "H"의 경우에느 상기와 a,b를 역으로 하여 마찬가지로 기입이 행해진다.
컬럼 어드레스를 거쳐서 선택되지 않았든 각 컬럼에서는 컬럼스위치수단의 N채널 및 P채널의 각 MOS트랜지스터(8a,9a,8b,9b)가 어느것이나 OFF이고 당해 비트선은 공통데이타선(26a,26b)에서 절리되고 또 비트선 부하용 트랜지스터(10a,10b)가 ON되어 로우어드레스를 거쳐서 선택된 메모리셀의 데이타를 보지한다.
상기 종래의 스태틱 RAM에서는 기입시에 센스앰프의 차동증폭기를 구성하는 바이폴라 트랜지스터(5a,5b)에서는 한쪽 트랜지스터의 베이스는 대략 VRS전원(22)의 전위레벨에 있고 다른쪽 트랜지스터의 베이스는 대략 VEE전원(24)의 전위레벨까지 인하된다. 이때문에 상기 다른쪽 트랜지스터에서는 에미터ㆍ베이스 간에 역전압이 걸린다는 문제가 있다.
일반적으로 집적회로에서는 각 트랜지스터의 E-B 역내압은 5V 이상으로는 할 수 없고 마스크 패턴이 미세화되면 될수록 저하되는 경향이 있다. 특히 미세힌 마스크 패턴의 경우에는 이 E-B 역내압은 2∼3V정도로 됨이 알려져 있고 상기 역내압은 종래의 스태틱 RAM에 있어서는 E-B 역내압을 초과할 우려가 생겨 중대한 문제로 된다.
상기 ECL 회로의 트랜지스터에 걸리는 E-B 역전압의 크기는 [VEE]-[VRS]-[VEE](단, [VEE]등에 붙은 []은 VEE등의 절대치를 나타내는 것으로 한다)로 표시된다. 통상의 트랜지스터의 베이스ㆍ에비터간 순방향 전압강하(VEE)는 0.8V 정도이고 예시한 상기 전압치(VEE=-4.5V, VRS=0.8V)를 각 전원 전압으로서 채용하면 에미터ㆍ베이스간에 걸리는 역전압은 2.9V로 되고 마스크패턴을 미세화한 집적회로에 있어서는 트랜지스터의 E-B 역내압(BVEE)를 초과하는 사태도 생겨 트랜지스터는 내압 파괴에 의하여 특성열화나 영구파괴를 일으키게 된다. 또 트랜지스터의 E-B 역내압(BVEE)을 초과하는 일이 없어도 어느종류의 트랜지스터 예를들면 폴리실리콘ㆍ베이스의 셀프어라인 트랜지스터등에 있어서는 비교적 큰 E-B 역전압에 의해서 전류증폭율(hfe)의 저하등의 특성열화가 생김이 것이 알려져 있다. 따라서 이와같은 트랜지스터에 있어서는 에미터ㆍ베이스간 역전압은 단지 E-B 내전압을 초가하지 않도록 할 뿐만 아니라 가능한한 낮게 억제할 필요가 있다.
또 Bi-CMOS 회로로 되는 스태틱 RAM에서는 비트선(25a,25b) 및 공통데이타선(26a,26b)의 전위진폭의 하한이 센스앰프의 검출한계로 정해진다는 문제가 있고 이 전위진폭의 하한은 예를들면 50mV 정도가 한계이다.
센스앰프의 검출한계에 관계없이 전위진폭을 작게 억제할 수 있으면 큰 기생용량을 갖는 공통데이타선 및 비트선의 각 진폭전위로의 양방향의 이행을 더욱고속화할 수 있어 스태틱 RAM의 고속화가 가능해지지만 종래의 스태틱 RAM에서는 이와같이 한계가 있어 고속화에 일정한 한계가 있었다.
또 상기와 같이 독출시에는 전위진폭을 작에 억제하는 일이 행해지고 있으나 예시한 바와같이 기입시에는 비트선중의 한쪽 비트선(25a)이 VEE 전원의 전위까지 인하되기 때문에 이 전위로부터 데이타선용 부하트랜지스터(3a) 및 비트선 트랜지스터(10a)에 의해서 재차 독출상태의 전위까지 인상하는데 시간이 걸려 다음 독출시이클까지 전위가 복귀되지 않으면 악세스 타임에도 영향준다. 따라서, 이점에서도 스태틱 RAM의 고속화에 장해가 된다.
[발명의 개시]
따라서 본 바령의 개괄적 목적은 상기 종래기술의 문제점을 제거한 신규하고 유용한 반도체 기억장치를 제공하는데 있다.
본 발명의 목적은 상기 Bi-CMOS 회로로 되는 스태틱 RAM의 문제에 비추어 차동증폭기의 트랜지스터의 에미터ㆍ베이스간에 역전압이 걸리지 않고 이 트랜지스터에 특성열화나 파괴가 생기지 않고, 센스앰프의 검출한계에 관계없이 기생용량이 큰 데이타선 및 비트선의 전위진폭을 작게 억제할 수 있고 또 기입 후에 다음 독출사이클로의 이행시에 데이타선 및 비트선의 전위이행의 고속화가 가능해지도록 Bi-CMOS 회로로 되는 스태틱 RAM을 특히 그 센스앰프부분을 개량한 반도체 기억장치를 제공하는데 있다.
상기 본 발명의 다른 목적은 컬럼과 로우에 배치 설비되는 다수의 메모리셀과 이 메모리셀의 상기 컬럼마다 각각 배치 설비되어 로우어드레스를 거쳐서 선택되는 각 1개의 상기 메모리셀가 각각 도통하는 비트선쌍과 기입신호에 응답하여 작동 가능하고 이 기입신호에 의존하여 상기 비트선쌍의 한쪽을 전전위로 하는 한쌍의 기입수단과 독출신호에 응답하여 작동하고 어느 상기 메모리셀의 데이타를 상기 비트선쌍을 통하여 검출하는 독출수단을 구비한 반도체 기억장치에 있어서 상기 독출수단을 부하수단을 거쳐서 고전위 전원에 콜렉터가 접속되고 상기 비트선쌍에 에미터가 접속된 한쌍의 바이폴라 트랜지스터와 독출시에는 상기 독출신호에 응답하여 상기 한쌍의 바이폴라 트랜지스터의 베이스에 각각 고전위 전원을 도통하여 ON시키고 기입시에는 상기 기입신호에 의존하여 상기 한쌍의 바이폴라 트랜지스터의 다른쪽 베이스에 고전위를 도통하여 ON시키는 한쌍의 게이트회로와 이 한쌍의 트랜지스터의 콜렉터에 각각 입력이 접속되어 이 입력상호간의 전위차를 겁출하는 차동증폭기를 갖는 반도체 기억장치로 달성된다.
본 발명의 반도체 기억장치는 바람직하기로는 한쌍의 바이폴라 트랜지스터의 에미터를 제1전원에 접속하는 고정항을 갖는다.
[발명을 실시하기 위한 최량의 형태]
이하 제3도, 제4도의 본 발명의 일실시예의 회로도에 준하여 종래의 반도체 기억장치와 상이한 점에 대해서 상세히 설명하겠다.
또 제3도는 종래기술로서 나타낸 제2도에 대응하는 이 실시예에 있어서의 회로도면, 제4도는 마찬가지로 제1도에 대응하는 회로도면이다.
제3도의 센스앰프(31)에 있어서 종래의 센스앰프와 상이한 점은 NOR게이트(2a,2b)의 후단에 각각 인버터게이트(43a,44a,43b,44b)를 배치하고 또 콜렉터가 차동증폭기를 이루는 트랜지스터쌍(5a,5b)의 베이스에 에미터가 데이타선(26a,26b)에 각각 접속되어 상기 인버터게이트(43a,44a,43b,44b)의 출력을 베이스에 받는 한쌍의 바이폴라 트랜지스터(41a,41b)와 이 한쌍의 바이폴라 트랜지스터(41a,41b)이 콜렉터와 전원(VRS 전원)(22)와의 사이에 게이트가 저전위전원(VEE 전원)(24)에 접속되어 부하수단을 이루는 P채널 MOS트랜지스터(42a,42b)를 구비하고 상기 한쌍의 바이폴라 트랜지스터(41a,41b)의 에미터를 저항(45a,45b)을 거쳐서 VEE 전원(24)에 접속한 것이다.
제4도에 나타낸 비트선택수단(32)에 있어서는 NOR게이트 대신에 인버터(40)을 설비한 것, 비트선택수단(32)의 비트선 부하용 트랜지스터(10a,10b)의 소오스 측 전원으로서 VRC 전원(VRC=VRS-VEE)(21)을 별도로 설비한 것이 종래 도면인 제1도와 상이하고 그 이외의 제4도의 구성은 종래 도면과 같다.
또 트랜지스터(10a,10b)는 기입 및 독출의 선택시에 OFF시키고 비선택시에 ON시킨다.
독출시에는 기입신호(WE')가 "H"로 되고 기입트랜지스터(N채널 MOS트랜지스터)(4a,4b)는 OFF되고 인버터의 출력(46a,46b)이 어느것이나 "H"로 되어 VRS 전원(22)의 전위와 대략 같은 레벨로 된다. 한쌍의 트랜지스터(41a,41b)와 고저항(45a,45b)은 에미터플로워를 형성하고 이 한쌍의 트랜지스터(41a,41b)의 에미터에 접속된 데이타선(26a,26b)을 VRS-VEE의 전위로 보지한다. 한쌍의 트랜지스터(41a,41b)는 그 콜렉터가 부하용 트랜지스터(42a,42b)를 거쳐서 VRS 전원(22)에 상시 도통되어 있고 고저항(45a,45b)을 경유하여 VEE 전원으로 유출하는 미소전류를 통전하고 있다.
제4도에서 선택되어 있는 메모리셀이 11이라고 하고 또 이 메모리셀(11)에 기억되어 있는 데이타에 따라서 드라이버 MOS트랜지스터(13a)가 ON이라고 하면 센스앰프(31)쪽의 VRS 전원(22)으로부터 부하용 트랜지스터(42a), 바이폴라 트랜지스터(41b), 공통데이타선(26a), 컬럼스위치의 P채널 MOS트랜지스터(8a) 및 N채널 MOS트랜지스터(9a), 비트선(25a), 트랜지스터 MOS트랜지스터(12a), 드라이버 MOS트랜지스터(13a)로 되는 직렬전류로를 경유하여 VEE전원(24)을 향하여 전류가 흐른다.
이때에 부하용 트랜지스터(42a)의 ON저항에 의해서 한쌍의 바이폴라 트랜지스터중의 한쪽 트랜지스터(5a)의 베이스 (노드(47a))의 전위가 크게 저하된다.
그러나 한쌍의 바이폴라 트랜지스터(5a,5b)의 (베이스 노드 (47a,47b))와 공통데이타선(26a,26b)와의 사이는 바이폴라 트랜지스터(41a,41b)로 전위적으로 분리되어 공통데이타선(26a,26b) 각각의 전위는 바이폴라 트랜지스터(41a,41b) 각각의 베이스전위보다 VEE만큼 낮은 전위 즉 VRS-VEE로 보지되어 있고 상기 노드(47a)의 전위의 저하는 공통데이타선(26a)의 전위에 영향을 주지 않는다.
한편 반대쪽의 드라이버 MOS트랜지스터(13b)는 이때에 OFF이므로 부하용 트랜지스터(42b)에는 고저항(45b)로 흐르는 미소전류밖에 흐르지 않고 따라서 트랜지스터(42b)의 드레인에 접속되어 있는 다른쪽 바이폴라 트랜지스터(5b)의 베이스(노드(47b))의 전위는 대략 VRS 전원과 동전위에 있다. 따라서 한쌍의 바이폴라 트랜지스터(5a,5b), 부하저항(6a,6b) 및 정전류원으로 되는 차동증폭기는 그 입력(47a,47b)의 전위차를 검출하는 동시에 증폭하고 이것을 센스앰프(31)의 출력(16a,16b)으로서 출력한다.
차동증폭기의 바이폴라 트랜지스터(5a,5b)의 베이스진폭은 공통데이타선(26a,26b) 및 비트선(25a,25b)의 전위진폭과 부관계하게 설정할 수 있고 공통데이타선등의 진폭은 이상적으로는 영으로 억제할 수 있다. 기생용량이 큰 비트선(25a,25b) 및 공통데이타선(26a,26b)의 진폭을 억제하고 한편 차동증폭기의 입력이 진폭을 크게 설정하여 차동증푹기의 전위차의 검출에 있어서의 오동작을 방지하고 또한 작동을 고속화할 수 있다.
기입시에는 기입신호(WE')가 "L"로 되고 기입데이타(Din)에 의존하여 NOR게이트출력(27a,27b)의 한쪽이 "H"로 되고 다른쪽이 "L"뢰 된다.
기입데이타(Din)가 "L"라고 가정하면 NOR게이트(27A)가 "H", NOR게이트(27B)가 "L"로 되고 인버터(43a,44a)의 출력이 "L"로 되고 인버터(43b,44b)의 출력이 "H"로 되고 또 기입 N채널 MOS트랜지스터(4a,4b)는 각각 ON 및 OFF된다. 이때에 메모리셀(11)의 부하저항(14a),트랜스터 MOS트랜지스터(12a), 비트선(25a), 공통데이타선(26a), 기입 N채널 MOS트랜지스터(4a)를 경유하여 기입전류가 흘러 비트선(25a)의 전위가 대략 VEE전원(24)의 전위까지 인하된다.
한편 기입트랜지스터(4b)는 OFF되고 또한 트랜지스터(41b)가 ON이므로 비트선(25b) 및 공통데이타선(26b)의 전위는 대략 VRS전원의 전위(VRS)보다 트랜지스터(41b)의 에미터ㆍ베이스간 전압(VEE)만큼 낮은 전위에 있고 일정하게 보지된다. 이때문에 메모리셀(11)의 드라이버 MOS트랜지스터(13b)가 강제적으로 OFF되고 또 트랜지스터(13a)가 ON되어 기입이 완료된다. 이때에 상기와 같이 트랜지스터(41a)가 OFF되므로 그 콜렉터는 데이타선 부하용 트랜지스터(42a)에 의해서 대랙 VRS의 전위로 보지되어 이 때문에 차동증폭기의 바이폴라 트랜지스터(5a)에 있어서 에미터ㆍ베이스간이 걸리는 일이 없다.
기입직후의 독출시에는 기입신호(WE')가 "H"로 되고 기입 N채널 트랜지스터(4a)가 OFF로 되는 동시에 트랜지스터(41a)가 ON되어 기입시에 상기와 같이 VEE 전원의 전위까지 인하되어 있었던 비트선(25a) 및 공통데이타선(26a)은 트랜지스터(41a)에 의해서 원래의 독출전위까지 인상된다.
또 기입데이타(Din)가 "H"의 경우에는 a, b를 역으로 하여 마찬가지로 기입이 행해진다.
그런데 본 출원인이 1989넌 9월 18일자로 출원한 일본국 특개평 3-104090호에 기재된 바와같이 차동증폭기의 바이폴라 트랜지스터의 베이스와 공통데이타선과의 사이에 MOS트랜지스터를 삽입 접속하고 기입시에 이 MOS트랜지스터의 한쪽 트랜지스터를 OFF하여 기입시에 차동증폭기의 바이폴라 트랜지스터의 에미터ㆍ베이스간에 역전압이 걸리는 것을 방지하는 것이 있다.
상기 종래의 회로는 독출시에 차동증폭기의 바이폴라 트랜지스터의 베이스전위가 공통 데이타선과 대략 동일 전위로 되고 한쌍의 공통 데이타선의 전위의 차이를 차동증폭기로 독취한 것에 대해서 본 실시예에서는 독출시에 차동증폭기의 바이폴라 트랜지스터(5a,5b)의 베이스와 공통데이타선(26a,26b)와의 사이는 바이폴라 트랜지스터(41,41b)로 전위적으로 분리되어 기생용량이 큰 비트선(25a,25b) 및 공통데이타선(26a,26b)은 대략 동일전위로 되므로 독출동작을 고속화할 수 있다.
또 기입직후의 독출시에는 VEE전원전위까지 인하되어 있었던 비트선(25a) 또는 비트선(25b)(및 공통데이타선(26a) 또는 공통데이타선(26b)은 전류구동능력이 큰 바아폴라 트랜지스터(41a) 또는 바이폴라 트랜지스터(41b)에 의해서 원래의 독출 전위까지 인상되므로 고속동작이 가능해진다.
제5도는 제2실시예에 있어서의 요부회로도이다.
이 실시예의 센스앰프는 제1도의 센스앰프와 각 C-MOS 인버터중 N-채널 트랜지스터(44a,44b)의 소오스가 트랜지스터(41a,41b)의 에미터에 접속되어 있는 점에서 상이하다.
이 구성에 의해서 인버터의 작동에 의해서 N채널 MOS트랜지스터(44a,44b)가 ON되어 트랜지스터(41a,41b)를 PFF시킬때에 제1도에서 트랜지스터(41a,41b)베이스가 에미터보다도 빨리 VEE까지 하강되어 버려 이 트랜지스터(41a,41b)에서 에미터ㆍ베이스간에 역전압이 걸릴 우려가 있으나 제5도의 구성에서는 MOS트랜지스터(44a,44b)의 도통에 의해서 트랜지스터(41a,41b)의 베이스ㆍ에미터가 같은 전위로 되기 때문에 이 우려가 방지될 수 있다. 그러나 이 경우에 인버터의 작도이 약간 늦어지는 결점도 있다.
제6도는 제3실시예에 있어서의 요부회로도이다. 이 실시예의 센스앰프는 제3도의 센스앰프의 기입 MOS트랜지스터(4a,4b) 대신에 Bi-CMOS회로(50a,51a,52a,50b,51b,52b)를 채용하여 이 구성에 의해서 바이폴라 트랜지스터(50a,50b)의 큰 구동능력을 거쳐서 공통데이타선(26a,26b) 및 비트선(25a,25b)을 신속하게 인하시켜 기입을 고속화한다.
여기서 기입시에 예를들면 NOR게이트출력(27a)이 "H"로 되면 트랜지스터(51a)가 ON되어 트랜지스터(50a)를 ON시키고 또, NOR게이트출력(27a)이 "L"로 되면 트랜지스터(52a)가 ON되어 트랜지스터(50a)의 베이스전위를 대략 VEE로 하여 트랜지스터(50a)를 OFF시킨다.
제7도는 제4실시예에 있어서의 요부회로도이다. 제3도의 실시예의 기입 MOS트랜지스터(4a,4b) 대신에 다이오드(54a,54b)를 설비한 예이다. 다이오드(54a,54b)의 애노드를 공통데이타선(26a,26b)에 캐소드를 C-MOS 인버터의 출력노드(46a,46b) 즉, 바이폴라 트랜지스터(41a,41b)의 베이스에 각각 접속되어 있다. 이 구성에 의해서 기입시에 다이오드(54a,54b) 및 N채널 MOS트랜지스터(44a,44b)를 경유하여 기입전류를 흘린다.
제2실시예와 마찬가지로 트랜지스터(41a,41b)의 에미터ㆍ베이스간에 역전압이 걸리는 것을 방지한다. 그러나 이 경우에 다이오드(54a,54b)의 순방향 전압 강하에의해서 VEE 전원의 전위까지 인하될 수 없고 고속화가 어렵다.
제8도는 제5실시예에 있어서의 요부호로도이다. 쇼트키 다이오드(55a,55b)를 설비하여 그 애노드를 VRS 전원에 접속하고 캐소드를 트랜지스터(41a,41b)의 콜렉터에 접속하고 있다. 이 구성에 의해서 기입 직후에 트랜지스터(41a,41b)에 의해서 공통데이타선(26a,26b) 및 비트선(25a,25b)의 전위를 인상할때에 과도전류에 의해서 트랜지스터(41a,41b)의 콜렉터 전위가 하강되고 트랜지스터(41a,41b)의 콜렉터 전위가 베이스전위보다 낮아져 포화됨으로써 고속작동에 방해가 될 우려가 있기 때문에 쇼트키 다이오드(55a,55b)의 ON에 의해서 트랜지스터(41a,41b)의 콜렉터전위를 VRS보다도 쇼트키 다이오드(55a,55b)의 순방향 전압강하(약 0.5V)하여 낮은 전위로서 트랜지스터(41a,41b)의 포화를 방지한다.
제9도는 제6실시예에 있어서의 요부회로도이다. 트랜지스터(41a,41b)를 쇼트키 트랜지스터로서 구성한 것이다.
쇼트키 트랜지스터에서는 콜렉터전위를 베이트 전위보다 0.8V 더 작은 전압강하로 억제할 수 있고 콜렉터 전위가 과도시에 저하되는 것을 방지할 수 있어 제5실시예와 마찬가지로 트랜지스터(41a,41b)의 포화의 우려를 제거하고 있다.
상기 실시예에서는 데이타선 부하용 트랜지스터(42a,42b)를 MOS트랜지스터로 한 예를 나타냈으나 저항을 사용해도 좋고 마찬가지로 차동증폭기의 부하저항 대신에 P채널 MOS트랜지스터를 사요할 수 있는 것을 물론이다. 또 저항(45a,45b) 대신에 N채널 MOS트랜지스터로 할 수도 있다.
[산업상의 이용가능성]
이상 설명한 바와같이 본 발명에 의하면 기입시에 차동증폭기의 트랜지스터의 베이스ㆍ에미터간에 과대한 역전압이 걸릴 우려를 방지하여 이 트랜지스터의 파괴 및 특성 열화를 방지할 수 있는 동시에 차동증폭기의 입력증폭을 비트선 및 공통데이타선의 전위진폭과는 독립하여 설정가능하므로 센스앰프의 검출제도에 구속받는 일없이 비트선등의 전위진폭을 작에 억제하여 반도체 기억장치를 고속화할 수 있었다는 현저한 효과를 발휘한다.

Claims (8)

  1. 컬럼과 로우에 배치 설비된 다수의 메모리셀(11,11'), 상기 메모리셀(11,11')의 상기 컬럼마다에 각각 배치 설비되고 로우어드레스를 거쳐서 선택되는 각 1개의 상기 메모리셀(11,11')과 각각 도통하는 비트선쌍(25a,25b), 기입신호에 응답하여 작동 가능하고 이 기입신호에 의존하여 상기 비트선쌍(25a,25b)의 한쪽 비트선을 저전위(24)로 하는 한쌍의 기입수단(4a,4b), 및 독출신호에 응답하여 작동되고 상기 메모리셀(11,11')의 어느셀의 데이타를 상기 비트선쌍(25a,25b)를 통하여 검출하는 독출수단을 구비한 반도체 기억장치에 있어서, 상기 독출수단이 부하수단(42,a42b)을 거쳐서 고전위전원(22)에 콜렉터가 접속되고 상기 비트선쌍(25a,25b)의 에미터가 접속된 한쌍의 바이폴라 트랜지스터(41a,41b), 독출시에는 상기 독출신호에 응답하여 상기 한쌍의 바이폴라 트랜지스터(41a,41b)의 베이스에 각각 고전위전원(22)을 도통하여 ON시키고 기입시에는 상기 기입신호에 의존하여 상기 한쌍의 바이폴라 트랜지스터(41a,41b)의 다른쪽 바이폴라 트랜지스터의 베이스에 고전위를 도통하여 ON시키는 한쌍의 게이트회로(43a,44a ; 43b,44b), 및 상기 한쌍의 트랜지스터(41a,41b)의 콜렉터에 각각 입력이 접속되어 상기 입력 상호간의 전위차를 검출하는 차동증폭기(5a,5b)를 갖는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 한쌍의 바이폴라 트랜지스터(41a,41b)의 에미터를 저전위(24)에 접속하는 고저항(45a,45b)을 갖는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서 상기 게이트 회로(43a,44a ; 43b,44b)는 상기 기입신호에 의존하여 상기 한쌍의 바이폴라 트랜지스터(41a,41b)중의 어느 한쪽의 베이스에 상기 비트선쌍(25a,25b)을 도통하여 OFF시키는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항 또는 제2항에 있어서 상기 한쌍의 기입수단은 MOS트랜지스터(4a,4b)인 것을 특징으로 하는 반도체 기억장치.
  5. 제1항 또는 제2항에 있어서, 상기 한쌍의 기입수단은 바이폴라 트랜지스터(50a,50b)인 것을 특징으로 하는 반도체 기억장치.
  6. 제1항 또는 제2항에 있어서, 상기 한쌍의 기입수단은 애노드가 비트선쌍(25a,25b)에 접속되고 캐소드가 한쌍의 바이폴라 트랜지스터(41a,41b)의 베이스에 접속된 다이오드(54a,54b)인 것을 특징으로 하는 반도체 기억장치.
  7. 제1항 또는 제2항에 있어서, 상기 부하수단(42a,42b)에 병렬로 애노드가 고전위전원(22)에 접속되고 캐소드가 한쌍의 바이폴라 트랜지스터(41a,41b)의 콜렉터에 접속된 쇼트키 다이오드를 갖는 것을 특징으로 하는 반도체 기억장치.
  8. 제1항 또는 제2항에 있어서, 상기 한쌍의 바이폴라 트랜지스터(41a,41b)는 쇼트키 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
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