JPH0229996A

JPH0229996A - 半導体記憶装置

Info

Publication number: JPH0229996A
Application number: JP63179719A
Authority: JP
Inventors: Atsushi Oba; 敦大庭; Katsuki Ichinose; 一瀬　勝樹; Kenji Anami; 穴見　健治; Shuji Murakami; 修二村上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-07-18
Filing date: 1988-07-18
Publication date: 1990-01-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体記憶装置に関し、更に詳述すれば、Ｂｉ
−ＣＭＯ３技術、即ちバイポーラトランジスタとＭＯＳ
　ＦＥＴとを同一チップ上に集積する複合集積化技術を
応用したスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）に関する。

〔従来の技術〕

第１０図は特開昭６１−１９０７８６号公報に開示され
た従来のＳＲＡＭの構成を示す回路図であり、ここでは
４行４列の構成を示している。

図中、１はＸアドレス入力により、ワード線駆動回路２
ａ、２ｂ、２ｃ、２ｄのいずれかをアクティブにする信
号を出力するＸデコーダである。

３ａ、３ｂ、３ｃ、３ｄはそれぞれワード線駆動回路２
ａ＋２ｂ＋２ｃ＋　２ｄの出力信号線としてのワード線
である。

４はＹアドレス入力により、ビット線選択回路５ａ、５
ｂ、５ｃ、５ｄのいずれかをアクティブにする信号を出
力するＹデコーダである。

６ａと６ｂ、　７ａと７ｂ、　８ａと８ｂ、　９ａと９
ｂはビット線対である。

そして、各ワード線３ａ、３ｂ、３ｃ、３ｄと各ビット
線対６ａと６ｂ、　７ａと７ｂ、　８ａと８ｂ、　９ａ
と９ｂそれぞれの交点にメモリセルＭＣ００，ＭＣ０１
，ＭＣＯ２，ＭＣＯ３・・・ＭＣ３３が接続されている
。

各メモリセルには、例えば、第１１図にその回路図を示
す高抵抗負荷型ＮＭＯＳメモリ、あるいは第１２図にそ
の構成を示すＣＭＯ３型メモサメモリセル可能である。

１０ａと１０ｂ、　ｌｌａとｌｌｂ、　１２ａと１２ｂ
、　１３ａと１３ｂはそれぞれＮＨＯ２を使用したビッ
ト線負荷であり、それぞれドレイン（又はソース）がビ
ット線対の各ビット線６ａ、６ｂ、７ａ、７ｂ、８ａ、
８ｂ、９ａ、９ｂに接続され、ソース（又はドレイン）
が第１の電源１５に接続されている。

１６ａ、　１６ｂ、　１７ａ、　１７ｂ、　１８ａ、　
１８ｂ、　１９ａ、　１９ｂはトランスファゲートであ
り、それぞれビット線選択回路５ａ＋５ｂ、　５ｃ、　
５ｄの出力信号がゲートに入力され、ドレイン（又はソ
ース）がそれぞれビット線６ａ、　６ｂ・・・９ａ。

９ｂに接続され、ソース（又はドレイン）がＩ１０線対
２０ａ、　２０ｂに共通に接続されている。

２１はＩ１０線対２０ａ、　２０ｂ間の電位差を検出す
るセンスアンプであり、センスアンプ選択回路２２の出
力を受けて、活性化される。このセンスアンプ２１の出
力は共通データ線対２３ａ、　２３ｂに接続されている
。

２４はＥＣＬ（Ｅｓ＋１ｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌ
ｏｇｉｃ）レベルの出力バッファであり、共通データ線
２３ａ、　２３ｂに接続されている。

２５．２６．２７．２８はＮＨＯ２）ランジスタであり
、トランジスタ２５のドレインが第１の電源１５に、ソ
ースがＩ１０線２０ａに接続され、トランジスタ２６の
ドレインがＩ１０線２０ａに、ソースが第２の電源３０
に接続され、トランジスタ２７のドレインが第１の電源
１５に、ソースがＩ１０線２０ｂに接続され、トランジ
スタ２８のドレインがＩ１０線２０ｂに、ソースが第２
の電源３０に接続され、更に書き込みアンプ３１の一方
の出力３２ａがトランジスタ２５及び２８のゲートに接
続され、同他方の出力３２ｂがトランジスタ２６及び２
７のゲートに接続されている。

次に、上述の如き構成の従来の半導体記憶装置の動作に
ついて説明する。

メモリセルＭＣ０Ｏを選択する場合には、Ｘデコーダ１
からワードＩｌ！選択回路２ａの２つの入力に共にロー
レベルの信号が与えられ、ワード線３ａがハイレベルに
なり、他のワード線選択回路の２つの入力は少なくとも
１つにハイレベルの信号が入力され、池のワード線３ｂ
、３ｃ、３ｄはローレベルにされることによりワード線
３ａが選択される。

同様にビット線の選択もビット線選択回路５ａの２つの
入力が共にローレベルにされ、その出力がハイレベルに
なり、トランスファゲート１６ａ、　１６ｂが導通ずる
ことによりメモリセルＭＣ０Ｏが選択される。

このようにして選択されたメモリセルへのデータ信号の
読出し／書込み動作について、一つのメモリセルＭＣ０
Ｏに関する構成部分を示す第１３図を参照して説明する
。

いまメモリセルＭＣ０Ｏの内部ノードＮ１がハイレベル
であり、ノードＮ２がローレベルであるとする。

このとき、メモリセルＭＣ０Ｑ内部のトランジスタＱ１
は非導通状態にあり、トランジスタＱ２は導通状態にあ
る。

データ信号の続出しの場合には、書込みアンプ３１の出
力３２ａ、　３２ｂは共にローレベルに固定されている
。ワード線３ａがハイレベルにされていて選択された状
態にある場合には、メモリセルのトランスファゲートＱ
３．　Ｑ４は共に導通状態にある。

この際、ビット線６ａ、　６ｂの電位は、例えば第１の
電源１５の電位をＧＮＤ　（・ＯＶ）、第２の電源３０
の電位をＶＥＥ、ビット線負荷１０ａ、　１０ｂによる
電圧降下をｖＬＳとすると、ビット線６ａの電位ＶＢ１
はＶＢＩ　−−ＶＬＳであり、ビット線６ｂの電位ＶＢ２はトランジスタＱ４
゜Ｑ２のＯＮ抵抗とビット線負荷のトランジスタ１０ｂ
とにより抵抗分割されて、更にΔＶだけ電圧が低下し、ＶＢ２＝　−ＶＬＳ−ΔＶになる。

ここで、ΔＶはビット線振幅とよばれ、通常５０ｍＶ乃
至５００ｍＶ程度であり、ビット線負荷の大きさにより
国整される。

このビット線振幅はトランスファゲート１６ａ、　１６
ｂを介してＩ１０線２０ａ、　２０ｂに現われるので、
これをセンスアンプ２１により増幅して出カバソファ２
４に出力することによりメモリセルＭＣ０Ｏからのデー
タ信号の読出し動作が行われる。

一方、データ信号の書込みの場合には、ローデータ（“
０“）を書込む側のビット線の電位を低電位に引下げ、
他方のビット線の電位を高電位に引上げることにより書
込みが行われる。例えば、メモリセルＭＣ０Ｏに反転デ
ータを書込むには、書込みアンプ３１の出力３２ａをロ
ーレベルに、同３２ｂをハイレベルにして、書込みドラ
イバ２９のトランジスタ２５、２８を非導通状態に、ト
ランジスタ２６．２７を導通状態にして、Ｉ１０線２０
ａをローレベルに、同２０ｂをハイレベルにすることに
より、ビット線６ａをローレベルに、同６ｂをハイレベ
ルにしてデータ信号の書込み動作を行う。

〔発明が解決しようとする課題〕

従来の半導体装置は以上のように構成されているので、
データの読出し時には、配線容量あるいは寄生容量が大
であるビット線及びＩ１０線を電流駆動能力の小さいメ
モリセルのトランジスタで駆動しているので、ビット線
あるいはＩ１０線の電位変化に比較的時間を要し、この
ためアクセスタイムが大きくなるという問題がある。

このような問題を解決するため、例えば特公昭６２−２
３９３号、特開昭５６−１９５８７号あるいは特開昭６
０−２４２５８３号に見られる如く、アドレス信号の変
化を検出してビット線あるいはＩ１０線を等電位に設定
する回路が提案されている。

しかしこれらの回路を用いた場合には、複雑なタイミン
グ信号を作りだすことが必要で、回路の設計にあたって
はこのタイミング信号の設定を正確に行なわなければな
らず、更にタイミング信号がプロセス条件の変動等によ
り誤差を生じた場合には過渡的なデータの読出しが生じ
て反転データが続出され、却ってアクセスタイムが大キ
クなる等の問題がある。しがも、ビット線あるいはＩ１
０線の大きな容量を駆動しなければならないという点で
は、完全な問題の解決にはなっていない。また今後、更
にＳＲＡＭが高速化された場合には、これらのタイミン
グ信号のパルス幅がより短くなり、ビット線あるいはＩ
１０線を充分に等電位化することが困難になるものと考
えられる。

また更に他の問題として、データの書込みに際して、ビ
ット線負荷を通じてＤＣ的に電流が流れ、ローレベルに
される側のビット線の電位が完全にはローレベルになら
ず、このため書込み動作の電圧余裕が小さいという問題
がある。

このような問題を解決するため、たとえば、特開昭６０
−４４７４７号、特開昭６１−５４０９６号等に開示さ
れているように、データの読出し時と書込み時とでビッ
ト線負荷のインピーダンスが変化するような回路が提案
されている。しかし、このような回路では、選択された
ビット線対の双方のビット線負荷を同時に切換えている
ため、ハイレベルにされる方のビット線を低インピーダ
ンスで駆動しており、書込みドライバにビット線のプル
アンプ用トランジスタが必要になり、その分だけチップ
上での占有面積が増大するという問題がある。

本発明は上述の如き種々の課題の解消を目的としてなさ
れたものであり、第１の発明では読出し時におけるビッ
ト線及び！７０線振幅を制限し、ビット線に流れる電流
を検出することにより信号を読出して大きな容量成分の
充放電による遅延をなくし、しかも、第２の発明では書
込み動作終了後のビット線電位の読出し状態への回復が
迅速に行われるようにして、書込み回復時間を短縮する
ことを目的とする。

更に第３の発明では、データの書込み時にローレベルに
される方のビット線の電位を完全にローレベルに引下げ
ると共に、ハイレベルにされる方のビット線を低インピ
ーダンスにて駆動す手段としてビット線負荷を使用し、
書込みドライバのビット線プルアップ用のトランジスタ
のチップ上での占有面積を削減することを目的とする。

〔課題を解決するための手段〕

本発明に係る半導体記憶装置は、第１の発明では、それ
ぞれのビット線にクランプ手段を設け、このクランプ手
段に電源よりインピーダンス手段を通して電流を供給し
、このインピーダンス手段における電位の変化を検出す
ることにより信号、即ちデータの読出しを行ない、第２
の発明ではこれに加えて、データの書込み時に、このク
ランプ手段を非活性化することにより書込みドライバの
負荷を軽くすると共に、書込み動作終了時には再びクラ
ンプ手段を活性化してビット線電位の読出し状態への回
復を迅速化するものである。

更に第３の発明では、それぞれのビット線に可変インピ
ーダンス手段を接続し、データの書込み時にローレベル
にされる側のビット線負荷のみを高インピーダンスにす
る制御回路を備えている。

〔作用〕

本発明に係る半導体記憶装置では、第１の発明では、信
号の読出し時におけるビット線及びＩ１０線電位をクラ
ンプすることにより、ビット線及びＩ１０線の容量を充
放電することによる遅延が無くなる。更に、インピーダ
ンス手段のインピーダンスを適宜に選択することにより
、任意の電圧振幅を設定することが出来、大きな電圧振
幅が得られるので、次段以降の回路の動作が高速化され
ると共に、第２の発明ではこれに加えて、強力なビット
線クランプ回路により、書き込み動作終了後のビット線
電位の読み出し状態への回復が素早く行なえるので、書
き込み回復時間が短縮される。

更に第３の発明では、データの書込み時におけるビット
線プルアップ手段としてビット線負荷を使用することに
より、書込みドライバのビット線プルアンプ手段をなく
すことが可能になり、更に書込み動作の終了後には、ビ
ット線負荷は低インピーダンスにされるので、書込み動
作終了後のビット線プリチャージ、即ち次のデータ読出
しのためにピント線の所定の電位にまでの充電あるいは
放電が自動的且つ高速で行われる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

まず第１の発明の半導体記憶装置の一実施例の構成を第
１図の回路図に示す、なおこおでは、一つのメモリセル
についての構成を示しており、半導体記憶装置全体とし
ての基本的な構成は前述の従来例の構成を示す第１θ図
とほぼ同様である。

第１図において、２ａはワード線駆動回路、３ａはこの
ワード線駆動回路２ａの出力信号線であるワード線、Ｍ
Ｃ０Ｏはワード線３ａとビット線対６ａ、　６ｂの交点
に接続されているメモリセル、５ａはビット線選択回路
である。１６ａ、　１６ｂはビット線選択回路５ａの出
力信号がそれぞれのゲートに与えられ、ドレイン（又は
ソース）がそれぞれビット線６ａ、　６ｂに、ソース（
又はドレイン）がそれぞれＩ１０線２０ａ　、　２０ｂ
に接続されているトランスファゲート、２４は出カバソ
ファであり共通データ線２３ａ、　２３ｂに接続されて
いる。

２９は書き込みドライバであり、ＮＨＯ２トランジスタ
２５．２６．２７．２８を含んティる。これらノＮＭｏ
５トランジスタは、トランジスタ２５のドレインが第１
の電源１５に、ソースがＩ１０線２０ａに接続され、ト
ランジスタ２６のドレインがＩ１０線２０ａに、ソース
が第２の電源３０に接続され、トランジスタ２７のドレ
インが第１の電源１５に、ソースがＩ１０線２０ｂに接
続され、トランジスタ２８のドレインがＩ１０線２０ｂ
に、ソースが第２の電源３０に接続され、更に書き込み
アンプ３１の一方の出力３２ａがトランジスタ２５及び
２８のゲートに接続され、同他方の出力３２ｂがトラン
ジスタ２６及び２７のゲートに接続されている。

２１は各ビット線対毎に設けられセンスアンプであり、
２２はこのセンスアンプ２１の出力を取出すか否かを制
御するセンスアンプ選択回路である。

３３ａ、　３３ｂはビット線それぞれに設けられたビッ
ト線クランプ手段、３４ａ、　３４ｂは各ビット線クラ
ンプ手段３３ａ、　３３ｂに設けられたインピーダンス
手段であり、３５はクランプ電位制御回路である。ここ
で、ビット線クランプ手段３３ａ、　３３ｂはその一方
の端子（入力端子）がそれぞれインピーダンス手段３４
ａ、　３４ｂを介して第１の電源１５に接続され、他方
の端子（出力端子）がそれぞれビット線６ａ、　６ｂに
接続され、制御端子がそれぞれクランプ電位制御回路３
５に接続されている。

メモリセル（ＭＣＯＯ）は、主としてトランスファーゲ
ー）Ｑ３．　Ｑ４及びトランジスタＱｌ、　Ｑ２にて構
成されており、トランスファーゲー）Ｑ３と０４のゲー
トがワード線３ａに接続され、トランジスタＱ２のゲー
トがノードＮ１及びトランスファーゲートＱ３のドレイ
ン及びソースを介してビット線６ａに、トランジスタＱ
１のゲートがノードＮ２及びトランスファーゲートＱ４
のドレイン及びソースを介してビット線６ｂに接続され
ている。また、ノードＮ１．　Ｎ２には所定の電源電圧
が与えられており、更にトランジスタＱ１のはノードＮ
ｌと電源電圧間に、またトランジスタＱ２のドレイン、
ソースはノードＮ２と電源電圧間にそれぞれ介装されて
いる。

このような本発明装置の動作は以下の如くである。

第１図を参照してまず、読出し動作について説明する。

読出し時にはクランプ電位制御回路３５の出力はハイレ
ベルにされ、ビット線クランプ手段３３ａ、３３ｂは動
作状態にされている。

メモリセルＭＣ０Ｏが選択される場合には、ワード線駆
動回路２ａの出力がハイレベルであり、また、読出し時
にはビット線対の選択はセンスアンプ選択回路２２によ
り行われる。この際、ビット線対６ａ。

６ｂはＩ１０線２０ａ、　２０ｂに接続される必要はな
く、ビット線選択回路５ａの出力は、ハイレベルであっ
ても、ローレベルであってもよいが、非選択のローレベ
ルの方法が望ましい。

いま、メモリセルＭＣ０Ｏの内部ノードＮ１がハイレベ
ル、Ｎ２がローレベルであるとすると、トランジスタＱ
１は非導通状態であり、トランジスタＱ２は導通状態で
ある。ワード線３ａがハイレベルであるのでメモリセル
ＭＣ０Ｏのトランスフアゲ−）Ｑ３．　Ｑ４は導通状態
である。この際、トランジスタＱ１が非導通状態である
のでビット線６ａには電流が流れず、トランジスタＱ２
．　Ｑ４が導通状態であるのでビット線６ｂには電流が
流れる。ビット線の電位はビット線クランプ手段３３ａ
、　３３ｂにより一定電位に維持される。ビット線６ｂ
に流れる電流はインピーダンス手段３４ｂにより電圧変
換されてインピーダンス手段３４ａ、　３４ｂの出力電
位に電位差を生じる。この電位差が各ビット線対毎に設
けられたセンスアンプにより検出され、出力バッファに
出力する。

次にデータ信号の書込みの場合について説明する。

データ信号の書込みの場合には、クランプ電位制御回路
３５の出力はローレベルにされ、ビット線クランプ手段
３３ａ、　３３ｂは非動作状態にされる。ワード線の選
択は読出し時と同様にして行われる。

ビット線対はビット線選択回路５ａの出力をハイレベル
にすることで選択される。ビット線選択回路５ａの出力
がハイレベルであるので、トランスファゲート１６ａ、
　１６ｂは導通状態で、ビット線６ａ、　６ｂはＩ１０
線２０ａ、２０ｂにそれぞれ等電位にされる。

データ信号の書込みは書込み制御回路３１の出力信号の
一方をハイレベルに、他方をローレベルにし、書込みド
ライバ２９により、ビット線の一方をハイレベルに、他
方をローレベルにすることにより行なう。

第２図には、ビット線クランプ手段にバイポーラトラン
ジスタを、インピーダンス手段として、抵抗と電圧振幅
制限用のシッットキバリアダイオード（ＳＢＤ）を並列
接続したものを使用した場合の木筆１の発明の第２の実
施例を示す。

また、第３図に第３の実施例を示す如く、インピーダン
ス手段をダイオードなどの他のインピーダンス手段を介
して電源に接続しても同様の効果が得られる。

次に第２の発明の一実施例の構成を第４図に示す。

第４図においては、前述の第１図に示した第１の発明と
、クランプ電位制御回路３５によるクランプ手段３３ａ
、　３３ｂの制御が個別に行える点が異なるのみで、他
は同一の構成である。

このような第２の発明の動作は以下の如くである。

まず、データ信号の読出し動作について説明する。

データ信号の読出し時にはクランプ電位制御回路３５の
出力はハイレベルにされ、ビット線クランプ手段３３ａ
、　３３ｂは動作状態にされている。メモリセルＭＣ０
Ｏが選択される場合には、ワード線駆動回路２ａの出力
がハイレベルであり、また、読出し時にはビット線対の
選択はセンスアンプ選択回路２２により行われる。この
とき、ビット線対６ａ＋　ｅｂはＩ１０線対２０ａ、　
２０ｂに接続される必要はなく、ビット線選択回路５ａ
の出力は、ハイレベルであっても、ローレベルであって
もよいが、非選択のローレベルの方が良い。

いま、メモリセルＭＣ０Ｏの内部ノードＮｌがハイレベ
ル、Ｎ２がローレベルであるとすると、トランジスタＱ
１は非導通状態であり、トランジスタＱ２は導通状態で
ある。ワード線３ａがハイレベルであるのでメモリセル
のトランスファゲートＱ３．　Ｑ４は導通状態である。

この際、トランジスタＱ１が非導通状態であるのでビッ
ト線６ａには電流が流れず、トランジスタＱ２゜Ｑ４が
導通状態であるのでビット線６ｂには電流が流れる。こ
のビット線の電位はビット線クランプ手段３３ａ、　３
３ｂにより一定電位に維持される。ビット線６ｂに流れ
る電流はインピーダンス手段３４ｂにより電圧変換され
るため、両インピーダンス手段３４ａ。

３４ｂの出力電位に電位差が生じる。この電位差が各ビ
ット線５ａ、　６ｂそれぞれに設けられたセンスアンプ
２１により検出されて出力バッファ２４に出力される。

次に書込みの場合について説明する。

ビット線対６ａ、　６ｂはビット線選択回路５ａの出力
をハイレベルにすることで選択される。

ビット線選択回路５ａの出力がハイレベルであるので、
トランスフアゲ−）　１６ａ、　１６ｂは導通状態とな
り、ビット線６ａ、　６ｂはＩ１０線対２０ａ、　２０
ｂそれぞれと等電位に維持される。そして、データ信号
の書込みは書込み制御回路３１の出力信号の一方をハイ
レベルに、他方をローレベルにし、書込みドライバ２９
により、ビット線対の一方、例えば６ａをハイレベルに
、他方の６ｂをローレベルにすることにより行なう。

また、ビット線クランプ手段３３ａ、　３３ｂを独立に
制御し、ローレベルにするビット線に接続されるビット
線クランプ手段、たとえば、ビット線６ｂをローレベル
にする場合にはビット線クランプ手段３３ｂの入力のみ
をローレベルにしてこのビット線クランプ手段３３ｂを
ノンアクティブにして書込みを行なうことも出来る。こ
の場合には、ハイレベルにする側のビット線、例えばビ
ット線６ａはビット線クランプ手段３３ａによりハイレ
ベルに維持されるで、書込みドライバ２９のビット線プ
ルアップ用のトランジスタ２５．２７が不要となる。

第５図には、ビット線クランプ手段３３ａ、　３３ｂに
バイポーラトランジスタを使用し、ビット線クランプ制
御回路３５ａ、　３５ｂをＮＭＯ３論理で構成した場合
の第２の発明の第２の実施例の回路図を示している。

この実施例では、ビット線クランプ手段３３ａ、３３ｂ
には上述の如くバイポーラトランジスタが使用されてい
るが、それぞれのビット線クランプ手段３３ａ。

３３ｂはインピーダンス手段３４ａ、　３４ｂを介して
第１の電源１５に接続され、クランプ電位制御回路３５
ａ。

３５ｂにそれぞれの制御端子が接続され、それぞれの出
力がビット線６ａ、　６ｂに接続されている。

また、書込みアンプ３１が３１ａ、　３１ｂの二つに分
割されており、それぞれの出力がトランジスタ３６ａ。

３６ｂのゲートに与えられている。

またクランプ電位制御回路３５も３５ａ、　３５ｂ二つ
に分割されており、クランプ電位制御回路３５ａはソー
スが第２の電源３０に接続され、ゲートが書込みアンプ
３１ａの出力に、ドレインが第２のＩ１０線３７ａに接
続されたトランジスタ３６ａと、第２のＩ１０線３７ｍ
と一方が第１の電源１５に接続された抵抗３９ａとの間
に設けられ、そのゲートがビット線選択回路５ａの出力
に接続されたビット線選択用トランスファゲート３８ａ
とにより構成され、クランプ電位制御回路３５ｂはソー
スが第２の電源３０に接続され、ゲートが書込みアンプ
３１ｂの出力に、ドレインが第２のＩ１０線３７ｂに接
続されたトランジスタ３６ｂと、第２のＩ１０線３７ｂ
と一方が第１の電源１５に接続された抵抗３９ｂとの間
に設けられ、そのゲートがビット線選択回路５ｂの出力
に接続されたビット線選択用トランスファゲート３８ｂ
とにより構成されている。

次に読出し／書込み動作について説明する。

読出し時には、ビット線選択回路５ａの出力はハイレベ
ル又はローレベルのいずれでも良いが、ローレベルの方
が望ましい。この際、書込みアンプ３１ａ、　３１ｂの
出力は共にローレベルにされ、書込みドライバ２６．２
８、及びクランプ電位制御回路３５ａ。

３５ｂのトランジスタ３６ａ、　３６ｂは全て非導通状
態になる。

クランプ電位制御回路３５ａ、　３５ｂの抵抗３９ａ、
　３９ｂにはビット線クランプ手段として用いているバ
イポーラトランジスタ３３ａ、　３３ｂのベース電流し
か流れないため、抵抗３９ａ、　３９ｂにおける電圧降
下はほとんど無く、ピント線６ａ、　６ｂは第１の電源
１５の電圧よりバイポーラトランジスタのベース・エミ
ッタ間の電圧降下（ＶＢＥ）分だけ低いレベルにクラン
プされる。この後のデータの読出しは上述した場合と同
様に行なわれる。

次に、書込み時の動作について説明する。

書込み時には、書込みアンプ３１ａ、　３１ｂに書込み
制御信号が入力される。第５図に示したように、書込み
アンプ３ａ、　３１ｂにＮＯＲ回路を用いた場合には、
ローレベルの入力で書込み可能となる。読出し時にはこ
の信号はハイレベルに固定される。書込みアンプ３１ａ
、　３１ｂのもう１つの入力にはそれぞれ書込まれるべ
きデータの相補信号が入力される。

例えば、このデータの信号が書込みアンプ３１ａにはハ
イレベルが、３１ｂにはローレベルが入力されたとする
と、書込みアンプ３１ａ、　３１ｂの出力はそれぞれロ
ーレベル、ハイレベルになり、書込みドライバ２６、ク
ランプ電位制御回路３５ａのトランジスタ３６ａは非導
通状態であり、書込みドライバ２８及びクランプ電位制
御回路３５ｂのｈランジスタ３６ｂは導通状態になる。

このとき・両ビア）線６ａ、　６ｂの電位は、クランプ
電位制御回路３５ａの出力が７’ｔイレベルであるので
、ビット線６ａの電位は第１の電源１５の電圧よりＶＢ
Ｅだけ低い電位でクランプされ、またクランプ電位制御
回路３５ｂの出力がローレベルであるので、ビット線ク
ランプ手段３３ｂは動作せず、更にビット線６ｂに接続
された書き込みドライバ２８が導通状態であるので、ビ
ット線６ｂの電位はほぼ第２の電源３０の電位にまで引
下げられる。

第６図には、書込みドライバトランジスタ２６゜２８及
びクランプ制御回路のトランジスタ３５ａ、　３６ｂを
各ビット線対毎に設け、ビット線クランプ手段としてＮ
ＭＯＳ　）ランジスタを用いた場合の第２の発明の第３
の実施例の回路図を示している。

なお第５図及び第６図に示した実施例では、クランプ電
位制御回路として、抵抗負荷型のＮ？ＩＯ３論理回路で
構成したものを示したが、池の論理回路、例えばＣＭＯ
５論理回路であっても良い。

また抵抗３９ａ、　３９ｂは、図では直接第１の電源１
５に接続されているが、例えばダイオードなどの電位変
換回路を通して電源に接続しても同様の効果が得られる
ことは言うまでもない。

次に第３の発明の一実施例の構成を第７図に示す。

第７図に示す実施例では、ビット線６ａ、　６ｂと電源
１５との間には従来例同様のビット線負荷１０ａ、　１
０ｂが設けられている。これらのビット線負荷１０ａ、
　１０ｂは、それぞれドレインが第１の電源１５に接続
され、ソースがビット線６ａ、　６ｂに接続されたＮＭ
ＯＳ　）ランジスタであり、後述する如く、可変インピ
ーダンス手段として動作する。

ｌｅａ、　１６ｂ、　１６ｃ、　１６ｄはトランスファ
ゲートであり、１６ａ、　１６ｂはビット線６ａ、　６
ｂに、同１８ｃ、　１６ｄは第２のＩ１０線３？ａ、　
３７ｂにそれぞれ介装されている。

また、４１ａ、　４１ｂはそれぞれ第２の電源３０と第
２のＩ１０線３７ａ、　３７ｂとの間に介装されたＮＭ
ＯＳ　ｌ−ランジスタである。

４０ａ、　４０ｂは抵抗であり、第１の電源１５と第２
の１１０線３７ａ、　３７ｂとの間に介装されている。

そして、書込みアンプ３１ａの出力がトランジスタ２６
．４１ａのゲートに入力され、書込みアンプ３１ｂの出
力がトランジスタ２８．４１ｂのゲートに入力されてお
り、またトランジスタ２６．２８．４１ａ、４１ｂのソ
ースは第２の電源３０に、ドレインは第１のＩ１０線２
０ａ。

２０ｂ１第２のＩ１０線３７ａ、　３７ｂに接続されて
いる。

更に、第２のＩ１０線３７ａ、　３７ｂはトランスフア
ゲ−）　１６ｃ、　１６ｄを介して一端が第１の電源１
５に接続された抵抗４０ａ、　４０ｂに接続されている
。

他の構成は前述の各実施例と同様である。

このような構成の第３の発明の第１の実施例の動作につ
いて以下に説明する。

第７図において、ワード線駆動回路２ａの出力がハイレ
ベルにされ、ワード線３ａが選択され、ビット線選択回
路５ａの出力がハイレベルにされ、トランスフアゲ−）
　１６ａ、　１６ｂ、　１６ｃ、　１６ｄが導通状態に
なることでメモリセルＭＣ０Ｏが選択される。

読出し時には書込み制御信号はハイレベルにされ、書込
みアンプ３１ａ、　３１ｂの出力は共にローレベルにな
る。書き込みドライバトランジスタ２６．２８及びトラ
ンジスタ４１ａ、　４１ｂは全て非導通状態になってい
る。このとき、ビット線負荷１０ａ、　１０ｂのゲート
の電位は抵抗４０ａ、　４０ｂによりプルアップされ、
はぼ第１の電源１５の電位にまで昇圧する。ビット線６
ａ、　６ｂの電位は、第１の電源１５の電位よりビット
線負荷のトランジスタ１０ａ、　１０ｂの閾値電圧（Ｖ
ｔｈ）分だけ低い電圧にほぼ等しい電位になる。

そして、メモリセルＭＣ０Ｏの内部ノードＮｌがハイレ
ベル、Ｎ２がローレベルであるとすると、トランジスタ
Ｑ１は非導通状態であり、トランジスタＱ２は導通状態
である。ワード線３ａがハイレベルであるのでメモリセ
ルＭＣ０Ｏのトランスフアゲ−）Ｑ３．　Ｑ４は導通状
態である。このとき、トランジスタＱ１が非導通状態で
あるのでビット線６ａには電流が流れず、トランジスタ
Ｑ２．　Ｑ４が導通状態であるのでビット線６ｂには電
流が流れる。ビット線６ａの電位は、ビット線負荷１０
ａに電流が流れることにより、ビット線６ｂの電位より
１００ｍＶ程度低い電圧になる。

この電圧の変化がトランスファゲート１６ａを介して第
１のＩ１０線２０ａに伝えられ、Ｉ１０線２０ａ、　２
０ｂに約１００ｍＶの電位差が現われる。この電位差を
センスアンプ２１により検出し、出カバソファ２４に出
力する。

次に書込みの場合について説明する。

書込みに際しても、メモリセルＭＣ０Ｏの選択は続出し
の場合と同様にして行なわれる。メモリセルＭＣ０Ｏに
上述したのと逆のデータを書込む場合には、書込み制御
信号がローレベルに、書込みアンプ３１ａのデータ入力
がローレベルに、書込みアンプ３１ｂのデータ入力がハ
イレベルにされ、書込みアンプ３１ａの出力がハイレベ
ルに、３１ｂの出力がハイレベルになる。書込みドライ
バ２６とトランジスタ４１ａが導通し、書き込みドライ
バ２８とトランジスタ４１ｂが非導通状態になる。しか
し、抵抗４０ａには電流が流れるため、ビット線負荷１
０ａのゲート電位はローレベルにされ、ビット線負荷１
０ａは高インピーダンス状態になる。また、ビット線６
ａの電位はトランジスタ２６により引抜かれてローレベ
ルになる。逆に、抵抗４０ｂには電流が流れないため、
ビット線負荷１０ｂは低インピーダンス状態のままであ
り、ビット線６ｂはハイレベルに維持される。

この様にして、データ信号の書込みが行われる。

また、書込み終了後にはビット線負荷は低インピーダン
ス状態にされるため、書込み終了後のビット線の続出し
電位への回復が素早く行なわれ、書込み回復時間も短く
なる。

第８図には、ビット線負荷にバイポーラトランジスタと
抵抗を直列に接続したものを使用した場合の本箱３の発
明の第３の実施例の回路図を示す。

また、第９図に示す如く、各ビット線対毎にセンスアン
プを設けて、ビット線選択信号の反転信号を各ビット線
対毎に設けた書き込みアンプ３１ａ。

３１ｂに入力して、トランスファゲート１６ａ、　１６
ｂを使用しない構成としても同様の効果を得ることが可
能である。

〔発明の効果〕

以上のように本発明の半導体記憶装置によれば、その第
１の発明ではデータ信号の読出し時におけるビット線及
びＩｌｏの大容量の充放電を行う必要が無くなるため、
その充放電による遅延時間を短縮することが出来、また
従来はアドレス信号の変化を検出して、ビット線及びＩ
１０線のイコライズを行なう方法が採られていたが、本
発明の半導体記憶装置ではビット線のイコライズを必要
としないので、複雑なタイミング信号を作る必要がなく
、回路構成を単純化することが出来る。しかも、任意の
電圧レベル且つ任意の電圧振幅の出力が得られるため、
次段回路の動作も高速化することが出来、大幅なアクセ
スタイムの短縮が実現される。

更に、書込み動作終了後のビット線のプリチャージもビ
ット線クランプ手段により迅速に行なうことが出来、書
込み回復時間（ライトリカバリタイム）の短縮も同時に
実現される。

また第２の発明では、上述の第１の発明の効果に加えて
、書込み時にビット線をローレベルに引下げる際にほぼ
低電位側の電位にまで引下げることが出来るので、書込
みの動作余裕が拡大される。

更に第３の発明では、書込み時におけるビット線プルア
ップ手段としてビット線負荷を用いることにより、書込
み動作時の電圧余裕を確保し、また、書込みドライバの
ビット線プルアンプ手段を省略することが出来、更に書
込み動作終了後にはビット線負荷は低インピーダンスに
されるため、書込み動作終了後におけるビット線のプリ
チャージ（次の読出し動作のために、ビット線を所定の
電位にまで充電あるいは放電すること〉が自動的且つ高
速に行なわれる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の第１の発明の第１の
実施例の構成を示す回路図、第２図は第１の発明の第２
の実施例の構成を示す回路図、第３図は第１の発明の第
３の実施例の構成を示す回路図、第４図は本発明の半導
体記憶装置の第２の発明の第１の実施例の構成を示す回
路図、第５図は第２の発明の第２の実施例の構成を示す
回路図、第６図は第２の発明の第３の実施例の構成を示
す回路図、第７図は本発明の半導体記憶装置の第３の発
明の第１の実施例の構成を示す回路図、第８図は第３の
発明の第２の実施例の構成を示す回路図、第９図は第３
の発明の第３の実施例の構成を示す回路図であり、以上
いずれも一つのメモリセルに関する構成部分を示し、第
１０図は従来の半導体記憶装置の全体の一構成例を示す
回路図、第１１図及び第１２図はそれに使用されるメモ
リセルの構成を示す回路図、第１３図は第１０図に示し
た半導体記憶装置の一つのメモリセルに関する構成部分
の回路図である。３ａ・・・ワード線　６ａ、６ｂ・・・ビット線　１０
ａ、１０ｂ・・・ビット線負荷　２６．２８・・・書込
みドライバ　３１．３１ａ。３１ｂ・・・書き込みアンプ　３３ａ、３３ｂ・・・ビ
ット線クランプ手段　３４ａ、３４ｂ・・・インピーダ
ンス手段　３５゜３５ａ、　３５ｂ・・・ビット線クラ
ンプ制御回路　　３６・・・他のインピーダンス手段　
３７ａ、３７ｂ・・・第２のＩ１０線４０ａ、　４０ｂ
・・・抵抗　　ＭＣ・・・メモリセルなお、各図中同一
符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）複数のワード線及び複数のビット線対と、各ワー
ド線と各ビット線対との交点それぞれに配されたメモリ
セルとを備え、データ信号の書込み、読出し対象のメモ
リセルを、そのメモリセルが位置するワード線とビット
線対の交点に接続するワード線とビット線対とに所定の
信号を与えることにより選択すべくなした半導体記憶装
置において、各ビット線に接続された電圧クランプ手段と、一方の端子が電源電位に、他方の端子が前記各電圧クランプ手段に接続され、前記各電圧クランプ
手段に電流を供給するインピーダンス手段と、各ビット線対それぞれに接続された前記インピーダンス手段における電位変化を検出することによ
り、選択されたメモリセルからデータ信号を読出す手段
とを備えたことを特徴とする半導体記憶装置。
（２）複数のワード線及び複数のビット線対と、各ワー
ド線と各ビット線対との交点それぞれに配されたメモリ
セルとを備え、データ信号の書込み、読出し対象のメモ
リセルを、そのメモリセルが位置するワード線とビット
線対の交点に接続するワード線とビット線対とに所定の
信号を与えることにより選択すべくなした半導体記憶装
置において、各ビット線に接続された電圧クランプ手段と、選択されたビット線対に接続された前記電圧クランプ手段の両方、または、書き込みデータに応じ
て一方のみを、書き込み時に非活性化するクランプ電圧
制御回路と、一方の端子が電源電位に、他方の端子が前記各電圧クランプ手段に接続され、前記各電圧クランプ
手段に電流を供給するインピーダンス手段と、各ビット線対それぞれに接続された前記インピーダンス手段における電位変化を検出することによ
り、選択されたメモリセルからデータ信号を読出す手段
とを備えたことを特徴とする半導体記憶装置。
（３）複数のワード線及び複数のビット線対と、各ワー
ド線と各ビット線対との交点それぞれに配されたメモリ
セルとを備え、データ信号の書込み、読出し対象のメモ
リセルを、そのメモリセルが位置するワード線とビット
線対の交点に接続するワード線とビット線対とに所定の
信号を与えることにより選択すべくなした半導体記憶装
置において、各ビット線に接続され、高インピーダンス状態と低インピーダンス状態のいずれかに切換え可能な
インピーダンス手段と、書込み制御信号とデータ入力信号とが与えられ、選択されたビット線対に接続された一対の前記イ
ンピーダンス手段の内の一方を高インピーダンス状態に
切換えると共に、高インピーダンス状態に切換えられた
インピーダンス手段が接続されているビット線に接続さ
れた書込みアンプを動作状態にする書込み制御回路とを備えたことを特徴とする半導体記憶装置。