JP3192012B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関わ
り、特にチップ面積の小さな半導体メモリに関する。
り、特にチップ面積の小さな半導体メモリに関する。
【０００２】
【従来の技術】高集積、かつ、高速なメモリを実現する
方法として、バイポーラトランジスタとＭＯＳトランジ
スタを同一チップ上に集積化するＢｉＣＭＯＳ技術が提
案されている。この技術を適用したメモリとしては、例
えば、特開平３−７６０９６号公報に記載されたものが
ある。図２に上記特許公報に記載された半導体メモリの
回路図を示す。この従来技術では、メモリセルにメモリ
チップの電源電圧よりも小さい電圧ＶE（−２Ｖ程度）
を印加することにより、ワード線及びビット線の駆動振
幅を低減し、高速化を図っている。また、ワード線及び
ビット線の駆動振幅を低減したことにより、ワード線駆
動回路及びビット線駆動回路をＥＣＬ回路で構成するこ
とができ、更に大幅な高速化を可能にしている。以下図
２を用いて本回路の動作を説明する。Ｗ０はワード線、
Ｂ００〜Ｂ１１はビット線、Ｃ００、Ｃ０１はメモリセ
ルである。ＢＤ０、ＢＤ１はビット線駆動回路であり、
読み出し、書き込みの各状態に応じて適当な電位にビッ
ト線を駆動する。Ｓ０はセンス回路、ＯＢは出力回路で
ある。ＶEはメモリセルの電源電位であり、−２Ｖ程度
に設定される。まず、読み出し動作について説明する。
今、ワード線駆動信号ＸＳ０が高電位、ビット線選択信
号ＹＳ０が高電位で、メモリセルＣ００が選択されてい
るとする。この時、メモリセルＣ００の情報を読み出す
には、書き込みデータ信号ＤＢ０、ＤＢ１を両方ともＹ
Ｓ０よりも高電位に駆動する。これにより、電流源ＩＹ
０、ＩＹ１、ＩＷ０、ＩＷ１の電流はトランジスタＱＤ
Ｂ０、ＱＤＢ１から流れ、プルアップトランジスタＱＰ
Ｕ０、ＱＰＵ１のベースは両方共高電位となり、ビット
線Ｂ００、Ｂ０１の電位は両方とも高電位となる。この
時、メモリセルＣ００に記憶された情報に応じて、ＱＰ
Ｕ０、ＱＰＵ１のいずれか一方にはメモリセル電流とバ
イアス電流（ＩＢ０、あるいは、ＩＢ１）が流れ、他方
にはバイアス電流しか流れない。このため、ビット線Ｂ
００、Ｂ０１に数１０ｍＶ程度の電位差が生じる。この
電位差をバイポーラトランジスタＱＡ０、ＱＡ１からな
る差動増幅回路Ｓ０で増幅し、出力回路ＯＢを通して、
データ出力信号ＤＯが得られる。次に、書き込み動作を
考える。先程と同様、メモリセルＣ００が選択されてい
るとする。メモリセルに情報を書き込むには、書き込む
情報に応じて書き込みデータ信号ＤＢ０、ＤＢ１のいず
れか一方をビット線選択信号ＹＳ０よりも低電位に駆動
する。今、例えば、書き込みデータ信号ＤＢ０を低電位
に駆動した場合を考える。この場合は、電流源ＩＷ０、
ＩＹ０の電流がトランジスタＱＷ０、ＱＹ０から流れ
る。これにより、プルアップトランジスタＱＰＵ０のベ
ースが低電位に駆動されると同時にビット線に電流源Ｉ
Ｗ０による電流が流れ、ビット線Ｂ００が低電位に駆動
される。これにより、ビット線の電位が選択状態のメモ
リセルＣ００に伝達され書き込みが行われる。メモリセ
ルに情報が完全に書き込まれた後に書き込みデータ信号
ＤＢ０を高電位に戻す。これにより、電流源ＩＷ０、Ｉ
Ｙ０の電流がトランジスタＱＤＢ０から流れ、ビット線
に電流源ＩＷ０による電流が流れなくなると同時にプル
アップトランジスタＱＰＵ０のベースが高電位に駆動さ
れ、ビット線Ｂ００が高電位、すなわち、読み出し状態
に復帰し、書き込みが完了する。なお、プルアップトラ
ンジスタＱＰＵ０、ＱＰＵ１のベースに接続された容量
ＣＹ０、ＣＹ１はビット線を低電位から高電位にプルア
ップするときオーバーシュートが発生するのを防止する
役割を持つ。
方法として、バイポーラトランジスタとＭＯＳトランジ
スタを同一チップ上に集積化するＢｉＣＭＯＳ技術が提
案されている。この技術を適用したメモリとしては、例
えば、特開平３−７６０９６号公報に記載されたものが
ある。図２に上記特許公報に記載された半導体メモリの
回路図を示す。この従来技術では、メモリセルにメモリ
チップの電源電圧よりも小さい電圧ＶE（−２Ｖ程度）
を印加することにより、ワード線及びビット線の駆動振
幅を低減し、高速化を図っている。また、ワード線及び
ビット線の駆動振幅を低減したことにより、ワード線駆
動回路及びビット線駆動回路をＥＣＬ回路で構成するこ
とができ、更に大幅な高速化を可能にしている。以下図
２を用いて本回路の動作を説明する。Ｗ０はワード線、
Ｂ００〜Ｂ１１はビット線、Ｃ００、Ｃ０１はメモリセ
ルである。ＢＤ０、ＢＤ１はビット線駆動回路であり、
読み出し、書き込みの各状態に応じて適当な電位にビッ
ト線を駆動する。Ｓ０はセンス回路、ＯＢは出力回路で
ある。ＶEはメモリセルの電源電位であり、−２Ｖ程度
に設定される。まず、読み出し動作について説明する。
今、ワード線駆動信号ＸＳ０が高電位、ビット線選択信
号ＹＳ０が高電位で、メモリセルＣ００が選択されてい
るとする。この時、メモリセルＣ００の情報を読み出す
には、書き込みデータ信号ＤＢ０、ＤＢ１を両方ともＹ
Ｓ０よりも高電位に駆動する。これにより、電流源ＩＹ
０、ＩＹ１、ＩＷ０、ＩＷ１の電流はトランジスタＱＤ
Ｂ０、ＱＤＢ１から流れ、プルアップトランジスタＱＰ
Ｕ０、ＱＰＵ１のベースは両方共高電位となり、ビット
線Ｂ００、Ｂ０１の電位は両方とも高電位となる。この
時、メモリセルＣ００に記憶された情報に応じて、ＱＰ
Ｕ０、ＱＰＵ１のいずれか一方にはメモリセル電流とバ
イアス電流（ＩＢ０、あるいは、ＩＢ１）が流れ、他方
にはバイアス電流しか流れない。このため、ビット線Ｂ
００、Ｂ０１に数１０ｍＶ程度の電位差が生じる。この
電位差をバイポーラトランジスタＱＡ０、ＱＡ１からな
る差動増幅回路Ｓ０で増幅し、出力回路ＯＢを通して、
データ出力信号ＤＯが得られる。次に、書き込み動作を
考える。先程と同様、メモリセルＣ００が選択されてい
るとする。メモリセルに情報を書き込むには、書き込む
情報に応じて書き込みデータ信号ＤＢ０、ＤＢ１のいず
れか一方をビット線選択信号ＹＳ０よりも低電位に駆動
する。今、例えば、書き込みデータ信号ＤＢ０を低電位
に駆動した場合を考える。この場合は、電流源ＩＷ０、
ＩＹ０の電流がトランジスタＱＷ０、ＱＹ０から流れ
る。これにより、プルアップトランジスタＱＰＵ０のベ
ースが低電位に駆動されると同時にビット線に電流源Ｉ
Ｗ０による電流が流れ、ビット線Ｂ００が低電位に駆動
される。これにより、ビット線の電位が選択状態のメモ
リセルＣ００に伝達され書き込みが行われる。メモリセ
ルに情報が完全に書き込まれた後に書き込みデータ信号
ＤＢ０を高電位に戻す。これにより、電流源ＩＷ０、Ｉ
Ｙ０の電流がトランジスタＱＤＢ０から流れ、ビット線
に電流源ＩＷ０による電流が流れなくなると同時にプル
アップトランジスタＱＰＵ０のベースが高電位に駆動さ
れ、ビット線Ｂ００が高電位、すなわち、読み出し状態
に復帰し、書き込みが完了する。なお、プルアップトラ
ンジスタＱＰＵ０、ＱＰＵ１のベースに接続された容量
ＣＹ０、ＣＹ１はビット線を低電位から高電位にプルア
ップするときオーバーシュートが発生するのを防止する
役割を持つ。
【０００３】
【発明が解決しようとする課題】しかし、この従来技術
ではビット線駆動回路ＢＤ０を構成する素子数が多いた
め、占有面積が大きいという問題があった。従って本発
明の目的とするところは、高速性を損なうことなく、チ
ップ面積の小さな半導体メモリを提供することにある。
ではビット線駆動回路ＢＤ０を構成する素子数が多いた
め、占有面積が大きいという問題があった。従って本発
明の目的とするところは、高速性を損なうことなく、チ
ップ面積の小さな半導体メモリを提供することにある。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の代表的な実施形態は、複数のワード線と、
複数のビット線対と、上記複数のワード線と上記複数の
ビット線との交点に配置されたメモリセルと、読み出
し、書き込みに応じて該ビット線対を駆動するビット線
駆動回路をビット線毎に備え、かつ、該メモリセルの電
源電圧をチップの電源電圧よりも小さく設定した半導体
メモリにおいて、上記ビット線駆動回路は、エミッタを
上記ビット線対に接続した第１と第２のバイポーラトラ
ンジスタと、ドレインを上記ビット線対に接続し、ゲー
トに直流電圧を印加した第１と第２のＰチャネルＭＯＳ
トランジスタとを含み、上記第１と第２バイポーラトラ
ンジスタのベースに印加する信号を発生する制御回路を
複数のビット線駆動回路で共有することを特徴とする。
また、本発明のより好適な実施形態のビット線駆動回路
は、コレクタを上記ビット線対に接続し、ベース又はエ
ミッタに入力される信号に応じて、上記ビット線対に電
流を供給する第３、第４のバイポーラトランジスタを含
むことを特徴とする。また、本発明の他の好適な実施形
態は、上記ＰチャネルＭＯＳトランジスタの代わりに抵
抗を接続したことを特徴とする。また、本発明の他の好
適な実施形態は、互いの位置をメモリセルアレー内で偶
数箇所入れ替えたビット線対と、互いの位置をメモリセ
ルアレー内で奇数箇所入れ替えたビット線対を交互に配
置し、かつ、ビット線対間のインピーダンスを下げる手
段を設けたことを特徴とする。
め、本発明の代表的な実施形態は、複数のワード線と、
複数のビット線対と、上記複数のワード線と上記複数の
ビット線との交点に配置されたメモリセルと、読み出
し、書き込みに応じて該ビット線対を駆動するビット線
駆動回路をビット線毎に備え、かつ、該メモリセルの電
源電圧をチップの電源電圧よりも小さく設定した半導体
メモリにおいて、上記ビット線駆動回路は、エミッタを
上記ビット線対に接続した第１と第２のバイポーラトラ
ンジスタと、ドレインを上記ビット線対に接続し、ゲー
トに直流電圧を印加した第１と第２のＰチャネルＭＯＳ
トランジスタとを含み、上記第１と第２バイポーラトラ
ンジスタのベースに印加する信号を発生する制御回路を
複数のビット線駆動回路で共有することを特徴とする。
また、本発明のより好適な実施形態のビット線駆動回路
は、コレクタを上記ビット線対に接続し、ベース又はエ
ミッタに入力される信号に応じて、上記ビット線対に電
流を供給する第３、第４のバイポーラトランジスタを含
むことを特徴とする。また、本発明の他の好適な実施形
態は、上記ＰチャネルＭＯＳトランジスタの代わりに抵
抗を接続したことを特徴とする。また、本発明の他の好
適な実施形態は、互いの位置をメモリセルアレー内で偶
数箇所入れ替えたビット線対と、互いの位置をメモリセ
ルアレー内で奇数箇所入れ替えたビット線対を交互に配
置し、かつ、ビット線対間のインピーダンスを下げる手
段を設けたことを特徴とする。
【０００５】
【作用】上記のように構成すると、従来技術に比べ、ビ
ット線駆動回路を構成する素子数を大幅に低減できる。
また、ビット線はバイポーラトランジスタにより駆動さ
れるので、従来技術の高速性を損なうことはない。従っ
て、高速性を損なうことなく、チップ面積の小さな半導
体メモリを提供することができる。本発明のその他の目
的と特徴とは、以下の実施例から明らかとなろう。
ット線駆動回路を構成する素子数を大幅に低減できる。
また、ビット線はバイポーラトランジスタにより駆動さ
れるので、従来技術の高速性を損なうことはない。従っ
て、高速性を損なうことなく、チップ面積の小さな半導
体メモリを提供することができる。本発明のその他の目
的と特徴とは、以下の実施例から明らかとなろう。
【０００６】
【実施例】以下、図を用いて本発明の実施例を説明す
る。図１は本発明の第１の実施例を示した図である。従
来技術では、プルアップトランジスタＱＰＵ０、ＱＰＵ
１のベース電位を制御する回路（抵抗ＲＹ０、ＲＹ１、
トランジスタＱＹ０、ＱＹ１、容量ＣＹ０、ＣＹ１）を
各ビット線駆動回路毎に設けていたが、本発明では、各
ビット線駆動回路ＢＤ０、ＢＤ１のプルアップトランジ
スタＱＰＵ０、ＱＰＵ１のベースを共通に接続し、共通
の制御回路ＣＮＴＬにより制御している。これにより、
ビット線駆動回路を構成する素子数を大幅に減らすこと
ができ、占有面積を小さくできる。本実施例のビット線
駆動回路ＢＤ０は、ビット線放電電流ＩＷ０、ＩＷ１を
制御するトランジスタＱＷ０、ＱＷ１と、ビット線を充
電するトランジスタＱＰＵ０、ＱＰＵ１からなる。ま
た、ＣＬ０、ＣＬ１はクランプ回路であり、書き込み時
に非選択ビット線の電位が低下するのを防止する。信号
ＤＡ０、ＤＢ０およびＤＡ１、ＤＢ１は同じ論理の信号
であり、電位のみが異なる。例えば、ＤＡ０、ＤＡ１の
高電位および低電位はそれぞれ、−０．８Ｖ、−１．７
Ｖであるのに対し、ＤＢ０、ＤＢ１は、−２．２Ｖ、−
２．８Ｖというように設定される。以下、本回路の動作
を説明する。
る。図１は本発明の第１の実施例を示した図である。従
来技術では、プルアップトランジスタＱＰＵ０、ＱＰＵ
１のベース電位を制御する回路（抵抗ＲＹ０、ＲＹ１、
トランジスタＱＹ０、ＱＹ１、容量ＣＹ０、ＣＹ１）を
各ビット線駆動回路毎に設けていたが、本発明では、各
ビット線駆動回路ＢＤ０、ＢＤ１のプルアップトランジ
スタＱＰＵ０、ＱＰＵ１のベースを共通に接続し、共通
の制御回路ＣＮＴＬにより制御している。これにより、
ビット線駆動回路を構成する素子数を大幅に減らすこと
ができ、占有面積を小さくできる。本実施例のビット線
駆動回路ＢＤ０は、ビット線放電電流ＩＷ０、ＩＷ１を
制御するトランジスタＱＷ０、ＱＷ１と、ビット線を充
電するトランジスタＱＰＵ０、ＱＰＵ１からなる。ま
た、ＣＬ０、ＣＬ１はクランプ回路であり、書き込み時
に非選択ビット線の電位が低下するのを防止する。信号
ＤＡ０、ＤＢ０およびＤＡ１、ＤＢ１は同じ論理の信号
であり、電位のみが異なる。例えば、ＤＡ０、ＤＡ１の
高電位および低電位はそれぞれ、−０．８Ｖ、−１．７
Ｖであるのに対し、ＤＢ０、ＤＢ１は、−２．２Ｖ、−
２．８Ｖというように設定される。以下、本回路の動作
を説明する。
【０００７】まず、読み出し動作について説明する。
今、ワード線駆動信号ＸＳ０が高電位、ビット線選択信
号ＹＳ０が高電位で、メモリセルＣ００が選択されてい
るとする。この時、メモリセルＣ００の情報を読み出す
には、信号ＤＢ０、ＤＢ１を両方共高電位に駆動する。
これにより、電流源ＩＷ０、ＩＷ１の電流はトランジス
タＱＤＢ０、ＱＤＢ１から流れる。さらに信号ＤＡ０、
ＤＡ１も両方共高電位に駆動する。これにより、プルア
ップトランジスタＱＰＵ０、ＱＰＵ１のベースは両方共
高電位となり、ビット線Ｂ００、Ｂ０１の電位は両方と
も高電位となる。この時、メモリセルＣ００に記憶され
た情報に応じて、ＱＰＵ０、ＱＰＵ１のいずれか一方に
はメモリセル電流とバイアス電流（ＩＢ０、あるいは、
ＩＢ１）が流れ、他方にはバイアス電流しか流れない。
このため、ビット線Ｂ００、Ｂ０１に数１０ｍＶ程度の
電位差が生じる。この電位差をバイポーラトランジスタ
ＱＡ０、ＱＡ１からなる差動増幅回路Ｓ０で増幅し、出
力回路ＯＢを通して、データ出力信号ＤＯが得られる。
今、ワード線駆動信号ＸＳ０が高電位、ビット線選択信
号ＹＳ０が高電位で、メモリセルＣ００が選択されてい
るとする。この時、メモリセルＣ００の情報を読み出す
には、信号ＤＢ０、ＤＢ１を両方共高電位に駆動する。
これにより、電流源ＩＷ０、ＩＷ１の電流はトランジス
タＱＤＢ０、ＱＤＢ１から流れる。さらに信号ＤＡ０、
ＤＡ１も両方共高電位に駆動する。これにより、プルア
ップトランジスタＱＰＵ０、ＱＰＵ１のベースは両方共
高電位となり、ビット線Ｂ００、Ｂ０１の電位は両方と
も高電位となる。この時、メモリセルＣ００に記憶され
た情報に応じて、ＱＰＵ０、ＱＰＵ１のいずれか一方に
はメモリセル電流とバイアス電流（ＩＢ０、あるいは、
ＩＢ１）が流れ、他方にはバイアス電流しか流れない。
このため、ビット線Ｂ００、Ｂ０１に数１０ｍＶ程度の
電位差が生じる。この電位差をバイポーラトランジスタ
ＱＡ０、ＱＡ１からなる差動増幅回路Ｓ０で増幅し、出
力回路ＯＢを通して、データ出力信号ＤＯが得られる。
【０００８】次に、書き込み動作を考える。先程と同
様、メモリセルＣ００が選択されているとする。メモリ
セルに情報を書き込むには、書き込む情報に応じて信号
ＤＡ０、ＤＢ０あるいはＤＡ１、ＤＢ１のいずれか一組
を低電位に駆動する。今、例えば、信号ＤＡ０、ＤＢ０
を低電位に駆動した場合を考える。この場合は、プルア
ップトランジスタＱＰＵ０のベースが低電位に駆動され
ると同時に、ビット線Ｂ００に電流源ＩＷ０の電流が流
れるので、ビット線Ｂ００が低電位に駆動される。これ
により、ビット線の電位が選択状態のメモリセルＣ００
に伝達され書き込みが行われる。メモリセルに情報が完
全に書き込まれた後に信号ＤＡ０、ＤＢ０を高電位に戻
す。これにより、電流源ＩＷ０の電流がトランジスタＱ
ＤＢ０から流れ、ビット線に電流源ＩＷ０による電流が
流れなくなると同時にプルアップトランジスタＱＰＵ０
のベースが高電位に駆動され、ビット線Ｂ００が高電
位、すなわち、読み出し状態に復帰し、書き込みが完了
する。
様、メモリセルＣ００が選択されているとする。メモリ
セルに情報を書き込むには、書き込む情報に応じて信号
ＤＡ０、ＤＢ０あるいはＤＡ１、ＤＢ１のいずれか一組
を低電位に駆動する。今、例えば、信号ＤＡ０、ＤＢ０
を低電位に駆動した場合を考える。この場合は、プルア
ップトランジスタＱＰＵ０のベースが低電位に駆動され
ると同時に、ビット線Ｂ００に電流源ＩＷ０の電流が流
れるので、ビット線Ｂ００が低電位に駆動される。これ
により、ビット線の電位が選択状態のメモリセルＣ００
に伝達され書き込みが行われる。メモリセルに情報が完
全に書き込まれた後に信号ＤＡ０、ＤＢ０を高電位に戻
す。これにより、電流源ＩＷ０の電流がトランジスタＱ
ＤＢ０から流れ、ビット線に電流源ＩＷ０による電流が
流れなくなると同時にプルアップトランジスタＱＰＵ０
のベースが高電位に駆動され、ビット線Ｂ００が高電
位、すなわち、読み出し状態に復帰し、書き込みが完了
する。
【０００９】なお、本発明では、複数のビット線駆動回
路のプルアップトランジスタのベースが共通に接続され
ているため、書き込み時に信号ＤＡ０を低電位にする
と、非選択状態のビット線駆動回路、例えば、ＢＤ１の
プルアップトランジスタのベースも低電位になり、非選
択ビット線、例えばＢ１０の電位が低下し、誤動作を起
こす可能性がある。これを防止するため、クランプ回路
ＣＬ０、ＣＬ１を設けている。クランプ回路は一対のＰ
チャネルＭＯＳトランジスタＭＣＬＯ、ＭＣＬ１で構成
され、ＰチャネルＭＯＳトランジスタの等価抵抗は、非
選択ビット線に流れる電流（通常０．１ｍＡ程度）で
は、ほとんどビット線の電位を低下させず、ビット線放
電電流ＩＷ０、ＩＷ１（通常２〜３ｍＡ程度）が流れた
ときには、ビット線電位が十分低下するような値に設定
する。これにより、非選択状態のビット線駆動回路のプ
ルアップトランジスタのベースが低電位に駆動されて
も、ビット線の電位は高電位にクランプされ誤動作を防
止できる。なお、クランプ回路のＰチャネルＭＯＳトラ
ンジスタＭＣＬ０、ＭＣＬ１のゲートには直流電圧を印
加して常時活性化させておく。これにより、クランプ回
路の制御信号と書き込み信号間のタイミングマージンが
不要となるため、書き込みサイクル時間を短縮すること
ができる。また、ここではクランプ回路をＰチャネルＭ
ＯＳトランジスタで構成した例を示しているが、抵抗を
用いても同様に構成できる。以上、説明したように本実
施例では従来技術と同様にビット線の充放電はバイポー
ラトランジスタで行われるため、従来技術に比べて高速
性が損なわれることはない。また、構成素子数を大幅に
低減できるので、チップ面積の小さな半導体メモリを実
現できる。
路のプルアップトランジスタのベースが共通に接続され
ているため、書き込み時に信号ＤＡ０を低電位にする
と、非選択状態のビット線駆動回路、例えば、ＢＤ１の
プルアップトランジスタのベースも低電位になり、非選
択ビット線、例えばＢ１０の電位が低下し、誤動作を起
こす可能性がある。これを防止するため、クランプ回路
ＣＬ０、ＣＬ１を設けている。クランプ回路は一対のＰ
チャネルＭＯＳトランジスタＭＣＬＯ、ＭＣＬ１で構成
され、ＰチャネルＭＯＳトランジスタの等価抵抗は、非
選択ビット線に流れる電流（通常０．１ｍＡ程度）で
は、ほとんどビット線の電位を低下させず、ビット線放
電電流ＩＷ０、ＩＷ１（通常２〜３ｍＡ程度）が流れた
ときには、ビット線電位が十分低下するような値に設定
する。これにより、非選択状態のビット線駆動回路のプ
ルアップトランジスタのベースが低電位に駆動されて
も、ビット線の電位は高電位にクランプされ誤動作を防
止できる。なお、クランプ回路のＰチャネルＭＯＳトラ
ンジスタＭＣＬ０、ＭＣＬ１のゲートには直流電圧を印
加して常時活性化させておく。これにより、クランプ回
路の制御信号と書き込み信号間のタイミングマージンが
不要となるため、書き込みサイクル時間を短縮すること
ができる。また、ここではクランプ回路をＰチャネルＭ
ＯＳトランジスタで構成した例を示しているが、抵抗を
用いても同様に構成できる。以上、説明したように本実
施例では従来技術と同様にビット線の充放電はバイポー
ラトランジスタで行われるため、従来技術に比べて高速
性が損なわれることはない。また、構成素子数を大幅に
低減できるので、チップ面積の小さな半導体メモリを実
現できる。
【００１０】メモリチップの高集積化に伴い、チップ内
の配線間隔が小さくなると、配線間の寄生容量が急激に
増加する。このため、高集積なメモリでは隣接配線から
のクロストークノイズを低減することが重要な設計課題
となっている。特にビット線の読み出し信号は数１０ｍ
Ｖと微小であるため、ノイズの影響を受けやすい。この
課題を解決したのが図３の実施例である。本実施例は、
図１の実施例にクロストークノイズ低減回路ＮＲ０、Ｎ
Ｒ１を付加し、ビット線対を交差させたものである。ノ
イズ低減回路ＮＲ０はビット線間に接続されたＰチャネ
ルＭＯＳトランジスタＭＮＲ０からなっており、ビット
線間のインピーダンスを下げるように働く。これによ
り、ビット線Ｂ００、Ｂ０１間のクロストークノイズを
低減できる。また、ビット線を交差させることにより、
隣接するビット線対間の配線容量、例えばビット線Ｂ０
１、Ｂ１０間の容量を図１の実施例に比べて１／４に低
減でき、ノイズを低減できる。なお、ＰチャネルＭＯＳ
トランジスタＭＮＲ０のゲート電位はＭＮＲ０のインピ
ーダンスが適当な値になるように設定する。ここではビ
ット線間のインピーダンスを下げる手段として、Ｐチャ
ネルＭＯＳトランジスタを用いた例を示したが、代わり
に抵抗を用いてもよい。
の配線間隔が小さくなると、配線間の寄生容量が急激に
増加する。このため、高集積なメモリでは隣接配線から
のクロストークノイズを低減することが重要な設計課題
となっている。特にビット線の読み出し信号は数１０ｍ
Ｖと微小であるため、ノイズの影響を受けやすい。この
課題を解決したのが図３の実施例である。本実施例は、
図１の実施例にクロストークノイズ低減回路ＮＲ０、Ｎ
Ｒ１を付加し、ビット線対を交差させたものである。ノ
イズ低減回路ＮＲ０はビット線間に接続されたＰチャネ
ルＭＯＳトランジスタＭＮＲ０からなっており、ビット
線間のインピーダンスを下げるように働く。これによ
り、ビット線Ｂ００、Ｂ０１間のクロストークノイズを
低減できる。また、ビット線を交差させることにより、
隣接するビット線対間の配線容量、例えばビット線Ｂ０
１、Ｂ１０間の容量を図１の実施例に比べて１／４に低
減でき、ノイズを低減できる。なお、ＰチャネルＭＯＳ
トランジスタＭＮＲ０のゲート電位はＭＮＲ０のインピ
ーダンスが適当な値になるように設定する。ここではビ
ット線間のインピーダンスを下げる手段として、Ｐチャ
ネルＭＯＳトランジスタを用いた例を示したが、代わり
に抵抗を用いてもよい。
【００１１】クランプ回路ＣＬ０、ＣＬ１のバイアス電
位ＶＢはクランプ回路がなかった場合のビット線電位Ｖ
ｂｉｔとほぼ等しく設定する必要がある。以下、この理
由を説明する。ＶＢを高くしすぎるとビット線電位が高
くなるので、書き込み時のビット線駆動振幅が増加し、
書き込みに要する時間が増加する問題がある。一方、Ｖ
Bを低くしすぎるとビット線からＰチャネルＭＯＳトラ
ンジスタＭＣＬ０、ＭＣＬ１に電流が流れ込むため、ビ
ット線の読み出し信号振幅が減少し、メモリセルの情報
を読み出せなくなるという問題が生じる。従って、ＶB
はほぼＶｂｉｔと等しく設定する必要がある。この条件
を満足するＶB発生回路の一例を図４に示す。
位ＶＢはクランプ回路がなかった場合のビット線電位Ｖ
ｂｉｔとほぼ等しく設定する必要がある。以下、この理
由を説明する。ＶＢを高くしすぎるとビット線電位が高
くなるので、書き込み時のビット線駆動振幅が増加し、
書き込みに要する時間が増加する問題がある。一方、Ｖ
Bを低くしすぎるとビット線からＰチャネルＭＯＳトラ
ンジスタＭＣＬ０、ＭＣＬ１に電流が流れ込むため、ビ
ット線の読み出し信号振幅が減少し、メモリセルの情報
を読み出せなくなるという問題が生じる。従って、ＶB
はほぼＶｂｉｔと等しく設定する必要がある。この条件
を満足するＶB発生回路の一例を図４に示す。
【００１２】本実施例では、ダミーのメモリセル及びビ
ット線を設け、ビット線電位をボルテージホロワを介し
て出力している。これにより、ＶBをＶｂｉｔに等しく
設定することができる。ここで、ダミーセルＤＣはメモ
リセルを構成する２つのインバータの入力端子を、それ
ぞれ接地電位及びＶEに接続したものを用いる。ダミー
ワード線ＤＷにはワード線駆動信号の高電位を印加し、
ダミーメモリセルＤＣを選択状態にする。また、ダミー
ビット線ＤＢ０、ＤＢ１には正規のビット線と全く同様
にノイズ低減回路ＤＮＲ、センス回路ＤＳを接続する。
ダミービット線駆動回路ＤＢＤは、トランジスタＱＤＰ
Ｕ０、ＱＤＰＵ１から構成し、これらのベースには信号
ＤＡ０、ＤＡ１の高電位を印加する。このような構成に
することにより、ダミービット線ＤＢ０、ＤＢ１の電位
は、正規ビット線の電位と等しくなる。これをボルテー
ジホロワＶＦを介して出力すれば所望のＶBが得られ
る。なおここで、ボルテージホロワを介して出力するの
は、ＶB発生回路の出力インピーダンスを低減するため
である。
ット線を設け、ビット線電位をボルテージホロワを介し
て出力している。これにより、ＶBをＶｂｉｔに等しく
設定することができる。ここで、ダミーセルＤＣはメモ
リセルを構成する２つのインバータの入力端子を、それ
ぞれ接地電位及びＶEに接続したものを用いる。ダミー
ワード線ＤＷにはワード線駆動信号の高電位を印加し、
ダミーメモリセルＤＣを選択状態にする。また、ダミー
ビット線ＤＢ０、ＤＢ１には正規のビット線と全く同様
にノイズ低減回路ＤＮＲ、センス回路ＤＳを接続する。
ダミービット線駆動回路ＤＢＤは、トランジスタＱＤＰ
Ｕ０、ＱＤＰＵ１から構成し、これらのベースには信号
ＤＡ０、ＤＡ１の高電位を印加する。このような構成に
することにより、ダミービット線ＤＢ０、ＤＢ１の電位
は、正規ビット線の電位と等しくなる。これをボルテー
ジホロワＶＦを介して出力すれば所望のＶBが得られ
る。なおここで、ボルテージホロワを介して出力するの
は、ＶB発生回路の出力インピーダンスを低減するため
である。
【００１３】
【発明の効果】以上述べたように、本発明によれば、高
速性を損なうことなく、チップ面積の小さな半導体メモ
リを提供することができる。
速性を損なうことなく、チップ面積の小さな半導体メモ
リを提供することができる。
【図１】本発明の第１の実施例による半導体メモリの回
路図である。
路図である。
【図２】従来技術を示した回路図である。
【図３】本発明の第２の実施例による半導体メモリの回
路図である。
路図である。
【図４】本発明の実施例で使用されるＶB発生用の電源
回路の構成例を示した回路図である。
回路の構成例を示した回路図である。
Ｃ００，Ｃ０１…メモリセル、Ｂ００，Ｂ０１，Ｂ１
０，Ｂ１１…ビット線、Ｗ０…ワード線、ＣＬ０，ＣＬ
１…クランプ回路、Ｓ０，Ｓ１…センス回路、ＢＤ０，
ＢＤ１…ビット線駆動回路。
０，Ｂ１１…ビット線、Ｗ０…ワード線、ＣＬ０，ＣＬ
１…クランプ回路、Ｓ０，Ｓ１…センス回路、ＢＤ０，
ＢＤ１…ビット線駆動回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 南部 博昭 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (56)参考文献 特開 平３−237691（ＪＰ，Ａ) 特開 昭63−83991（ＪＰ，Ａ) 特開 平２−193395（ＪＰ，Ａ) 特開 平３−171662（ＪＰ，Ａ) 特開 昭56−117389（ＪＰ，Ａ) 実開 平１−140697（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (4)
- 【請求項１】複数のワード線と、複数のビット線対と、
上記複数のワード線と上記複数のビット線との交点に配
置されたメモリセルと、上記ビット線の電位をクランプ
するクランプ回路と、 読み出し、書き込みに応じて該ビット線対を駆動するビ
ット線駆動回路をビット線毎に備え、かつ、該メモリセ
ルの電源電圧をチップの電源電圧よりも小さく設定した
半導体メモリにおいて、 上記ビット線駆動回路はエミッタを上記ビット線対に接
続した第１と第２のバイポーラトランジスタを具備し、 上記クランプ回路はドレインを上記ビット線対に接続
し、ゲートに直流電圧を印加した第１と第２のＰチャネ
ルＭＯＳトランジスタを具備し、 上記第１と第２のＰチャネルＭＯＳトランジスタのソー
ス電位はバイアス電位発生回路に接続され、 上記第１と第２バイポーラトランジスタのベースに印加
する信号を発生する制御回路を複数のビット線駆動回路
で共有することを特徴とする半導体メモリ。 - 【請求項２】上記ビット線駆動回路は、コレクタを上記
ビット線対に接続し、ベース又はエミッタに入力される
信号に応じて、上記ビット線対に電流を供給する第３、
第４のバイポーラトランジスタを含むことを特徴とする
請求項１記載の半導体メモリ。 - 【請求項３】上記ＰチャネルＭＯＳトランジスタの代わ
りに抵抗を接続したことを特徴とする請求項１あるいは
請求項２に記載の半導体メモリ。 - 【請求項４】互いの位置をメモリセルアレー内で偶数箇
所入れ替えたビット線対と、互いの位置をメモリセルア
レー内で奇数箇所入れ替えたビット線対を交互に配置
し、かつ、ビット線対間のインピーダンスを下げる手段
を設けたことを特徴とする請求項１から請求項３までの
いずれかに記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32519592A JP3192012B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32519592A JP3192012B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06176578A JPH06176578A (ja) | 1994-06-24 |
| JP3192012B2 true JP3192012B2 (ja) | 2001-07-23 |
Family
ID=18174081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32519592A Expired - Fee Related JP3192012B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3192012B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009533787A (ja) * | 2006-03-30 | 2009-09-17 | エヌエックスピー ビー ヴィ | メモリマトリクスを備えた電子回路、及びビットラインノイズを補償する読出し方法 |
-
1992
- 1992-12-04 JP JP32519592A patent/JP3192012B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06176578A (ja) | 1994-06-24 |
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