JP3153303B2 - 半導体メモリ - Google Patents

半導体メモリ

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JP3153303B2 JP33470991A JP33470991A JP3153303B2 JP 3153303 B2 JP3153303 B2 JP 3153303B2 JP 33470991 A JP33470991 A JP 33470991A JP 33470991 A JP33470991 A JP 33470991A JP 3153303 B2 JP3153303 B2 JP 3153303B2
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紀之 本間
一男 金谷
博昭 南部
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体メモリに係り、ビ
ット線のクロストークノイズを低減し、高速化を図った
半導体メモリに関する。
【0002】
【従来の技術】現在実用化されている高集積、かつ、高
速なメモリは、MOSトランジスタで構成したフリップ
フロップをメモリセルとして使用したメモリがある。本
メモリの一例としては、「アイ イー イー イー ジ
ャーナル オブ ソリッド ステート サーキッツ vo
l.24, No.5, pp.1219−1225, October 198
9」(IEEE Journal of Solid State Circuits, vol.2
4, No.5, pp.1219−1225, October 198
9)に記載されたものがあげられる。
【0003】図2は従来技術のメモリセルアレー及びセ
ンス回路部分を示した図である。
【0004】MCAはメモリセルアレー、MC00,M
C01はメモリセル、Wはワード線、B00,B01,
B10,B11はビット線、SAはセンス回路である。
以下、同図を用いて本回路の動作を簡単に説明する。ま
ず、読み出し動作を考える。今、ワード線Wが高電位、
ビット線選択信号YS0が高電位、YSB0が低電位で
あり、メモリセルMC00が選択されているとする。こ
の時、メモリセルMC00に記憶されている情報が読み出し
信号としてビット線B00,B01に出力される。読み
出し信号はMOSトランジスタMNT0,MNT1,M
PT0,MPT1を経てセンス回路SAに伝達され、セ
ンス回路SAで増幅されデ−タ出力信号DOが得られ
る。
【0005】次に、書き込み動作を考える。先程と同様
にメモリセルMC00が選択されているとする。メモリ
セルに情報を書き込むには、書き込む情報に応じていず
れか一方のビット線、例えば、B01を低電位に駆動す
る。これによりビット線の電位が選択状態のメモリセル
に伝達され書き込みが行なわれる。
【0006】
【発明が解決しようとする課題】メモリチップの高集積
化に伴い、チップ内の配線間隔が小さくなると、配線間
の寄生容量が急激に増加する。このため、高集積メモリ
では隣接配線からのクロストークノイズ対策が重要な設
計課題となっている。特にビット線に出力される読み出
し信号は微小であるため、ノイズの影響を受けやすい。
しかし、従来技術では書き込み時のビット線のクロスト
ークノイズによるアクセス時間の増加について考慮され
ていなかった。
【0007】以下、この問題を図2を用いて詳しく説明
する。書き込み時には、ビット線を、まず、低電位に駆
動しメモリセルに情報を書き込んだ後に、高電位(読み
出し時の電位)に戻す。この時、隣接するビット線に線
間容量CB00,CB01,CB11を介してクロスト
ークノイズが生じる。例えば、ビット線B01を駆動す
る場合を考えると、図3のように、ノイズによりビット
線B00の電位が一時的に高くなる。このため、読み出
し信号の振幅が大きくなり、同図に示すように書き込み
サイクル直後の読み出しサイクルでのアクセス時間tA
A(write)が増大するという問題があった。
【0008】このように従来技術では、書き込み時のビ
ット線のクロストークノイズにより、書き込みサイクル
直後の読み出しサイクルのアクセス時間が増加するとい
う問題がある。
【0009】本発明の目的は、ビット線のクロストーク
ノイズを低減し、高速化を図った半導体メモリを提供す
ることにある。
【0010】
【課題を解決するための手段】上記の目的を達成するた
め第一の発明では、複数のワード線と、複数のビット線
対と、前記ワード線及び前記ビット線対の交点に配置さ
れたメモリセルからなるメモリセルアレーをもつ半導体
メモリにおいて、前記ビット線対間のインピーダンスを
下げる手段を設けている。
【0011】また、第二の発明では、第一の発明の半導
体メモリにおいて、前記ビット線対間のインピーダンス
を下げる手段を抵抗により実現している。
【0012】また、第三の発明では、第一の発明の半導
体メモリにおいて、前記ビット線対間のインピーダンス
を下げる手段をゲートを一定電位にバイアスしたMOS
トランジスタにより実現している。
【0013】さらに、第四の発明では、第三の発明の半
導体メモリにおいて、前記MOSトランジスタのゲート
のバイアス電位をメモリチップの高電位側電源電位と低
電位側電源電位の中間の電位に設定している。
【0014】また、第五の発明では、第三の発明の半導
体メモリにおいて、前記MOSトランジスタとしてPM
OSトランジスタを使用している。
【0015】また、第五の発明では、第一から第四の発
明のいずれかの半導体メモリにおいて、互いの位置を前
記メモリセルアレー内で偶数箇所入れ替えたビット線対
と、互いの位置を前記メモリセルアレー内で奇数箇所入
れ替えたビット線対を、交互に配置している。
【0016】
【作用】本発明の半導体メモリでは、ビット線間のイン
ピーダンスを低くできるので、クロストークノイズを低
減することができる。また、ビット線にノイズが生じて
も高速に定常状態に復帰させることができる。
【0017】さらに、ビット線間に接続したMOSトラ
ンジスタのゲートのバイアス電位をメモリチップの高電
位側電源電位と低電位側電源電位の中間の電位に設定す
ることで、MOSトランジスタを経てビット線対間に流
れる電流を低減し、書き込み時にビット線が低電位にな
るまでの時間がほとんど増加せず、書き込みサイクル時
間は増加しないようにできる。
【0018】また、ツイステッドビット線構造を採るこ
とにより、さらにクロストークノイズを低減することが
できる。
【0019】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図1は本発明の第一の実施例であり従来技術とは、
ビット線対間に抵抗RB0,RB1が接続されている点
だけが異なる。本発明では、ビット線間が抵抗で接続さ
れているため、ビット線間のインピーダンスが低い。こ
のため、クロストークノイズの大きさを小さくすること
ができる。また、例えば、ノイズによりビット線B00
の電位が一時的に高くなっても、抵抗RB0を介してビ
ット線B00からB01に電流が流れるので、ビット線
B00の電位は高速に放電され定常状態に復帰する。本
実施例によれば、ビット線のクロストークノイズを低減
できる。従って、書き込み時のビット線のクロストーク
ノイズにより、書き込みサイクル直後の読み出しサイク
ルのアクセス時間が増加するという問題を防止すること
ができる。
【0020】図4は本発明の第二の実施例であり、PM
OSトランジスタによりビット線対間のインピーダンス
を下げた例を示している。PMOSトランジスタMP
0,MP1のゲートは一定電位、ここではメモリチップ
の低電位側電源電位VEEにバイアスされており、常に
導通状態になっている。この実施例のようにPMOSト
ランジスタを用いても図1の実施例と同様の効果が得ら
れる。
【0021】これら二つの実施例では、書き込み時(ビ
ット線B01を低電位に駆動するとき)に抵抗RB0あ
るいはPMOSトランジスタMP0を経てビット線B0
0からB01に電流が流れるため、ビット線B01が低
電位になるまでの時間が増加し、書き込みサイクル時間
が長くなる。この問題は図5に示す実施例により解決で
きる。
【0022】図5は本発明の第三の実施例である。本実
施例ではPMOSトランジスタのゲートバイアス用の電
源回路VGをチップ内部に設け、ゲート電位をメモリチ
ップの高電位側電源電位と低電位側電源電位の中間に設
定することで、書き込み時にPMOSトランジスタを経
てビット線B00からB01に流れる電流を低減し、前
述の問題を回避している。
【0023】以下、第二の実施例(図4)と本実施例
(図5)でこの電流の大きさを比較し、本実施例の効果
を定量的に説明する。なお、以下ではECL(Emitter C
oupledLogic)インターフェイスのメモリ(電源電圧−
5.2V)について考えることにする。
【0024】一般に、PMOSトランジスタのソース・
ドレイン間に流れる電流ISDは以下のように近似でき
る。
【0025】すなわち、ソース・ドレイン間の電圧VS
Dが小さく線形領域で動作している場合は、
【0026】
【数1】
【0027】で近似できる。また、VSDが大きく飽和
領域で動作している場合は、
【0028】
【数2】
【0029】で近似できる。
【0030】すなわち、線形領域で動作している場合は
ISDはVSG−VTに比例し、飽和領域で動作してい
る場合はVSG−VTの二乗に比例する。
【0031】PMOSトランジスタのゲート電位は第二
の実施例では−5.2V 、本実施例では0Vと−5.2
V の中間の電位、例えば−3.3V に設定される。ま
ず読み出し状態を考える。一般に読み出し時のビット線
の電位は−1.6V 程度に設定される。従って、PMO
Sのソース・ゲート間電圧VSGは、第二の実施例で
3.6V 、本実施例では1.7V となる。
【0032】読み出し状態では、読み出し信号の振幅は
およそ50mVであるので図6に示すように線形領域で
動作している。このため、ISDはVSG−VTに比例
する。VT=1Vとすると、VSG−VTは第二の実施
例で2.6V 、本実施例では0.7V となり、ゲート幅
が同じ場合は本実施例では第二の実施例の1/3.7し
か電流が流れない。従って、ゲート幅を第二の実施例の
3.7 倍に設計することで、図5に示すように読み出し
時の動作点を第二の実施例と同じ点に設定することがで
きる。
【0033】次に書き込み状態を考える。書き込み時に
は一方のビット線の電位は読み出し時と同じ−1.6V
であり、他方のビット線の電位は低電位側電源電位と同
じ−5.2V 程度に駆動される。従って、PMOSトラ
ンジスタのソース・ゲート間電圧VSGは、第二の実施
例で3.6V 、本実施例では1.7V となる。また、ソ
ース・ドレイン電圧VSDは3.6Vであり、図6に示
すように飽和領域で動作している。このため、ISDは
VSG−VTの二乗に比例する。VSG−VTの二乗は
第二の実施例で6.8V2、本実施例では0.5V2とな
る。ここで、先程の理由により本実施例では第二の実施
例よりもゲート幅を3.7 倍大きく設計することを考慮
すると、本実施例では第二の実施例の1/3.7 しか電
流が流れないことがわかる。
【0034】このように、本実施例によれば読み出し時
の動作点を同じに設計し、かつ、書き込み時に第二の実
施例の1/3.7 しかPMOSトランジスタに電流を流
さないようにできる。従って、書き込み時にビット線が
低電位になるまでの時間がほとんど増加せず、書き込み
サイクル時間は増加しないようにできる。
【0035】図7は本発明の第四の実施例であり、本発
明とツイステッドビット線構造を組み合わせた例を示し
たものである。図に示すようにビット線対の位置関係を
メモリアレーの中で交差させると、隣接ビット線対間の
配線容量、例えばビット線B01とB10間の容量は図
1の実施例の1/4に低減することができる。これによ
り、図5の実施例よりもさらにクロストークノイズを低
減することができる。
【0036】図8は本発明の第五の実施例であり、内部
電源回路VGの構成例を示したものである。ここに示し
た電源回路はバイポーラLSIで多用されるものであ
り、その出力電位Voは、
【0037】
【数3】
【0038】で近似され、R1/R2を適当な値に設定
することで任意の電位を発生することができる。また、
電源電圧が変動してもVoは変動しないので、PMOS
トランジスタの導通状態を安定に制御することができ
る。なお、ここではバイポーラトランジスタで構成した
内部電源回路の例を示したが、MOSトランジスタを用
いても同様の電源回路を構成できる。
【0039】図9は本発明の第六の実施例であり、本発
明と組み合わせるのに好適なメモリセルの構成例を示し
たものである。(a)は負荷抵抗RL0,RL1とNM
OSトランジスタMD0,MD1で構成したインバータ
二つでフリップフロップを構成したメモリセルの例を示
している。Wはワード線、B0,B1はビット線にそれ
ぞれ接続される。このメモリセルはPMOSトランジス
タを使わないで構成しているので、ウェル分離領域が不
要であるため占有面積を小さくできるという利点があ
る。
【0040】(b)はPMOSトランジスタMP0,M
P1とNMOSトランジスタMD0,MD1で構成した
CMOSインバータ二つでフリップフロップを構成した
メモリセルの例を示している。このメモリセルはCMO
S回路で構成されるため、消費電力が極めて小さいとい
う利点がある。
【0041】(c)は(b)のメモリセルにおいてメモ
リセルの電源電圧をVCC−VEEよりも小さく制限し
た場合を示している。VA,VBはメモリセルの電源電
圧であり、チップ外部から供給してもよいし、チップ内
に電源回路を設けて内部発生させてもよい。メモリセル
の電源電圧をチップの電源電圧よりも小さく制限するこ
とにより、ワード線及びビット線の駆動振幅を低減する
ことができる。これにより、ワード線駆動回路及びビッ
ト線駆動回路をECL回路で構成できるようになるので
より一層の高速化が期待できる。
【0042】
【発明の効果】本発明によれば、ビット線のクロストー
クノイズを低減し、高速化を図った半導体メモリを提供
することができる。
【図面の簡単な説明】
【図1】本発明の第一の実施例を示したブロック図。
【図2】従来技術を示したブロック図。
【図3】従来技術の動作波形図。
【図4】本発明の第二の実施例を示したブロック図。
【図5】本発明の第三の実施例を示したブロック図。
【図6】本発明の動作説明図。
【図7】本発明の第四の実施例を示したブロック図。
【図8】VGの構成例を示した回路図。
【図9】メモリセルの構成例を示した図。
【符号の説明】
MC00,MC01…メモリセル、W…ワード線、B0
0〜B21…ビット線、RB0,RB1…抵抗、MP
0,MP1…PMOSトランジスタ、VG…内部電源回
路、SA…センス回路、DO…デ−タ出力信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪1丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 南部 博昭 東京都国分寺市東恋ケ窪1丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪1丁目280番地 株式会社 日立製作所 中央研究所内 (56)参考文献 特開 昭56−117389(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 11/40 - 11/419

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】複数のワード線と、複数のビット線対と、
    上記ワード線及び上記ビット線対に接続されたメモリセ
    ルからなるメモリアレーを有する半導体メモリにおい
    て、上記ビット線対のビット線の間にゲートを所定電位
    にバイアスしたMOSトランジスタを接続し 前記MOSトランジスタのゲートのバイアス電位は、高
    電位側電源電位と低電位側電源電位の間の電位に設定さ
    れ、前記MOSトランジスタは少なくとも読み出し時に
    は線形領域で動作し、少なくとも書き込み時には飽和領
    域で動作する ことを特徴とする半導体メモリ。
  2. 【請求項2】前記MOSトランジスタは、PMOSトラ
    ンジスタである請求項1記載の半導体メモリ。
  3. 【請求項3】互いの位置を前記メモリセルアレー内で偶
    数箇所入れ替えたビット線対と、互いの位置を前記メモ
    リセルアレー内で奇数箇所入れ替えたビット線対を交互
    に配置した請求項1または2に記載の半導体メモリ。
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