JP3153303B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3153303B2 JP3153303B2 JP33470991A JP33470991A JP3153303B2 JP 3153303 B2 JP3153303 B2 JP 3153303B2 JP 33470991 A JP33470991 A JP 33470991A JP 33470991 A JP33470991 A JP 33470991A JP 3153303 B2 JP3153303 B2 JP 3153303B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに係り、ビ
ット線のクロストークノイズを低減し、高速化を図った
半導体メモリに関する。
ット線のクロストークノイズを低減し、高速化を図った
半導体メモリに関する。
【０００２】
【従来の技術】現在実用化されている高集積、かつ、高
速なメモリは、ＭＯＳトランジスタで構成したフリップ
フロップをメモリセルとして使用したメモリがある。本
メモリの一例としては、「アイ イー イー イー ジ
ャーナル オブ ソリッド ステート サーキッツ vo
l.２４, No.５, pp.１２１９−１２２５, October 198
9」（IEEE Journal of Solid State Circuits, vol.２
４, No.５, pp.１２１９−１２２５, October １９８
９）に記載されたものがあげられる。
速なメモリは、ＭＯＳトランジスタで構成したフリップ
フロップをメモリセルとして使用したメモリがある。本
メモリの一例としては、「アイ イー イー イー ジ
ャーナル オブ ソリッド ステート サーキッツ vo
l.２４, No.５, pp.１２１９−１２２５, October 198
9」（IEEE Journal of Solid State Circuits, vol.２
４, No.５, pp.１２１９−１２２５, October １９８
９）に記載されたものがあげられる。
【０００３】図２は従来技術のメモリセルアレー及びセ
ンス回路部分を示した図である。
ンス回路部分を示した図である。
【０００４】ＭＣＡはメモリセルアレー、ＭＣ００，Ｍ
Ｃ０１はメモリセル、Ｗはワード線、Ｂ００，Ｂ０１，
Ｂ１０，Ｂ１１はビット線、ＳＡはセンス回路である。
以下、同図を用いて本回路の動作を簡単に説明する。ま
ず、読み出し動作を考える。今、ワード線Ｗが高電位、
ビット線選択信号ＹＳ０が高電位、ＹＳＢ０が低電位で
あり、メモリセルＭＣ００が選択されているとする。こ
の時、メモリセルMC00に記憶されている情報が読み出し
信号としてビット線Ｂ００，Ｂ０１に出力される。読み
出し信号はＭＯＳトランジスタＭＮＴ０，ＭＮＴ１，Ｍ
ＰＴ０，ＭＰＴ１を経てセンス回路ＳＡに伝達され、セ
ンス回路ＳＡで増幅されデ−タ出力信号ＤＯが得られ
る。
Ｃ０１はメモリセル、Ｗはワード線、Ｂ００，Ｂ０１，
Ｂ１０，Ｂ１１はビット線、ＳＡはセンス回路である。
以下、同図を用いて本回路の動作を簡単に説明する。ま
ず、読み出し動作を考える。今、ワード線Ｗが高電位、
ビット線選択信号ＹＳ０が高電位、ＹＳＢ０が低電位で
あり、メモリセルＭＣ００が選択されているとする。こ
の時、メモリセルMC00に記憶されている情報が読み出し
信号としてビット線Ｂ００，Ｂ０１に出力される。読み
出し信号はＭＯＳトランジスタＭＮＴ０，ＭＮＴ１，Ｍ
ＰＴ０，ＭＰＴ１を経てセンス回路ＳＡに伝達され、セ
ンス回路ＳＡで増幅されデ−タ出力信号ＤＯが得られ
る。
【０００５】次に、書き込み動作を考える。先程と同様
にメモリセルＭＣ００が選択されているとする。メモリ
セルに情報を書き込むには、書き込む情報に応じていず
れか一方のビット線、例えば、Ｂ０１を低電位に駆動す
る。これによりビット線の電位が選択状態のメモリセル
に伝達され書き込みが行なわれる。
にメモリセルＭＣ００が選択されているとする。メモリ
セルに情報を書き込むには、書き込む情報に応じていず
れか一方のビット線、例えば、Ｂ０１を低電位に駆動す
る。これによりビット線の電位が選択状態のメモリセル
に伝達され書き込みが行なわれる。
【０００６】
【発明が解決しようとする課題】メモリチップの高集積
化に伴い、チップ内の配線間隔が小さくなると、配線間
の寄生容量が急激に増加する。このため、高集積メモリ
では隣接配線からのクロストークノイズ対策が重要な設
計課題となっている。特にビット線に出力される読み出
し信号は微小であるため、ノイズの影響を受けやすい。
しかし、従来技術では書き込み時のビット線のクロスト
ークノイズによるアクセス時間の増加について考慮され
ていなかった。
化に伴い、チップ内の配線間隔が小さくなると、配線間
の寄生容量が急激に増加する。このため、高集積メモリ
では隣接配線からのクロストークノイズ対策が重要な設
計課題となっている。特にビット線に出力される読み出
し信号は微小であるため、ノイズの影響を受けやすい。
しかし、従来技術では書き込み時のビット線のクロスト
ークノイズによるアクセス時間の増加について考慮され
ていなかった。
【０００７】以下、この問題を図２を用いて詳しく説明
する。書き込み時には、ビット線を、まず、低電位に駆
動しメモリセルに情報を書き込んだ後に、高電位（読み
出し時の電位）に戻す。この時、隣接するビット線に線
間容量ＣＢ００，ＣＢ０１，ＣＢ１１を介してクロスト
ークノイズが生じる。例えば、ビット線Ｂ０１を駆動す
る場合を考えると、図３のように、ノイズによりビット
線Ｂ００の電位が一時的に高くなる。このため、読み出
し信号の振幅が大きくなり、同図に示すように書き込み
サイクル直後の読み出しサイクルでのアクセス時間ｔＡ
Ａ(write）が増大するという問題があった。
する。書き込み時には、ビット線を、まず、低電位に駆
動しメモリセルに情報を書き込んだ後に、高電位（読み
出し時の電位）に戻す。この時、隣接するビット線に線
間容量ＣＢ００，ＣＢ０１，ＣＢ１１を介してクロスト
ークノイズが生じる。例えば、ビット線Ｂ０１を駆動す
る場合を考えると、図３のように、ノイズによりビット
線Ｂ００の電位が一時的に高くなる。このため、読み出
し信号の振幅が大きくなり、同図に示すように書き込み
サイクル直後の読み出しサイクルでのアクセス時間ｔＡ
Ａ(write）が増大するという問題があった。
【０００８】このように従来技術では、書き込み時のビ
ット線のクロストークノイズにより、書き込みサイクル
直後の読み出しサイクルのアクセス時間が増加するとい
う問題がある。
ット線のクロストークノイズにより、書き込みサイクル
直後の読み出しサイクルのアクセス時間が増加するとい
う問題がある。
【０００９】本発明の目的は、ビット線のクロストーク
ノイズを低減し、高速化を図った半導体メモリを提供す
ることにある。
ノイズを低減し、高速化を図った半導体メモリを提供す
ることにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め第一の発明では、複数のワード線と、複数のビット線
対と、前記ワード線及び前記ビット線対の交点に配置さ
れたメモリセルからなるメモリセルアレーをもつ半導体
メモリにおいて、前記ビット線対間のインピーダンスを
下げる手段を設けている。
め第一の発明では、複数のワード線と、複数のビット線
対と、前記ワード線及び前記ビット線対の交点に配置さ
れたメモリセルからなるメモリセルアレーをもつ半導体
メモリにおいて、前記ビット線対間のインピーダンスを
下げる手段を設けている。
【００１１】また、第二の発明では、第一の発明の半導
体メモリにおいて、前記ビット線対間のインピーダンス
を下げる手段を抵抗により実現している。
体メモリにおいて、前記ビット線対間のインピーダンス
を下げる手段を抵抗により実現している。
【００１２】また、第三の発明では、第一の発明の半導
体メモリにおいて、前記ビット線対間のインピーダンス
を下げる手段をゲートを一定電位にバイアスしたＭＯＳ
トランジスタにより実現している。
体メモリにおいて、前記ビット線対間のインピーダンス
を下げる手段をゲートを一定電位にバイアスしたＭＯＳ
トランジスタにより実現している。
【００１３】さらに、第四の発明では、第三の発明の半
導体メモリにおいて、前記ＭＯＳトランジスタのゲート
のバイアス電位をメモリチップの高電位側電源電位と低
電位側電源電位の中間の電位に設定している。
導体メモリにおいて、前記ＭＯＳトランジスタのゲート
のバイアス電位をメモリチップの高電位側電源電位と低
電位側電源電位の中間の電位に設定している。
【００１４】また、第五の発明では、第三の発明の半導
体メモリにおいて、前記ＭＯＳトランジスタとしてＰＭ
ＯＳトランジスタを使用している。
体メモリにおいて、前記ＭＯＳトランジスタとしてＰＭ
ＯＳトランジスタを使用している。
【００１５】また、第五の発明では、第一から第四の発
明のいずれかの半導体メモリにおいて、互いの位置を前
記メモリセルアレー内で偶数箇所入れ替えたビット線対
と、互いの位置を前記メモリセルアレー内で奇数箇所入
れ替えたビット線対を、交互に配置している。
明のいずれかの半導体メモリにおいて、互いの位置を前
記メモリセルアレー内で偶数箇所入れ替えたビット線対
と、互いの位置を前記メモリセルアレー内で奇数箇所入
れ替えたビット線対を、交互に配置している。
【００１６】
【作用】本発明の半導体メモリでは、ビット線間のイン
ピーダンスを低くできるので、クロストークノイズを低
減することができる。また、ビット線にノイズが生じて
も高速に定常状態に復帰させることができる。
ピーダンスを低くできるので、クロストークノイズを低
減することができる。また、ビット線にノイズが生じて
も高速に定常状態に復帰させることができる。
【００１７】さらに、ビット線間に接続したＭＯＳトラ
ンジスタのゲートのバイアス電位をメモリチップの高電
位側電源電位と低電位側電源電位の中間の電位に設定す
ることで、ＭＯＳトランジスタを経てビット線対間に流
れる電流を低減し、書き込み時にビット線が低電位にな
るまでの時間がほとんど増加せず、書き込みサイクル時
間は増加しないようにできる。
ンジスタのゲートのバイアス電位をメモリチップの高電
位側電源電位と低電位側電源電位の中間の電位に設定す
ることで、ＭＯＳトランジスタを経てビット線対間に流
れる電流を低減し、書き込み時にビット線が低電位にな
るまでの時間がほとんど増加せず、書き込みサイクル時
間は増加しないようにできる。
【００１８】また、ツイステッドビット線構造を採るこ
とにより、さらにクロストークノイズを低減することが
できる。
とにより、さらにクロストークノイズを低減することが
できる。
【００１９】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明の第一の実施例であり従来技術とは、
ビット線対間に抵抗ＲＢ０，ＲＢ１が接続されている点
だけが異なる。本発明では、ビット線間が抵抗で接続さ
れているため、ビット線間のインピーダンスが低い。こ
のため、クロストークノイズの大きさを小さくすること
ができる。また、例えば、ノイズによりビット線Ｂ００
の電位が一時的に高くなっても、抵抗ＲＢ０を介してビ
ット線Ｂ００からＢ０１に電流が流れるので、ビット線
Ｂ００の電位は高速に放電され定常状態に復帰する。本
実施例によれば、ビット線のクロストークノイズを低減
できる。従って、書き込み時のビット線のクロストーク
ノイズにより、書き込みサイクル直後の読み出しサイク
ルのアクセス時間が増加するという問題を防止すること
ができる。
る。図１は本発明の第一の実施例であり従来技術とは、
ビット線対間に抵抗ＲＢ０，ＲＢ１が接続されている点
だけが異なる。本発明では、ビット線間が抵抗で接続さ
れているため、ビット線間のインピーダンスが低い。こ
のため、クロストークノイズの大きさを小さくすること
ができる。また、例えば、ノイズによりビット線Ｂ００
の電位が一時的に高くなっても、抵抗ＲＢ０を介してビ
ット線Ｂ００からＢ０１に電流が流れるので、ビット線
Ｂ００の電位は高速に放電され定常状態に復帰する。本
実施例によれば、ビット線のクロストークノイズを低減
できる。従って、書き込み時のビット線のクロストーク
ノイズにより、書き込みサイクル直後の読み出しサイク
ルのアクセス時間が増加するという問題を防止すること
ができる。
【００２０】図４は本発明の第二の実施例であり、ＰＭ
ＯＳトランジスタによりビット線対間のインピーダンス
を下げた例を示している。ＰＭＯＳトランジスタＭＰ
０，ＭＰ１のゲートは一定電位、ここではメモリチップ
の低電位側電源電位ＶＥＥにバイアスされており、常に
導通状態になっている。この実施例のようにＰＭＯＳト
ランジスタを用いても図１の実施例と同様の効果が得ら
れる。
ＯＳトランジスタによりビット線対間のインピーダンス
を下げた例を示している。ＰＭＯＳトランジスタＭＰ
０，ＭＰ１のゲートは一定電位、ここではメモリチップ
の低電位側電源電位ＶＥＥにバイアスされており、常に
導通状態になっている。この実施例のようにＰＭＯＳト
ランジスタを用いても図１の実施例と同様の効果が得ら
れる。
【００２１】これら二つの実施例では、書き込み時（ビ
ット線Ｂ０１を低電位に駆動するとき）に抵抗ＲＢ０あ
るいはＰＭＯＳトランジスタＭＰ０を経てビット線Ｂ０
０からＢ０１に電流が流れるため、ビット線Ｂ０１が低
電位になるまでの時間が増加し、書き込みサイクル時間
が長くなる。この問題は図５に示す実施例により解決で
きる。
ット線Ｂ０１を低電位に駆動するとき）に抵抗ＲＢ０あ
るいはＰＭＯＳトランジスタＭＰ０を経てビット線Ｂ０
０からＢ０１に電流が流れるため、ビット線Ｂ０１が低
電位になるまでの時間が増加し、書き込みサイクル時間
が長くなる。この問題は図５に示す実施例により解決で
きる。
【００２２】図５は本発明の第三の実施例である。本実
施例ではＰＭＯＳトランジスタのゲートバイアス用の電
源回路ＶＧをチップ内部に設け、ゲート電位をメモリチ
ップの高電位側電源電位と低電位側電源電位の中間に設
定することで、書き込み時にＰＭＯＳトランジスタを経
てビット線Ｂ００からＢ０１に流れる電流を低減し、前
述の問題を回避している。
施例ではＰＭＯＳトランジスタのゲートバイアス用の電
源回路ＶＧをチップ内部に設け、ゲート電位をメモリチ
ップの高電位側電源電位と低電位側電源電位の中間に設
定することで、書き込み時にＰＭＯＳトランジスタを経
てビット線Ｂ００からＢ０１に流れる電流を低減し、前
述の問題を回避している。
【００２３】以下、第二の実施例（図４）と本実施例
（図５）でこの電流の大きさを比較し、本実施例の効果
を定量的に説明する。なお、以下ではＥＣＬ(Emitter C
oupledLogic）インターフェイスのメモリ（電源電圧−
５.２Ｖ）について考えることにする。
（図５）でこの電流の大きさを比較し、本実施例の効果
を定量的に説明する。なお、以下ではＥＣＬ(Emitter C
oupledLogic）インターフェイスのメモリ（電源電圧−
５.２Ｖ）について考えることにする。
【００２４】一般に、ＰＭＯＳトランジスタのソース・
ドレイン間に流れる電流ＩＳＤは以下のように近似でき
る。
ドレイン間に流れる電流ＩＳＤは以下のように近似でき
る。
【００２５】すなわち、ソース・ドレイン間の電圧ＶＳ
Ｄが小さく線形領域で動作している場合は、
Ｄが小さく線形領域で動作している場合は、
【００２６】
【数１】
【００２７】で近似できる。また、ＶＳＤが大きく飽和
領域で動作している場合は、
領域で動作している場合は、
【００２８】
【数２】
【００２９】で近似できる。
【００３０】すなわち、線形領域で動作している場合は
ＩＳＤはＶＳＧ−ＶＴに比例し、飽和領域で動作してい
る場合はＶＳＧ−ＶＴの二乗に比例する。
ＩＳＤはＶＳＧ−ＶＴに比例し、飽和領域で動作してい
る場合はＶＳＧ−ＶＴの二乗に比例する。
【００３１】ＰＭＯＳトランジスタのゲート電位は第二
の実施例では−５.２Ｖ 、本実施例では０Ｖと−５.２
Ｖ の中間の電位、例えば−３.３Ｖ に設定される。ま
ず読み出し状態を考える。一般に読み出し時のビット線
の電位は−１.６Ｖ 程度に設定される。従って、ＰＭＯ
Ｓのソース・ゲート間電圧ＶＳＧは、第二の実施例で
３.６Ｖ 、本実施例では１.７Ｖ となる。
の実施例では−５.２Ｖ 、本実施例では０Ｖと−５.２
Ｖ の中間の電位、例えば−３.３Ｖ に設定される。ま
ず読み出し状態を考える。一般に読み出し時のビット線
の電位は−１.６Ｖ 程度に設定される。従って、ＰＭＯ
Ｓのソース・ゲート間電圧ＶＳＧは、第二の実施例で
３.６Ｖ 、本実施例では１.７Ｖ となる。
【００３２】読み出し状態では、読み出し信号の振幅は
およそ５０ｍＶであるので図６に示すように線形領域で
動作している。このため、ＩＳＤはＶＳＧ−ＶＴに比例
する。ＶＴ＝１Ｖとすると、ＶＳＧ−ＶＴは第二の実施
例で２.６Ｖ 、本実施例では０.７Ｖ となり、ゲート幅
が同じ場合は本実施例では第二の実施例の１／３.７し
か電流が流れない。従って、ゲート幅を第二の実施例の
３.７ 倍に設計することで、図５に示すように読み出し
時の動作点を第二の実施例と同じ点に設定することがで
きる。
およそ５０ｍＶであるので図６に示すように線形領域で
動作している。このため、ＩＳＤはＶＳＧ−ＶＴに比例
する。ＶＴ＝１Ｖとすると、ＶＳＧ−ＶＴは第二の実施
例で２.６Ｖ 、本実施例では０.７Ｖ となり、ゲート幅
が同じ場合は本実施例では第二の実施例の１／３.７し
か電流が流れない。従って、ゲート幅を第二の実施例の
３.７ 倍に設計することで、図５に示すように読み出し
時の動作点を第二の実施例と同じ点に設定することがで
きる。
【００３３】次に書き込み状態を考える。書き込み時に
は一方のビット線の電位は読み出し時と同じ−１.６Ｖ
であり、他方のビット線の電位は低電位側電源電位と同
じ−５.２Ｖ 程度に駆動される。従って、ＰＭＯＳトラ
ンジスタのソース・ゲート間電圧ＶＳＧは、第二の実施
例で３.６Ｖ 、本実施例では１.７Ｖ となる。また、ソ
ース・ドレイン電圧ＶＳＤは３.６Ｖであり、図６に示
すように飽和領域で動作している。このため、ＩＳＤは
ＶＳＧ−ＶＴの二乗に比例する。ＶＳＧ−ＶＴの二乗は
第二の実施例で６.８Ｖ2、本実施例では０.５Ｖ2とな
る。ここで、先程の理由により本実施例では第二の実施
例よりもゲート幅を３.７ 倍大きく設計することを考慮
すると、本実施例では第二の実施例の１／３.７ しか電
流が流れないことがわかる。
は一方のビット線の電位は読み出し時と同じ−１.６Ｖ
であり、他方のビット線の電位は低電位側電源電位と同
じ−５.２Ｖ 程度に駆動される。従って、ＰＭＯＳトラ
ンジスタのソース・ゲート間電圧ＶＳＧは、第二の実施
例で３.６Ｖ 、本実施例では１.７Ｖ となる。また、ソ
ース・ドレイン電圧ＶＳＤは３.６Ｖであり、図６に示
すように飽和領域で動作している。このため、ＩＳＤは
ＶＳＧ−ＶＴの二乗に比例する。ＶＳＧ−ＶＴの二乗は
第二の実施例で６.８Ｖ2、本実施例では０.５Ｖ2とな
る。ここで、先程の理由により本実施例では第二の実施
例よりもゲート幅を３.７ 倍大きく設計することを考慮
すると、本実施例では第二の実施例の１／３.７ しか電
流が流れないことがわかる。
【００３４】このように、本実施例によれば読み出し時
の動作点を同じに設計し、かつ、書き込み時に第二の実
施例の１／３.７ しかＰＭＯＳトランジスタに電流を流
さないようにできる。従って、書き込み時にビット線が
低電位になるまでの時間がほとんど増加せず、書き込み
サイクル時間は増加しないようにできる。
の動作点を同じに設計し、かつ、書き込み時に第二の実
施例の１／３.７ しかＰＭＯＳトランジスタに電流を流
さないようにできる。従って、書き込み時にビット線が
低電位になるまでの時間がほとんど増加せず、書き込み
サイクル時間は増加しないようにできる。
【００３５】図７は本発明の第四の実施例であり、本発
明とツイステッドビット線構造を組み合わせた例を示し
たものである。図に示すようにビット線対の位置関係を
メモリアレーの中で交差させると、隣接ビット線対間の
配線容量、例えばビット線Ｂ０１とＢ１０間の容量は図
１の実施例の１／４に低減することができる。これによ
り、図５の実施例よりもさらにクロストークノイズを低
減することができる。
明とツイステッドビット線構造を組み合わせた例を示し
たものである。図に示すようにビット線対の位置関係を
メモリアレーの中で交差させると、隣接ビット線対間の
配線容量、例えばビット線Ｂ０１とＢ１０間の容量は図
１の実施例の１／４に低減することができる。これによ
り、図５の実施例よりもさらにクロストークノイズを低
減することができる。
【００３６】図８は本発明の第五の実施例であり、内部
電源回路ＶＧの構成例を示したものである。ここに示し
た電源回路はバイポーラＬＳＩで多用されるものであ
り、その出力電位Ｖｏは、
電源回路ＶＧの構成例を示したものである。ここに示し
た電源回路はバイポーラＬＳＩで多用されるものであ
り、その出力電位Ｖｏは、
【００３７】
【数３】
【００３８】で近似され、Ｒ１／Ｒ２を適当な値に設定
することで任意の電位を発生することができる。また、
電源電圧が変動してもＶｏは変動しないので、ＰＭＯＳ
トランジスタの導通状態を安定に制御することができ
る。なお、ここではバイポーラトランジスタで構成した
内部電源回路の例を示したが、ＭＯＳトランジスタを用
いても同様の電源回路を構成できる。
することで任意の電位を発生することができる。また、
電源電圧が変動してもＶｏは変動しないので、ＰＭＯＳ
トランジスタの導通状態を安定に制御することができ
る。なお、ここではバイポーラトランジスタで構成した
内部電源回路の例を示したが、ＭＯＳトランジスタを用
いても同様の電源回路を構成できる。
【００３９】図９は本発明の第六の実施例であり、本発
明と組み合わせるのに好適なメモリセルの構成例を示し
たものである。（ａ）は負荷抵抗ＲＬ０，ＲＬ１とＮＭ
ＯＳトランジスタＭＤ０，ＭＤ１で構成したインバータ
二つでフリップフロップを構成したメモリセルの例を示
している。Ｗはワード線、Ｂ０，Ｂ１はビット線にそれ
ぞれ接続される。このメモリセルはＰＭＯＳトランジス
タを使わないで構成しているので、ウェル分離領域が不
要であるため占有面積を小さくできるという利点があ
る。
明と組み合わせるのに好適なメモリセルの構成例を示し
たものである。（ａ）は負荷抵抗ＲＬ０，ＲＬ１とＮＭ
ＯＳトランジスタＭＤ０，ＭＤ１で構成したインバータ
二つでフリップフロップを構成したメモリセルの例を示
している。Ｗはワード線、Ｂ０，Ｂ１はビット線にそれ
ぞれ接続される。このメモリセルはＰＭＯＳトランジス
タを使わないで構成しているので、ウェル分離領域が不
要であるため占有面積を小さくできるという利点があ
る。
【００４０】（ｂ）はＰＭＯＳトランジスタＭＰ０，Ｍ
Ｐ１とＮＭＯＳトランジスタＭＤ０，ＭＤ１で構成した
ＣＭＯＳインバータ二つでフリップフロップを構成した
メモリセルの例を示している。このメモリセルはＣＭＯ
Ｓ回路で構成されるため、消費電力が極めて小さいとい
う利点がある。
Ｐ１とＮＭＯＳトランジスタＭＤ０，ＭＤ１で構成した
ＣＭＯＳインバータ二つでフリップフロップを構成した
メモリセルの例を示している。このメモリセルはＣＭＯ
Ｓ回路で構成されるため、消費電力が極めて小さいとい
う利点がある。
【００４１】（ｃ）は（ｂ）のメモリセルにおいてメモ
リセルの電源電圧をＶＣＣ−ＶＥＥよりも小さく制限し
た場合を示している。ＶＡ，ＶＢはメモリセルの電源電
圧であり、チップ外部から供給してもよいし、チップ内
に電源回路を設けて内部発生させてもよい。メモリセル
の電源電圧をチップの電源電圧よりも小さく制限するこ
とにより、ワード線及びビット線の駆動振幅を低減する
ことができる。これにより、ワード線駆動回路及びビッ
ト線駆動回路をＥＣＬ回路で構成できるようになるので
より一層の高速化が期待できる。
リセルの電源電圧をＶＣＣ−ＶＥＥよりも小さく制限し
た場合を示している。ＶＡ，ＶＢはメモリセルの電源電
圧であり、チップ外部から供給してもよいし、チップ内
に電源回路を設けて内部発生させてもよい。メモリセル
の電源電圧をチップの電源電圧よりも小さく制限するこ
とにより、ワード線及びビット線の駆動振幅を低減する
ことができる。これにより、ワード線駆動回路及びビッ
ト線駆動回路をＥＣＬ回路で構成できるようになるので
より一層の高速化が期待できる。
【００４２】
【発明の効果】本発明によれば、ビット線のクロストー
クノイズを低減し、高速化を図った半導体メモリを提供
することができる。
クノイズを低減し、高速化を図った半導体メモリを提供
することができる。
【図１】本発明の第一の実施例を示したブロック図。
【図２】従来技術を示したブロック図。
【図３】従来技術の動作波形図。
【図４】本発明の第二の実施例を示したブロック図。
【図５】本発明の第三の実施例を示したブロック図。
【図６】本発明の動作説明図。
【図７】本発明の第四の実施例を示したブロック図。
【図８】ＶＧの構成例を示した回路図。
【図９】メモリセルの構成例を示した図。
ＭＣ００，ＭＣ０１…メモリセル、Ｗ…ワード線、Ｂ０
０〜Ｂ２１…ビット線、ＲＢ０，ＲＢ１…抵抗、ＭＰ
０，ＭＰ１…ＰＭＯＳトランジスタ、ＶＧ…内部電源回
路、ＳＡ…センス回路、ＤＯ…デ−タ出力信号。
０〜Ｂ２１…ビット線、ＲＢ０，ＲＢ１…抵抗、ＭＰ
０，ＭＰ１…ＰＭＯＳトランジスタ、ＶＧ…内部電源回
路、ＳＡ…センス回路、ＤＯ…デ−タ出力信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 南部 博昭 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所 中央研究所内 (56)参考文献 特開 昭56−117389（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419
Claims (3)
- 【請求項１】複数のワード線と、複数のビット線対と、
上記ワード線及び上記ビット線対に接続されたメモリセ
ルからなるメモリアレーを有する半導体メモリにおい
て、上記ビット線対のビット線の間にゲートを所定電位
にバイアスしたＭＯＳトランジスタを接続し、 前記ＭＯＳトランジスタのゲートのバイアス電位は、高
電位側電源電位と低電位側電源電位の間の電位に設定さ
れ、前記ＭＯＳトランジスタは少なくとも読み出し時に
は線形領域で動作し、少なくとも書き込み時には飽和領
域で動作する ことを特徴とする半導体メモリ。 - 【請求項２】前記ＭＯＳトランジスタは、ＰＭＯＳトラ
ンジスタである請求項１記載の半導体メモリ。 - 【請求項３】互いの位置を前記メモリセルアレー内で偶
数箇所入れ替えたビット線対と、互いの位置を前記メモ
リセルアレー内で奇数箇所入れ替えたビット線対を交互
に配置した請求項１または２に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33470991A JP3153303B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33470991A JP3153303B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166379A JPH05166379A (ja) | 1993-07-02 |
| JP3153303B2 true JP3153303B2 (ja) | 2001-04-09 |
Family
ID=18280343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33470991A Expired - Fee Related JP3153303B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153303B2 (ja) |
-
1991
- 1991-12-18 JP JP33470991A patent/JP3153303B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05166379A (ja) | 1993-07-02 |
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