DE69215166T2

DE69215166T2 - Halbleiterspeicher

Info

Publication number: DE69215166T2
Application number: DE69215166T
Authority: DE
Inventors: Isao Fukushi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-03-20
Filing date: 1992-03-18
Publication date: 1997-06-05
Anticipated expiration: 2012-03-19
Also published as: EP0530374A4; US5315556A; WO1992016945A1; KR930700949A; KR950014909B1; JP2569986B2; EP0530374B1; JPH05144274A; EP0530374A1; DE69215166D1

Description

Die Erfindung betrifft einen Halbleiterspeicher und bezieht sich insbesondere auf die Verbesserung eines Leseverstärkers in einem aus Bi-CMOS-Schaltungen bestehenden statischen RAM in einem Halbleiterspeicher.
Bei einem aus Bi-CMOS-Schaltungen bestehenden RAM, in dem auf dem ein und demselben Chip ein bipolarer Transistor und p-Kanal- und n-Kanal-MOS-Transistoren ausgebildet sind, werden Maßnahmen ergriffen, um die Schwankung des Potentialpegels auf einer gemeinsamen Datenleitung so klein wie möglich zu halten. Diese Schwankung wird benötigt, um sowohl die Lese- als auch die Schreibvorgänge zu aktivieren, so daß eine Verschiebung zwischen dem "H"-Pegel und dem "L"-Pegel, die auf der gemeinsamen Datenleitung in beiden Richtungen stattfindet, schneller erfolgen kann.
Anhand von Fig. 1 und 2 sei ein statisches RAM beschrieben, das aus herkömmlichen Bi- CMOS-Schaltungen besteht. Fig. 1 zeigt die Schaltung einer Speicherzelle und einer Bit- Auswahleinrichtung in einem herkömmlichen statischen RAM. Fig. 2 zeigt die Schaltung eines herkömmlichen Leseverstärkers und seines Eingabe/Ausgabe-(I/O)-Teils in einem herkömmlichen statischen RAM. In der Anordnung von Fig. 1 umfaßt das statische RAM eine Anzahl von Speicherzellen 11, 11', die in entsprechenden Spalten 33 und 33' und Zeilen angeordnet sind. Die Speicherzellen 11 und 11' in den Spalten 33 und 33' werden von zugeordneten Signalleitungen Xm und Xm' und von zugeordneten Wortleitungen in jeder Zeile beaufschlagt. Wenn die Signalleitungen Xm und Xm' auf dem logischen Pegel "H" sind, wird eine der Speicherzellen 11 oder 11' mit einem Paar von Bitleitungen 25a und 25b verbunden, die in jeder Spalte angeordnet sind.
Jedem Paar von Bitleitungen 25a und 25b sind Bit-Auswahleinrichtungen 32 und 32' zugeordnet. Diese umfassen einen Spaltenschalter, der aus zwei Paaren von Transistoren besteht, nämlich einem Paar von n-Kanal-MOS-Transistoren 9a, 9b und einem Paar von p-Kanal-MOS-Transistoren 8a, 8b, und außerdem Bitleitungs-Lasttransistoren 10a und 10b aufweist, die von p-Kanal-MOS-Transistoren gebildet werden. Jeder dieser Spaltenschalter 8a und 8b wird in Abhängigkeit von dem logischen Pegel "L" einer Spaltenadresse Yn in den leitenden Zustand gesteuert und verbindet das entsprechende Paar von Bitleitungen 25a und 25b mit einem Paar von gemeinsamen Datenleitungen 26a und 26b. Auch die Bitleitungs-Lasttransistoren 10a und 10b werden leitend und verbinden das Paar von Bitleitungen 25a und 25b mit einer auf Konstantspannungsquelle VRS 22 (deren Spannung z.B. -0,8 V beträgt). Nach dem Leitendwerden der Spaltenschalter 8a und 8b verbinden die gemeinsamen Datenleitungen 26a und 26b eine der Speicherzellen 11 oder 11', die durch eine Spaltenadresse und eine Zeilenadresse ausgewählt ist, mit einem Leseverstärker.
Nach der Darstellung in Fig. 2 umfaßt ein Leseverstärker 31 einen Differenzverstärker, der eine ECL-Schaltung bildet und die Signale auf der gemeinsamen Datenleitung 26a, 26b an den Basiselektroden von bipolaren Transistoren 5a und 5b aufnimmt und die verstärkten Ergebnisse als Ausgangssignale 16a und 16b des Leseverstärkers 31 ausgibt, ferner ein Paar von Schreib-n-Kanal-MOS-Transistoren 4a und 4b, die eine Schreibeinrichtung bilden und ein aus einem Schreibsignal und aus Schreibdaten bestehendes Eingangssignal aufnehmen sowie eine der gemeinsamen Datenleitungen 26a und 26b auf der Basis der Schreibdaten mit einer Stromquelle VEE (z.B. -4,5 V) 224 verbinden, sowie Datenleitungs- Lasttransistoren 3a und 3b, die aus einem Paar von n-Kanal-MOS-Transistoren bestehen und leitend sind, wenn sich die Schalttransistoren 4a und 4b in nichtleitendem Zustand befinden, und die so eine Verbindung zwischen der Spannungsquelle VRS 22 und jeder der gemeinsamen Datenleitungen 26a und 26b ermöglichen und während der Leseoperation einen Lesestrom an eine Speicherzelle liefern.
In dem Eingangsteil des Leseverstärkers 31 sind Gatterschaltungen angeordnet, nämlich ein Paar von NOR-Gliedern 2a und 2b, die an einem ihrer Anschlüsse ein Schreibsignal WE' (im folgenden repräsentiert WE' ein Signal WE mit Überstrich) als Eingangssignal aufnehmen, und ein Daten-Eingangsgatter 1, das beim Empfang von Schreibdaten Din diese Schreibdaten und ein invertiertes Signal auf der Basis der Schreibdaten dem anderen Anschluß der erwähnten NOR-Glieder 2a bzw. 2b zuführt. Die Ausgangssignale der einzelnen NOR-Glieder 2a und 2b werden den Gate-Elektroden der Schalttransistoren 4a und 4b und den Gate-Elektroden der Datenleitungs-Lasttransistoren 3a und 3b zugeführt.
In dem oben beschriebenen statischen RAM liegt das Schreibsignal WE' während der Leseoperation (nicht Schreiboperation!) auf "H"-Pegel, wobei es den Ausgang der beiden NOR-Glieder 2a und 2b, die den Eingangsteil des Leseverstärkers bilden, auf "L"-Pegel bringt und jeden der Datenleitungs-Lasttransistoren 3a und 3b in den leitenden Zustand steuert. Außerdem ist eine Speicherzelle, die während der Leseoperation auf der Basis einer Zeilenadresse und einer Spaltenadresse ausgewählt ist, mit dem Paar von gemeinsamen Datenleitungen 26a und 26b verbunden. Diese Beschreibung, die sich an Fig. 1 ausrichtet, geht davon aus, daß die Speicherzelle 11 in Spalte 33 die ausgewählte Speicherzelle ist und daß ein darin vorhandener Treiber-MOS-Transistor 13a entsprechend der in der Speicherzelle 11 gespeicherten Daten in den leitenden Zustand geschaltet ist.
Der Strom aus dem Datenleitungs-Lasttransistor 3a fließt über die gemeinsame Datenleitung 26a in die Bitleitung 25a und erreicht so über den Treiber-MOS-Transistor 13a der Speicherzelle 11 die Stromquelle VEE 24. Durch einen Spannungsabfall an dem Datenleitungs-Lasttransistor 3a fällt das Potential auf diese gemeinsame Datenleitung 26a signifikant ab. Die andere gemeinsame Datenleitung 26b hat jedoch das gleiche Potential wie die Spannungsquelle VRS 22, weil an dem Datenleitungs-Lasttransistor 3b kein Spannungsabfall auftritt, da der Treiber-MOS-Transistor 13b ausgeschaltet ist. Der aus den bipolaren Transistoren 5a und 5b, den Lastwiderständen 6a und 6b und einer Konstantstromquelle 15 bestehende Differenzverstärker detektiert und verstärkt die Potentialdifferenz zwischen diesen gemeinsamen Datenleitungen 26a und 26b und gibt das Ergebnis in Form der Ausgangssignale 16a und 16b des Leseverstärkers 31 aus.
Während der Schreiboperation wird das Schreibpotential WE' auf "L"-Pegel gesetzt. Einer der Ausgänge 27a bzw. 27b der NOR-Glieder 2a und 2b wird auf der Basis der Schreibdaten Din auf "H"-Pegel, der andere Ausgang auf "L"-Pegel gebracht. Unter der Voraussetzung, daß diese Schreibdaten Din auf logischen "L"-Pegel liegen, befindet sich der Ausgang 27a auf "H"-Pegel und der Ausgang 27b auf "L"-Pegel. Der Datenleitungs-Lasttransistor 3a ist nichtleitend, während der Datenleitungs-Lasttransistor 3b leitend ist. Der Schreib-Transistor 4a ist leitend, während der Schreib-Transistor 4b nichtleitend ist. Da sich das Schreibsignal WE' auf "L"-Pegel befindet, befinden sich die n-Kanal-MOS-Schreib-Spaltenschalter 9a und 9b, die den Spaltenschalter der Bit-Auswahleinrichtung 32 bilden, in ihrem leitenden Zustand, während die Bitleitungs-Lasttransistoren 10a und 10 nichtleitend sind. Der andere Spaltenschalter, nämlich der p-Kanal-MOS-Transistor 8a befindet sich in seinem leitenden Zustand, da die Zeilenadresse auf "L"-Pegel liegt.
Infolgedessen fließt ein Schreibstrom über eine Spannungsquelle VCC 23 (mit einer Spannung von z.B. 0 V) der Speicherzelle, einen Speicherzellen-Lastwiderstand 14a, einen Transfer-MOS-Transistor 12a, den n-Kanal-Transistor 9b und den p-Kanal-Transistor 8a, die gemeinsam Spaltenschalter bilden, die gemeinsame Datenleitung 26a und den Schreib-Transistor 4a in die Stromquelle VEE 24. Das Potential der Bitleitung 25a wird auf das Potential der Stromquelle VEE 24 abgesenkt, die eine Spannung von beispielsweise -4,5 V hat. Da der andere Schalttransistor 4b nichtleitend ist, ist andererseits das Potential der Bitleitung 25b etwa gleich dem Potential der Stromquelle VRS 22, z.B. -0,8 V. Die jeweiligen Potentiale der Bitleitungen 25a und 25b steuern den Treiber-MOS-Transistor 13b der Speicherzelle 11 zwangsweise in den nichtleitenden Zustand, steuern den anderen Treiber-MOS-Transistor 13a in den leitenden Zustand und vervollständigen die Schreiboperation für die Daten Din. Wenn die Schreibdaten Din "H"-Pegel haben, wird die Schreiboperation in der gleichen Weise ausgeführt, wie dies beschrieben wurde, mit der Ausnahme, daß die betreffenden Bitleitungspotentiale der Bitleitungen 25a und 25b den Treiber-MOS-Transistor 13a (und nicht den Transistor 13b) der Speicherzelle 11 zwangsweise in den nichtleitenden Zustand steuern und den anderen Treiber-MOS-Transistor 13b (und nicht den Transistor 13a) in den leitenden Zustand steuern.
In jeder Spalte, die nicht auf der Basis einer Spaltenadresse ausgewählt ist, sind allen-Kanal- und p-Kanal-MOS-Transistoren 8a, 9a, 8b und 9b, die Spaltenschaltmittel verkörpern, nichtleitend, wobei die ihnen zugeordneten Bitleitungen von den gemeinsamen Datenleitungen 26a und 26b abgetrennt sind und die Bitleitungs-Lasttransistoren 10a und 10b die Daten der auf der Basis der Spaltenadresse ausgewählten Speicherzelle halten, weil sie in den leitenden Zustand gesteuert sind.
In dem oben beschriebenen bekannten statischen RAM haben die Basiselektroden der den Differenzverstärker des Leseverstärkers bildenden bipolaren Transistoren 5a und 5b unterschiedliche Potentiale, d.h., die Basiselektrode eines Transistors befindet sich etwa auf dem gleichen Potentialpegel wie die Stromquelle VRS 22, während die Basiselektrode des anderen Transistors auf einem Potential liegt, das etwa auf das Potential der Stromquelle VEE 24 abgesenkt ist. Diese Potentialdifferenz führt zu dem Problem, daß zwischen dem Emitter und der Basiselektrode des jeweils anderen Transistors eine Rückwärtsspannung liegt. Es wird normalerweise empfohlen, daß die E-B-Rückwärtsspannungsfestigkeit eines Transistors in einer integrierten Schaltung unter 5 V gehalten wird. Diese Spannung sollte um so niedriger sein, je feiner das Maskenmuster ist. Es ist beispielsweise bekannt, daß diese E-B-Rückwärtsspannungsfestigkeit in einem extrem feinen Maskenmuster etwa 2 bis 3 V beträgt. Ein ernsthafter Nachteil herkömmlicher statischer RAMs besteht darin, daß die oben erwähnte Rückwärtsspannung die E-B-Rückwärtsspannungsfestigkeit überschreitet.
Die Größe der Emitter-Basis-Rückwärtsspannung, die an den Transistoren der ECL-Schaltung anliegt, wird durch [VEE] - [VRS] - [VBE] dargestellt (wobei die eckige Klammer [ ] wie bei [VEE] einen Absolutwert bedeutet). Wen man berücksichtigt, daß der Basis-Emitter- Spannungsabfall VBE in Durchlaßrichtung eines Transistors normalerweise etwa 0,8 V beträgt und davon ausgeht, daß die Spannungen jeder Stromquelle die in der vorangehenden Diskussion als Beispiele angegebenen Werte (VEE = -4,5 V, VRS = 0,8 V) haben, beträgt die Rückwärtsspannung an der Emitter-Basis-Strecke 2,9 V. Dieser Wert bedeutet, daß ein Problem zu erwarten ist, da die Emitter-Basis-Rückwärtsspannung die zulässige Emitter- Basis-Rückwärtsspannung BVEB für einen Transistor in einer integrierten Schaltung mit feinem Maskenmuster überschreiten kann und daß Transistoren in dieser Schaltung aufgrund der Durchbruchfestigkeit zu einer Verschlechterung der Kennwerte oder einem permanenten Durchbruch neigen. Es ist bekannt, daß selbst dann, wenn die Emitter-Basis-Rückwärtsspannung die E-B-Rückwärtsspannungsfestigkeit BVEB nicht überschreitet, einige Transistortypen, z.B. ein selbstausrichtender Polysilizium-Basis-Transistor, aufgrund einer relativ großen E-B-Rückwärtsspannung zu einer Verschlechterung der Kennwerte, einschließlich einer Reduzierung der Stromverstärkung hfe, neigen. Deshalb sollte bei der Verwendung eines solchen Transistors die Emitter-Basis-Rückwärtsspannung nicht nur kleiner als die E-B- Rückwärtsspannungsfestigkeit sondern überhaupt so niedrig wie möglich gehalten werden.
Ein aus Bi-CMOS-Schaltungen bestehendes statisches RAM hat den Nachteil, daß die unteren Grenzen der Potentialschwankung der Bitleitungen 25a und 25b und der gemeinsamen Datenleitungen 26a und 26b durch den niedrigsten detektierbaren Pegel des Leseverstärkers bestimmt werden. Diese unteren Grenzen der Potentialschwankung liegen jeweils z.B. bei etwa 50 mV. Wenn man die Potentialschwankung unabhängig von dem kleinsten detektierbaren Pegel des Leseverstärkers auf einem niedrigen Pegel hält, erlaubt dies eine rasche Verschiebung auf jeden spezifizierten Potentialpegel der mit einer großen Nebenkapazität behafteten gemeinsamen Datenleitungen und Bitleitungen, so daß eine Beschleunigung des statischen RAMs erreicht wird. Obwohl diese Tatsache bekannt ist, unterliegt ein herkömmliches statisches RAM der oben erwähnten Beschränkung, so daß seine Beschleunigung auf ein gewisses Maß begrenzt ist.
Obwohl eine Reduzierung der Potentialschwankung, wie oben beschrieben, während der Leseoperation tatsächlich erreicht wird, wird der Potentialpegel der Bitleitung 25a während der Schreiboperation auf den Potentialpegel der Stromquelle VEE herabgesetzt. Es wir deshalb Zeit benötigt, um von diesem Potentialpegel zu dem ursprünglichen Potentialpegel zurückzukehren, der während der Leseoperation beibehalten wird, wobei diese Rückkehr mit Hilfe des Datenleitungs-Lasttransistors 3a und des Bitleitungs-Transistors 10a bewerkstelligt wird. Wenn die Rückkehr zu dem ursprünglichen Potentialpegel nicht vor dem nächsten Lesezyklus beendet ist, hat dies einen negativen Einfluß auf die Zugriffszeit. Außerdem wird die Beschleunigung eines statischen RAMs verhindert.
Es ist deshalb ein Hauptziel der vorliegenden Erfindung, einen neuartigen und zweckmäßigen Halbleiterspeicher zur Verfügung zu stellen, der in der Lage ist, die Nachteile der oben beschriebenen herkömmlichen Technologie zu beseitigen.
Im Hinblick auf die Nachteile des oben erwähnten statischen RAMs, das aus Bi-CMOS- Schaltungen besteht, ist es ein Ziel der vorliegenden Erfindung einen Halbleiterspeicher in Form eines aus Bi-CMOS-Schaltung bestehenden statischen RAMs zu schaffen, dessen Leseverstärkerteil in der Weise verbessert ist, daß keine Rückwärtsspannung zwischen dem Emitter und der Basis eines Transistors eines Differenzverstärkers auftritt, und dadurch eine Verschlechterung der Kennwerte des Transistors oder sein Durchbruch verhindert ist, daß ferner die Potentialschwankungen der mit einer großen Nebenkapazität behafteten Datenleitungen und Bitleitungen ohne Rücksicht auf den niedrigsten detektierbaren Pegel des Leseverstärkers auf einem niedrigen Pegel gehalten werden können und im Anschluß an die Schreiboperation und vor dem Übergang zu dem nächsten Lesezyklus eine Beschleunigung der Potentialpegeländerung der Datenleitungen und der Bitleitungen erreicht wird.
Dieses Ziel der vorliegenden Erfindung kann durch einen Halbleiterspeicher mit den Merkmalen des Anspruchs 1 erreicht werden.
Der Halbleiterspeicher gemäß der Erfindung enthält vorzugsweise hochohmige Widerstände, über die die Emitter des Paares von bipolaren Transistoren mit der ersten Stromquelle verbunden sind.
Fig. 1 zeigt das Schaltungsdiagramm einer Speicherzelle und einer Bit-Auswahleinrichtung in einem herkömmlichen statischen RAM,
Fig. 2 zeigt das Schaltungsdiagramme eines herkömmlichen Leseverstärkers und von dessen Eingabelausgabe-(I/O)-Teil in dem herkömmlichen statischen RAM,
Fig. 3 zeigt das Schaltungsdiagramm eines Leseverstärkers und seiner I/O-Einrichtung nach einem ersten Ausführungsbeispiel der Erfindung,
Fig. 4 zeigt das Schaltungsdiagramme einer Speicherzelle und einer Bit-Auswahleinrichtung in dem ersten Ausführungsbeispiel,
Fig. 5 zeigt das Schaltungsdiagramm eines Hauptteils des zweiten Ausführungsbeispiels,
Fig. 6 zeigt das Schaltungsdiagramm eines Hauptteils des dritten Ausführungsbeispiels,
Fig. 7 zeigt das Schaltungsdiagramm eines Hauptteils des vierten Ausführungsbeispiels,
Fig. 8 zeigt das Schaltungsdiagramm eines Hauptteils des fünften Ausführungsbeispiels
Fig. 9 zeigt das Schaltungsdiagramm eines Hauptteils des sechsten Ausführungsbeispiels.
Anhand der Schaltungsdiagramme von Fig. 3 und 4, in denen ein Ausführungsbeispiel der Erfindung dargestellt ist, seien die Merkmale der vorliegenden Erfindung, in denen diese sich von dem herkömmlichen Halbleiterspeicher unterscheidet, näher beschrieben. Fig. 3 zeigt das Schaltungsdiagramm eines Leseverstärkers, der dem herkömmlichen Leseverstärker von Fig. 2 entspricht. In ähnlicher Weise zeigt Fig. 4 ein Schaltungsdiagramm, das Fig. 1 entspricht.
Der in Fig. 3 mit 31 bezeichnete Leseverstärker unterscheidet sich von dem herkömmlichen Leseverstärker darin, daß in den auf die NOR-Gliedern 2a und 2b folgenden Stufen Inverter-Gatterschaltungen 43a, 44a und 43b, 44b angeordnet sind, daß ein Paar von bipolaren Transistoren 41a und 41b vorgesehen ist, deren Kollektoren mit den Basiselektroden des Paares von bipolaren Transistoren 5a bzw. 5b verbunden sind, die einen Differenzverstärker bilden und deren Emitter mit den Datenleitungen 26a bzw. 26b verbunden sind und deren Basiselektroden die Ausgangssignale der Inverter-Gatterschaltungen 43a, 44a und 43b, 44b aufnehmen, ferner darin, daß zwischen den Kollektoren der oben genannten bipolaren Transistoren 41a, 41b und der Spannungsquelle (Spannungsquelle VRS) 22 p-Kanal- MOS-Transistoren 42a und 42b angeordnet sind, die Lastmittel darstellen, deren Gate-Elektroden mit einer eine Lasteinrichtung bildenden Versorgungsquelle (VEE-Versorgungsquelle) 24 mit niedrigem Potential verbunden sind, sowie darin, daß die Emitter des Paares von bipolaren Transistoren 41a und 41b über Widerstände 45a und 45b mit der VEE-Versorgungsquelle 24 verbunden sind.
Die in Fig. 4 dargestellte Bit-Auswahleinrichtung 32 unterscheidet sich von der in Fig. 1 dargestellten Bit-Auswahleinrichtung darin, daß anstelle des NOR-Glieds 7 ein inverter 40 vorgesehen ist, und daß separat eine Spannungsquelle VRC 21 (VRC = VRS - VBE) vorgesehen ist, die so angeordnet ist, daß sie die Source-Elektrode der Bitleitungs-Lasttransistoren 10a und 10b der Bit-Auswahleinrichtung 32 mit Strom versorgt. Die übrigen Konfigurationen in Fig. 4 sind gegenüber den entsprechenden Konfigurationen von Fig. 1 unverändert. Die Transistoren 10a und 10b sind nichtleitend, wenn eine Auswahl für Schreib- und Lesevorgänge getroffen ist, und leitend, wenn keine Auswahl getroffen ist.
Während der Leseoperation nimmt das Schreibsignal WE' "H"-Pegel an. Die Schreib-Transistoren (n-Kanal-MOS-Transistoren) 4a und 4b werden nichtleitend und die Ausgänge der Inverter 46a und 46b liegen beide auf "H", die Potentialpegel dieser Ausgänge erreichen annähernd den gleichen Wert wie das Potential der VRS-Versorgungsquelle 22. Die beiden Transistoren 41a und 41b bilden zusammen mit hochohmigen Widerständen 45a und 45b einen Emitterfolger-Verstärker und halten so die mit den Emittern der beiden Transistoren 41a und 41b verbundenen Datenleitungen 26a und 26b auf dem Potential VRS - VBE. Die Kollektoren der beiden Transistoren 41a und 41b sind über die Lasttransistoren 42a und 42b ständig mit der VRS-Versorgungsquelle 22 verbunden, so daß sie über die hochohmigen Widerstände 45a und 45b einen sehr kleinen Strom zu der VEE-Versorgungsquelle leiten.
Wenn in der Schaltung von Fig. 4 die ausgewählte Speicherzelle die Speicherzelle 11 ist und die in dieser Speicherzelle 11 gespeicherten Daten den Treiber-MOS-Transistor 13a anregen, so daß dieser in seinen leitenden Zustand gesteuert wird, fließt ein Strom von der VRS-Versorgungsquelle 22 des Leseverstärkers 31 über den auf den Lasttransistor 42a, den bipolaren Transistor 41a, der gemeinsamen Datenleitung 26a, dem p-Kanal-MOS-Transistor 8a und dem n-Kanal-MOS-Transistor 9a, die einen Spaltenschalter bilden, der Bitleitung 25a, dem Transfer-MOS-Transistor 12a und dem Treiber-MOS-Transistor 13a bestehenden seriellen Strompfad zu der VEE-Versorgungsquelle 24. Wegen des Widerstandswerts des leitenden Lasttransistors 42a tritt an der Basiselektrode (Knoten 47a) des Transistors 5a, einem der beiden bipolaren Transistoren, ein signifikanter Potentialabfall auf.
Zwischen den Basiselektroden (Knoten 47a und 47b) der beiden bipolaren Transistoren 5a, 5b und den gemeinsamen Datenleitungen 26a und 26b ist jedoch eine Potentialtrennung durch die bipolaren Transistoren 41a und 41b vorgesehen. Das Potential der gemeinsamen Datenleitungen 26a und 26b wird auf einem Pegel gehalten, der um VBE niedriger ist als das Basispotential der bipolaren Transistoren 41a und 41b, nämlich auf dem Pegel (VRS - VBE). Das Absinken des Potentials an dem oben erwähnten Knotens 47a beeinträchtigt das Potential der gemeinsamen Datenleitung 26a nicht.
In diesem Zeitpunkt ist der Treiber-MOS-Transistor 13b, der dem MOS-Transistor 13a gegenüberliegt, bereits nichtleitend, so daß nur ein sehr kleiner Strom durch den Lasttransistor 442b zu dem hochohmigen Widerstand 45b fließt. Deshalb ist das Potential an der Basiselektrode (dem Knoten 47b) des anderen bipolaren Transistors 5b, die mit der Drain-Elektrode des Transistors 42b verbunden ist, etwa gleich dem Potential der VRS-Versorgungsquelle. Der aus den beiden bipolaren Transistoren 5a und 5b, den Lastwiderständen 6a und 6b und der Konstantstromquelle bestehende Differenzverstärker detektiert und verstärkt deshalb die Potentialdifferenz zwischen den Eingängen und dem Knoten 47b und gibt dann das verstärkte Ergebnis als Ausgangssignale 16a und 16b des Leseverstärkers 31 aus.
Die Potentialschwankung an der Basis der den Differenzverstärker bildenden bipolaren Transistoren 5a und 5b läßt sich unabhängig von den Potentialschwankungen der gemeinsamen Datenleitungen 26a, 26b und der Bitleitungen 25a und 25b einstellen, wobei die Schwankung auf den gemeinsamen Datenleitungen usw. im Idealfall auf Null geregelt wird. Fehlfunktionen bei der Detektierung der Potentialdifferenz durch den Differenzverstärker und das Beschleunigen einer Operation können dadurch verhindert werden, daß die Schwankungen auf Bitleitungen 25a, 25b und auf den gemeinsamen Datenleitungen 26a und 26b, die große Nebenkapazität haben, gesteuert werden, während der Eingangsschwankungspegel des Differenzverstärkers auf einen hohen Pegel gesetzt wird.
Während der Schreiboperation wird das Schreibsignal WE' auf "L"-Pegel gebracht. Einer der Ausgänge 27a und 27b der NOR-Glieder wird auf der Basis der Schreibdaten Din auf "H"- Pegel und der andere auf "L"-Pegel gebracht. Wenn man unterstellt, daß die Schreibdaten Din "L"-Pegel haben, liegt der Ausgang des NOR-Glieds 27a auf "H"-Pegel und der Ausgang des NOR-Glieds 27b auf "L"-Pegel, die Ausgänge der Inverter 43a und 44a auf "L"-Pegel, die Ausgänge der Inverter 43b und 44b auf "H"-Pegel, und die Schreib-n-Kanal-MOS-Transistoren 4a und 4b sind leitend bzw. nichtleitend. Der Schreibstrom fließt durch den Lastwiderstand 14a der Speicherzelle 11, den Transfer-MOS-Transistor 12a, die Bitleitung 25a, die gemeinsame Datenleitung 26a und den Schreib-n-Kanal-MOS-Transistor 4a. Das Potential der Bitleitung 25a wird annähernd auf den Potentialpegel der VEE-Versorgungsquelle 24 abgesenkt.
Da der Schreib-Transistor 4b nichtleitend und der Transistor 41b leitend ist, werden die Potentiale der Bitleitung 25b und der gemeinsamen Datenleitung 26b durch die Emitter-Basis- Spannung VBE des Transistors 41b auf einem Pegel gehalten, der niedriger ist als das Potential VRS der VRS-Versorgungsquelle, so daß der Treiber-MOS-Transistor 13b der Speicherzelle 11 zwangsweise in den nichtleitenden Zustand gesteuert wird. Die Schreiboperation ist beendet, wenn der Transistor 13a in den leitenden Zustand gesteuert ist. Deshalb ist der Transistor 41a, wie oben erwähnt, in diesem Zeitpunkt nichtleitend, und der Pegel seines Kollektorpotentials wird durch den Datenleitungs-Lasttransistor 42a annähernd auf dem Potentialpegel von VRS gehalten und dadurch verhindert, daß zwischen Emitter und Basis des bipolaren Transistors 5a, der einen Teil des Differenzverstärkers bildet, eine Rückwärtsspannung angelegt wird.
Während der auf eine Schreiboperation folgenden Leseoperation liegt das Schreibsignal WE' auf "H"-Pegel, der Schreib-n-Kanal-Transistor 4a ist nichtleitend, der Transistor 41a ist in seinen leitenden Zustand gesteuert, und die Potentiale auf der Bitleitung 25a und der gemeinsamen Datenleitung 26a, die während der Schreiboperation auf dem Pegel des Potentals der VEE-Versorgungsquelle abgesenkt waren, werden jeweils von dem Transistor 41a auf den ursprünglichen Lesepotentialpegel zurückgeführt.
Wenn die Schreibdaten Din auf "H"-Pegel sind, wird die Schreiboperation in der gleichen Weise ausgeführt, wie dies oben beschrieben wurde, mit der Ausnahme, daß die Reihenfolge der Suffixe a und b vertauscht wird.
Wie in der offengelegten japanischen Patentanmeldung Nr.3-104090 beschrieben ist, die vom Inhaber der vorliegenden Anmeldung am 18. September 1989 eingereicht wurde, kann verhindert werden, daß während der Schreiboperation eine Rückwärtsspannung über den Emittern und Basiselektroden der den Differenzverstärker bildenden bipolaren Transistoren angelegt wird, indem zwischen die Basiselektroden der den Differenzverstärker bildenden bipolaren Transistoren und den gemeinsamen Datenleitungen MOS-Transistoren eingefügt werden und einer dieser MOS-Transistoren während der Schreiboperation in den nichtleitenden Zustand gesteuert wird.
Während die Basispotentiale der den Differenzverstärker bildenden bipolaren Transistoren in der oben beschriebenen Schaltung während der Leseoperation etwa gleich dem Potential auf der gemeinsamen Datenleitung ist, so daß die Differenz zwischen den Potentialen auf den gemeinsamen Datenleitungen von dem Differenzverstärker ausgelesen werden kann, sieht das vorliegende Ausführungsbeispiel während der Leseoperation eine Potentialtrennung zwischen den Basiselektroden der den Differenzverstärker bildenden bipolaren Transistoren 5a und 5b und den gemeinsamen Datenleitungen 26a und 26b mit Hilfe der bipolaren Transistoren 41a und 41b vor, so daß die Bitleitungen 25a und 25b und die gemeinsamen Datenleitungen 26a und 26b, die alle eine hohe Nebenkapazität besitzen, etwa auf gleichem Potential liegen, so daß die Leseoperation beschleunigt werden kann.
Weiterhin werden die Potentiale auf den Bitleitungen 25a und 25b und die Potentiale auf den gemeinsamen Datenleitungen 26a und 26b, die während der unmittelbar auf eine Schreiboperation folgenden Leseoperation auf den Potentialpegel der VEE-Versorgungsquelle abgesenkt waren, von den bipolaren Transistoren 41a oder 41b auf den ursprünglichen Lesepotentialpegel angehoben. Die Transistoren 41a oder 41b haben große Strom- Treiberfähigkeit und gewährleisten so ein sehr schnelles Arbeiten.
Fig. 5 zeigt ein Schaltungsdiagramm des Hauptteils des zweiten Ausführungsbeispiels der vorliegenden Erfindung. Der Leseverstärker in diesem Ausführungsbeispiel unterscheidet sich von dem Leseverstärker nach Fig. 1 darin, daß in ihm die Source-Elektroden der n-Kanal-Transistoren 44a und 44b, die C-MOS-Inverter bilden, mit den Emittern der Transistoren 41 a und 41b verbunden sind, während dies in dem herkömmlichen Leseverstärker nicht der Fall ist. Während bei der Konfiguration von Fig. 1 dann, wenn die n-Kanal-MOS-Transistoren 44a und 44b in den leitenden Zustand gesteuert werden, so daß die Transistoren 41a und 41b nichtleitend werden, wenn die inverter betätigt werden, das Problem auftritt, daß das Potential an den Basiselektroden der Transistoren 41 a und 41b schneller auf den Potentialpegel von VEE abfällt als der Potential an den Emittern, mit der Folge, daß über den Emittern und Basiselektroden der Transistoren 41 a und 41b eine Rückwärtsspannung auftreten kann, stellt die Anordnung nach Fig. 5 sicher, daß diese Gefahr einer Rückwärtsspannung eliminiert ist, weil die Basiselektroden und Emitter der Transistoren 41a und 41b wegen des leitenden Zustands der MOS-Transistoren 44a und 44b auf gleichem Potential liegen.
Fig. 6 zeigt ein Schaltungsdiagramm des Hauptteils des dritten Ausführungsbeispiels der vorliegenden Erfindung. Der Leseverstärker dieses Ausführungsbeispiels verwendet Bi- CMOS-Schaltungen 50a, 51a, 52a, 50b, 51b und 52b anstelle der Schreib-MOS-Transistoren 4a und 4b des Leseverstärkers von Fig. 3. Diese Anordnung bewirkt, unterstützt durch ein großes Treibervermögen der bipolaren Transistoren 50a und 50b, daß die Potentiale der gemeinsamen Datenleitungen 26a und 26b und der Bitleitungen 25a und 25b in kurzer Zeit auf einen gewünschten Pegel abgesenkt werden, so daß eine Schreiboperation effizient ausgeführt werden kann.
Wenn das Ausgangssignal 27a des NOR-Glieds während der Schreiboperation auf "H"-Pegel kommt, wird der Transistor 51a leitend, so daß der Transistor 50a in seinen leitenden Zustand gesteuert wird. Wenn das Ausgangssignal 27a des NOR-Glieds auf "L"-Pegel kommt, wird der Transistor 52a leitend, so daß er das Basispotential des Transistors 50a annähernd auf den Wert VEE bringt und damit den Transistor 50a in seinen nichtleitenden Zustand steuert.
Fig. 7 zeigt ein Schaltungsdiagramm des Hauptteils eines vierten Ausführungsbeispiels der vorliegenden Erfindung, in dem anstelle der Schreib-MOS-Transistoren 4a und 4b des Ausführungsbeispiels von Fig. 3 Dioden 54a und 54b vorgesehen sind. Die Anoden der Dioden 54a und 54b sind mit den gemeinsamen Datenleitungen 26a und 26b verbunden, während ihre Kathoden mit den Ausgängen 46a und 46b der C-MOS-Inverter, d.h. den Basiselektroden der bipolaren Transistoren 41 a und 41b verbunden sind. Bei dieser Anordnung kann ein Schreibstrom durch die Dioden 54a und 54b und die n-Kanal-MOS-Transistoren 44a und 44b fließen. Außerdem ist, wie in dem zweiten Ausführungsbeispiel verhindert, daß über den Emittern und Basiselektroden der Transistoren 41a und 41b eine Rückwärtsspannung anliegt. In diesem Ausführungsbeispiel kann wegen des Durchlaßspannungsabfalls der Dioden 54a und 54b das Potentialpegel an den Basiselektroden der Transistoren 44a und 44b jedoch nicht auf den Potentialpegel der VEE-Versorgungsquelle absinken, so daß es schwierig ist, eine Beschleunigung zu erreichen.
Fig. 8 zeigt ein Schaltungsdiagramm des Hauptteils des fünften Ausführungsbeispiels der vorliegenden Erfindung. In diesem Ausführungsbeispiel sind Shottky-Dioden 55a und 55b vorgesehen, deren Anoden mit der VRS-Versorgungsquelle und deren Kathoden mit den Kollektoren der Transistoren 41a und 41b verbunden sind. Diese Konfiguration soll die Gefahr einer Transistorsättigung eliminieren, die ein sehr schnelles Arbeiten behindert und durch einen transienten Strom erzeugt wird, der dann auftritt, wenn durch Transistoren 41a und 41b das Potential der gemeinsamen Datenleitungen 26a und 26b und der Bitleitungen 25a und 25b unmittelbar nach der Schreiboperation das Kollektorpotential der Transistoren 41a und 41b abgesenkt wird, so daß dieses niedriger wird als das Basispotential. Dadurch, daß die Shottky-Dioden 55a und 55b in ihren leitenden Zustand gelangen, wird das Kollektorpotential der Transistoren 51a und 51b um den Durchlaßspannungsabfall (etwa 0,5V) der Shottky-Dioden 55a und 55b unter den Wert VRS gesteuert, so daß die Sättigung der Transistoren 41a und 441b verhindert ist.
Fig. 9 zeigt ein Schaltungsdiagramm des Hauptteils des sechsten Ausführungsbeispiels. Dieses Ausführungsbeispiel ist so gestaltet, daß die Transistoren 41a und 41b als Shottky- Transistoren ausgebildet sind. Shottky-Transistoren können das Kollektorpotential so steuern, daß es um 0,8 V niedriger ist als das Basispotential, so daß ein Abfall des Kollektorpotentials während einer Übergangsperiode verhindert und, wie in dem Fall des fünften Ausführungsbeispiels, die Gefahr der Sättigung der Transistoren 41a und 41b eliminiert ist.
In den oben beschriebenen Ausführungsbeispielen werden als Datenleitungs-Lasttransistoren 42a und 42b MOS-Transistoren verwendet. Anstelle der MOS-Transistoren können auch Widerstände verwendet werden. Selbstverständlich können anstelle der Lastwiderstände des Differenzverstärkers auch p-Kanal-MOS-Transistoren verwendet werden. Anstelle der Widerstände 45a und 45b können n-Kanal- oder p-Kanal-MOS-Transistoren verwendet werden.
Die vorliegende Erfindung kann, wie beschrieben, verhindern, daß während der Schreiboperation eine exzessive Rückwärtsspannung zwischen dem Emitter und der Basis der einen Differenzverstärker bildenden Transistoren angelegt wird. Sie kann einen Durchbruch dieser Transistoren und eine Verschlechterung ihrer Kennwerte verhindern und ermöglicht es, die Eingangspegelschwankung eines Differenzverstärkers unabhängig von der Potentialschwankung auf den Bitleitungen und den gemeinsamen Datenleitungen einzustellen, so daß die Potentialschwankung auf den Bitleitungen usw. unabhängig von der Detektierungsgenauigkeit eines Leseverstärkers auf einen genügend kleinen Wert geregelt werden und dadurch die Operation eines Halbleiterspeichers beschleunigt werden kann.

Claims

1. Halbleiterspeicher

mit einer Mehrzahl von Speicherzellen (11,11'), die in Spalten und Zeilen angeordnet sind,

mit einem Bitleitungspaar (25a, 25b), das in jeder Spalte von Speicherzellen (11, 11') angeordnet und mit jeder der durch eine Zeilenadresse ausgewählten Speicherzellen (11,11') verbunden ist,

mit einem Paar von Schreibmitteln (4a, 4b), die nach Maßgabe eines einen Schreiboperationsbetehl bildenden Schreibsignals betätigbar sind, um in Abhängigkeit von dem Schreibsignal eine der Bitleitungen (25a) des Bitleitungspaars an ein niedriges Potential (24) zu legen, wobei jedes dieser Schreibmittel mit jeweils einer der das Bitleitungspaar bildenden Bitleitungen verbunden ist,

sowie mit nach Maßgabe eines einen Leseoperationsbefehl bildenden Lesesignals betätigbaren Lesemitteln zum Detektieren von in einer der Speicherzellen gespeicherten Daten über das Bitleitungspaar,

dadurch gekennzeichnet,

daß die Lesemittel aufweisen:

ein Paar von bipolaren Transistoren (41a, 41b) mit Kollektoren, die über Lastmittel (42a, 42b) mit einer Versorgungsquelle (22) mit hohem Potential verbunden sind, mit Emittern, die jeweils mit einer der das Bitleitungspaar bildenden Bitleitungen verbunden sind, sowie mit Basiselektroden,

ein Paar von Gatterschaltungen (43a, 44a und 43b, 44b) zum Verbinden jeweils einer der Basiselektroden des Paares von bipolaren Transistoren (41a, 41b) mit einer Versorgungsquelle (22) mit hohem Potential, um das Paar von bipolaren Transistoren während des Lesevorgangs in Abhängigkeit von dem Lesesignal einzuschalten und die Basiselektrode dieses einen Transistors aus dem Paar von bipolaren Transistoren, der an die andere Bitleitung (25b) des Bitleitungspaars angeschlossen ist, während des Schreibvorgangs mit der Versorgungsquelle (22) mit hohem Potential zu verbinden,

und eine Differenzverstärkeranordnung (5a, 5b), deren Eingänge mit den Kollektoren des Paares von Transistoren (41a, 41b) verbunden sind und die zur Detektierung einer Potentialdifferenz zwischen diesen Eingängen dient.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet. daß hochohmige Widerstände (45a, 45b) vorgesehen sind, über die die Emitter des Paares von bipolaren Transistoren (41a, 41b) mit dem genannten niedrigen Potential (24) verbunden sind.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Paar von Gatterschaltungen (43a, 44a und 43b, 44b) die Basiselektrode eines Transistors des Paares von bipolaren Transistoren (41a, 41b) mit einer der Bitleitungen (25a, 25b) verbindet, um diesen einen bipolaren Transistor in Abhängigkeit von dem Schreibsignal auszuschalten.

4. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Paar von Schreibmitteln MOS-Transistoren (4a, 4b) aufweist.

5. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Paar von Schreibmitteln bipolare Transistoren (50a, 50b) aufweist.

6. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Paar von Schreibmitteln Dioden (54a, 54b) aufweist, deren Anoden mit dem Bitleitungspaar (25a, 25b) und deren Kathoden mit den Basiselektroden des Paares von bipolaren Transistoren (41a, 41b) verbunden sind.

7. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ferner Schottky-Dioden (55) vorgesehen sind, die den Lastmitteln (42a, 42b) parallel geschaltet sind und deren Anoden mit der Versorgungsquelle (22) mit hohem Potential und deren Kathoden mit den Kollektoren des Paares von bipolaren Transistoren (41a, 41b) verbunden sind.

8. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Paar von bipolaren Transistoren Schottky-Transistoren aufweist.