DE2612666A1 - Hochintegrierte, invertierende logische schaltung - Google Patents

Hochintegrierte, invertierende logische schaltung

Info

Publication number
DE2612666A1
DE2612666A1 DE19762612666 DE2612666A DE2612666A1 DE 2612666 A1 DE2612666 A1 DE 2612666A1 DE 19762612666 DE19762612666 DE 19762612666 DE 2612666 A DE2612666 A DE 2612666A DE 2612666 A1 DE2612666 A1 DE 2612666A1
Authority
DE
Germany
Prior art keywords
transistor
zone
inverting
memory cell
emitter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19762612666
Other languages
English (en)
Other versions
DE2612666C2 (de
Inventor
Siegfried Kurt Dipl I Wiedmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IBM Deutschland GmbH
Original Assignee
IBM Deutschland GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by IBM Deutschland GmbH filed Critical IBM Deutschland GmbH
Priority to DE19762612666 priority Critical patent/DE2612666C2/de
Priority to FR7703513A priority patent/FR2345859A1/fr
Priority to JP1031977A priority patent/JPS52117036A/ja
Priority to GB870077A priority patent/GB1569800A/en
Publication of DE2612666A1 publication Critical patent/DE2612666A1/de
Application granted granted Critical
Publication of DE2612666C2 publication Critical patent/DE2612666C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233—Integrated injection logic structures [I2L]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/091—Integrated injection logic or merged transistor logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

2617666
fc Lf, Böblingen, den 22. März 1976 gg-fe
Anmelderin: IBM Deutschland GmbH
. Pascaiojraße 100 7Stuttgart 80
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: GE 976 005
Hochintegrierte, invertierende logische Schaltung
Die Erfindung betrifft eine hochintegrierte, invertierende logische Schaltung mit einer einen invertierenden Transistor bildenden Zonenfolge, der über ein Injektionsgebiet in der Nähe des Basis-üimitter-übergangs durch Injektion von Ladungsträgern mit Betriebsstrom versorgt und an der Basis gesteuert wird.
Auf dem Gebiet der logischen Verknüpfungsschaltungen mit Bipolartransistoren hat in den letzten Jahren eine bemerkenswerte Weiterentwicklung stattgefunden, die in der Fachwelt große Aufmerksamkeit auf sich gezogen hat und unter der Bezeichnung MTL· (Merged Transistor Logic) oder auch IL (Integrated Injection Logic) breiten Eingang in die Fachliteratur gefunden hat. Es wird beispielsweise auf die Aufsätze im IEEE Journal of Solid-state Circuits, Vol. SC-7 Nr. 5, Oktober 1972, Seiten 340 ff und 3^6 ff verwiesen. Als zugehörige Patentliteratur seien beispielsweise die US-Patentschriften 3 736 477 und 3 816 758 genannt. Dieses Injektions-Logikkonzept beruht im wesentlichen auf invertierenden Ein- oder Mehrfachkollektortransistoren, die durch direkte, d.h. im Innern des Halbleiterkörpers vor sich gehende Injektion von Minoritätsladungsträgern in die Nähe (Größenordnung einer Diffusionslänge) ihrer Emitter-Basis-Übergänge gespeist werden.
Dieses bipolare Logikkonzept ist durch kurze Schaltzeiten ausgezeichnet. Außerdem ist die Eignung zum Aufbau extrem hoch inte-
709839/0U9
grierter logischer Großschaltungen rait einer hohen Zahl von auf einem einzelnen Halbleiterplättchen herstellbaren Verknüpfungsgliedern hervorzuheben. Um logische Schaltungen in hochintegrierter Technik herstellen zu können, müssen sie u.a. im wesentlichen drei Voraussetzungen erfüllen. Die Grundschaltungen müssen möglichst einfach und platzsparend sein, um möglichst viele davon auf einem Halbleiterplättchen unterbringen zu können. Die Schaltungen müssen außerdem so ausgelegt sein, daß eine ausreichende Geschwindigkeit keinen übermäßigen Anstieg der Verlustleistung auf dem Halbleiterplättchen zur Folge hat, was gleichbedeutend mit der Forderung nach einem möglichst kleinen Produkt aus den Faktoren Verzögerungszeit und Verlustleistung pro Verknüpfungsfunktion ist. Schließlich muß zur Erzielung einer guten Ausbeute und damit aus wirtschaftlichen aber auch aus technologischen Gründen der erforderliche Herstellungsprozeß einfach und gut beherrschbar sein. All diesen Gesichtspunkten trägt das genannte Logikkonzept grundsätzlich, insbesondere im Vergleich zu den existierenden anderen Logikkonzepten (z.B. TTL-Logik), Rechnung.
Eine Grundstruktur dieses Logikkonzeptes, wie es in den genannten US-PatentSchriften dargelegt ist, besteht darin, daß in ein Halbleitergrundmaterial eines ersten Leitfähigkeitstyps in einem Abstand als Emitter- und Kollektorzonen einer lateralen Transistor-Btruktur angeordnet sind. In der Kollektorzone der lateralen Transistorstruktur ist mindestens eine weitere Zone des dazu entgegengesetzten Leitfähigkeitstyps als Kollektorzone einer invers betriebenen vertikalen Transistorstruktur angeordnet. Die Kollektorzone der lateralen Transistorstruktur bildet gleichzeitig die Ba siszone der vertikalen Transistorstruktur. Die Basiszone der lateralen und die Emitterzone der invers betriebenen vertikalen Tran- $istorstruktur werden durch das Halbleitergrundmaterial des ersten Leitfähigkeitstyps gebildet. Zum Betrieb dieser Halbleiterstruktur als logische Grundschaltung wird ein Strom in die Emitterzone der lateralen Transistorstruktur eingeprägt, der in Abhängigkeit von dem an der Kollektorzone des lateralen bzw.
GE 976 005
709839/0449
der Basiszone des vertikalen Transistors angelegten Eingangssignal den als Ausgangssignal dienenden Strom durch die vertikale Transistorstruktur steuert. Durch die Zusammenlegung der gleich dotierten und auf gleichem Potential liegenden Zonen erhält man eine optimal integrierte Struktur, deren Herstellung im betrachteten Ausführungsbeispiel nur zwei Diffusionsprozesse erforderlich macht.
Andere bekannte Ausführungsformen dieser Grundschaltung bestehen aus einer Schichtstruktur mit vier Zonen unterschiedlichen Leitfähigkeitstyps, die zwei vertikale, miteinander monolithisch vereinte Transistorstrukturen umfassen und in entsprechender Weise betrieben werden. Dabei erfolgt wiederum über die Emitterzone des einen Transistors die Injektion von Minoritätsladungsträgern, was die Stromversorgung der Grundschaltung bewirkt, während über die andere Transistorstruktur die erforderliche Signalinvertierung durchgeführt wird.
Durch geeignete Kombination derartiger invertierender logischer Grundsehaltungen lassen sich die angestrebten logischen Verknüpfungsschaltungen verwirklichen.
Zur Peststellung des Leit- bzw. Schaltzustandes einzelner invertierender Transistoren der Grundschaltungen als Ergebnis einer logischen Verknüpfung sind geeignete Abfühlschaltungen in den Signalweg einzuschalten. Diese Abfühlschaltungen belasten im allgemeinen die Signalwege und versursachen dadurch zusätzliche, unerwünschte Schaltzeiterhöhungen. Es stellt sich also die Frage, wie derartige Belastungen des Signalweges weitgehend reduziert werden können.
Die beschriebenen invertierenden, logischen Schaltungen sind nicht nur in hervorragender Weise zum Aufbau von logischen Verknüpfungsschaltung^ geeignet, sie sind auch in vorteilhafter Weise als Baustein für monolithisch integrierte Speicherzellen einsetzbar.
GE 976 005
709839/0449
.,. 2617666
Λ-
Derartige Speicherzellen finden insbesondere Anwendung in digitalen Datenverarbeitungsanlagen. Die Speicherzellen werden in einer Matrix angeordnet, so daß über entsprechende Selektionseinrichtungen jede einzelne Zelle adressiert und dabei Daten in sie eingeschrieben oder aus ihr ausgelesen werden können.
Es ist bekannt, daß bei invertierenden logischen Schaltungen jeweils zwei Stufen erforderlich sind, um Speicherzellen nach Art von bistabilen Kippstufen bzw. Flipflops zu erhalten. Eine Speicherzelle besteht also aus zwei derartigen Grundschaltungen, die symmetrisch ausgebildet sind und bei denen jeweils der Ausgang der einen mit dem Eingang der anderen Schaltung zur Erfüllung der Rückkopplungsbedingung verbunden ist. Auf diese Weise entsteht die erforderliche Kreuzkopplung, wie sie bei den üblichen Flipflops vorhanden ist.
Aus der DT-OS 2 307 739 ist bereits eine Speicherzelle bekannt, die aus zwei der beschriebenen logischen Schaltungen zusammengesetzt ist und bei der der Kollektor des invertierenden Transistors der einen Schaltung jeweils mit der Basis des invertierenden Transistors der anderen Schaltung kreuzgekoppelt ist. Die beiden invertierenden Transistoren werden wiederum invers betrieben und bilden die eigentlichen Flipflop-Transistoren. Als Lastelement für beide Flipflop-Transistoren dient der über eine gesonderte Leitung angeschlossene komplementäre Transistor jeder Grundschaltung, über den die Injektion der Minoritätsladungsträger, also die Stromversorgung erfolgt. Zum Zwecke der Adressierung, d.h., dem Einschreiben und Auslesen der Speicherzelle, ist zusätzlich die Basis jedes Flipflop-Transistors mit dem Emitter eines zugeordneten zusätzlichen, ebenfalls komplementären Adressier-Transistors verbunden, dessen Kollektor an der zugeordneten Bitleitung und dessen Basis an der Adreßleitung liegt. Außer dem das Lastelement bildenden, injizierenden Transistor ist also zusätzlich ein Adressier-Transistor erforderlich, der wiederum durch eine laterale Transistorstruktur gebildet wird.
GE 976 005
709839/0449
Durch laterale Anordnung der beiden, jeweils eine Speicherzelle bildenden Schaltungen und Zusammenlegung der auf gleichem Potential liegenden Zonen erhält man die angc-trebte einfache Halbleiterstruktur. Mit dieser bekannten Speicherzelle läßt sich eine Speichermatrix aufbauen, bei der die Speicherzellen in mindestens zwei horizontalen Zeilen und mindestens vier vertikalen Spalten angeordnet sind. Eine erste vertikale Adreßleitung der ersten und zweiten und eine zweite vertikale Adreßleitung isder dritten und vierten Spalte zugeordnet. Weiterhin ist eine erste horizontale Adreßleitung der ersten und eine zweite horizontale Adreßleitung der zweiten Zeile zugeordnet. Schließlich ist ein erstes Bitleitungspaar der ersten Spalte, ein zweites Bitleitungspaar der zweiten und dritten Spalte und ein drittes Bitleitungspaar der vierten Spalte zugeordnet. Jedes Bitleitungspaar verläuft dabei vorzugsweise in vertikaler Richtung zwischen den zugeordneten Spalten.
Die Bitleitungen sind jeweils an die Kollektoren der Adressier-Transistoren, die erste Adreßleitung an die Emitter der die Lastelemente bildenden Transistoren und die zweite Adressierleitung an die Basen der Adressier-Transistoren angeschlossen.
Es ist die der Erfindung zugrundeliegende Aufgabe, ausgehend von der bekannten invertierenden logischen Schaltung, eine entsprechend verbesserte Grundschaltung anzugeben, die insbesondere aufgrund ihrer gewählten Betriebsweise bei der Bildung von logischen Verknüpfungsschaltungen beträchtliche Vorteile bietet, wobei eine Belastung des eigentlichen Signalweges durch notwendige Abfühlschaltungen weitgehend vermieden wird. Eine weitere der Erfindung zugrundeliegende Augabe besteht darin, eine Anwendung der logischen Schaltung in Form einer Speicherzelle anzugeben, die hinsichtlich der Betriebsweise, des Flächenbedarfs, der Verlustleistung und der Geschwindigkeit gegenüber bekannten Speicherzellen erheblich verbessert ist.
Die Lösung dieser Aufgabe ist in den Ansprüchen niedergelegt.
GE 976 005
709839/0U9
Zusammenfassend wird die Erfindung darin gesehen, daß bei der
ρ
als "Integrated Injection Logic" (I L) bekannten Grundschaltung der Leitzustand des invertierenden Transistors mit Hilfe einer in den Injektionsstromkreis, also den Betriebsstromkreis, eingefügten Abfühlschaltung abgefühlt wird. Diese Abfühlung erfolgt aufgrund des bei leitendem invertierendem Transistor in das Injektionsgebiet rückinjizierten Stromes.
,Bei der Anwendung dieses Prinzips in einer aus zwei derartigen, nach Art eines Flipflops zu einer Speicherzelle zusammengesetzten Schaltungen wird sowohl die Betriebsstromzuführung als auch die Kopplung der Schreib/Lese-Signale über die an das Injektionsgebiet angeschlossenen Bitleitungen vorgenommen. Auf diese Weise werden keine gesonderten Schreib-Lese-Transistoren benötigt und das hierfür bei der bekannten Speicherzelle erforderliche Injektionsgebiet kann entfallen. Ebenso enthfällt eine Adreßleitung.
Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigen:
Fig. IA die Schnittansicht der Struktur einer erfindungsgemäßen, invertierenden logischen Schaltung, !
Pig. IB das Ersatzschaltbild der Struktur nach Fig. IA, ,
aus der sich die Wirkungsweise der Schaltung er- ' gibt, ;
pig. 2A die Ersatzschaltung einer erfindungsgemäßen ■
Speicherzelle, die aus zwei kreuzgekoppelten J Grundsehaltungen gemäß Fig. IA bzw. IB zusammen- !
gesetzt ist, '
fig. 2B die Draufsicht eines Teilbereiches einer inte- ι
grierten Speichermatrix mit erfindungsgemäßen Speicherzellen und
GE 976 005
709839/0449
Pign. 2C und 2D Schnittansichten dieser Speichermatrix.
Die in Pig. IA im Schnitt dargestellte Halbleiterstruktur ist die Grundstruktur der unter dem Begriff "Integrated Injection Logic" bekannten Logik. Der Aufbau sowie die Wirkungsweise dieser Struktur sind in der eingangs genannten Literatur ausführlich abgehandelt, so daß hier lediglich eine zusammenfassende Darstellung gegeben zu werden braucht. Die Bezeichnungen sind so gewählt, daß aus ihnen gleichzeitig der Leitfähigkeitstyp der einzelnen Zonen zu ersehen ist.
Als Ausgangsmaterial dient ein schwach dotiertes Halbleitersubstrat eines ersten Leitfähigkeitstyps, beispielsweise des P-Leitfähigkeitstyps. Auf dem Halbleitersubstrat befindet sich eine hochdotierte vergrabene Zone N des entgegengesetzten Leitfähigkeitstyps, über der vergrabenen Zone N ist eine N-dotierte Epitaxieschicht Nl angeordnet. In die Epitaxieschicht Nl sind in einem gewissen Abstand voneinander zwei zur Epitaxieschicht entgegengesetzt dotierte Zonen Pl und P2 eingebracht. In der Zone P2 befindet sich eine weitere, dazu entgegengesetzt dotierte Zone N2. Das elektrische Ersatzschaltbild dieser Struktur ist in Pig. IB dargestellt, wobei durch die gleichartige Bezeichnung der einzelnen identischen Zonen ein direkter vergleich zwischen Struktur und Ersatzschaltbild ermöglicht wird.
Demnach besteht die erfindungsgemäß verwendete invertierende logische Grundschaltung im wesentlichen aus einem invertierenden Transistor mit der Zonenfolge N2 P2 Nl, der durch direkte Injektion von Mxnoritätsladungsträgern gespeist wird. Der invertierende Transistor ist als invers betriebener, vertikaler Transistor aufgebaut. Zum Zwecke der Injektion von Minoritätsladungsträgern ist ein dazu komplementärer Transistor der Zonenfolge Pl Nl P2 vorgesehen, der in der betrachteten Struktur lateral ausgebildet ist. Beide Tranaistoren sind in einer höchste Integration erlaubenden Weise unter Ausnutzung gemeinsamer Halbleiterzonen miteinander integriert. Die Epitaxieschicht Nl dient gleichzeitig
709839/0449
als Basiszone des lateralen Transistors P1N1P2 und als Emitter des vertikalen Transistors N2P2N1. Die Zone Pl bildet den Emitter des lateralen Transistors. Die Zone P2 bildet gleichzeitig die Basis des vertikalen, invertierenden Transistors und den Kollektor des injizierenden lateralen Transistors. Die Zone N2 bildet den Kollektor des invertierenden Transistors. An der den Emitter des injizierenden Transistors bildenden Zone Pl befindet sich ein Injektoransxihluß I, über den extern ein Strom in der gezeigten Pfeilrichtung versorgt wird. Dieser Strom liefert den Betriebsstrom für den invertierenden Transistor N2P2N1. An der die Basis dieses Transistors bildenden Zone P2 liegt ein Steueranschluß C, über den der Leitzustand des invertierenden Transistors schaltbar ist. An der Zone N2 befindet sich der Kollektoranschluß 0, der gleichzeitig den Ausgang der invertierenden Grundschaltung bildet.
Die Grundschaltung ist nun erfindungsgemäß durch eine in den Injektionsstrompfad, also die Speisestromzuführung eingeschaltete Abfühlschaltung S erweitert. Mit Hilfe dieser Abfühlschaltung läßt sich erfindungsgemäß der vom Steuersignal am Steueranschluß C bestimmte Leitzustand des invertierenden Transistors ermitteln. Dabei wird davon Gebrauch gemacht, daß bei leitendem invertierendem Transistor N2P2N1 die Basiszone P2 gleichzeitig eine Emitterwirkung aufweist und einen zum normalen Injektionsstrom bzw. Speisestrom entgegengesetzten Strom in die Zone Pl der lateralen TransistorStruktur rückinjiziert. Der über den Injektoranschluß I fließende Strom weist somit bei leitendem invertierendem Transistor einen geringeren Wert auf als bei gesperrtem Transistor (gleiches VBE vorausgesetzt). Dieser unterschiedliche Strom kann mit einer gebräuchlichen Abfühlschaltung abgefühlt werden. Die Abfühlschaltung kann dabei als Einrichtung ausgebildet werden, die entweder die Stromdifferenz oder eine entsprechende Spannungsdifferenz feststellt. Aus diesem Grund ist in den Fign. IA und IB die Abfühlschaltung S lediglich als Blockschaltung angedeutet. Im Ersatzschaltbild nach Fig. IB ergibt sich die bei leitendem
GE 976 005
709839/0U9
invertierendem Transistor erfolgende Rückinjektion von Strom aus der gestrichelt eingezeichneten Transistorstruktur. Diese Transistorstruktur ist identisch mit der injizierenden Transistorstruktur Plrt1P2, wobei lediglich die Emitter- und Kollektorfunktionen vertauscht sind. Auf diese Weise erhält man also eine Abfühlmöglichkeit für den Leitzustand des invertierenden Transistors, ohne daß zusätzliche Leitungen oder Halbleiterzonen in der bereits vorhandenen Grundstruktur erforderlich wären.
Eine in allen wesentlichen Punkten optimale Anwendung der erfidungsgemäßen invertierenden Grundschaltung ergibt sich durch die Vereinigung von zwei Grundsehaltungen nach den Pign. IA und IB zu einer hochintegrierten Speicherzelle, wie sie aus dem Ersatzschaltbild nach Fig. 2A zu ersehen ist. Die einzelnen Halbleiterzonen sind mit den gleichen Bezugszeichen versehen wie in den Pign. IA und IB, wobei die Bezeichnungen der einen der beiden Grundschaltungen zur Unterscheidung mit einem Strichindex versehen sind.
Die Speicherzelle ist nach Art eines Plipflops aufgebaut. Die beiden invertierenden Transistoren T3 und T4 bilden die eigentlichen Plipflop-Transistoren. Dabei ist entsprechen der erforderlichen Kreuzkopplung jeweils der Kollektor des invertierenden Transistors der einen Grundschaltung mit der Basis des invertierenden Transistors der anderen Grundschaltung verbunden. Auf diese Weise wird die erforderliche gegenseitige Rückkopplung der beiden invertierenden Grundsehaltungen erzielt. Die Transistoren Tl und T6 der einen und die Transistoren T2 und T5 der anderen Grundschaltung bilden jeweils die injizierende bzw. rückinjizierende Transistorstruktur für den zugeordneten komplementären, invertierenden Transistor. Der Injektoranschluß I (siehe Pig. IA und IB) jeder Grundschaltung ist mit einer zugeordneten Bitleitung BOl bzw. BIl eines entsprechenden Bitleitungspaares verbunden. Die Emitter der beiden Plipflop-Transistoren T3 und T4 liegen an einer gemeinsamen Adreßleitung X.
GE 976 005
709839/0449
Der strukturelle Aufbau einer mit derartigen Speicherzellen aufgebauten Speichermatrix ist auf Fig. 2B in Draufsicht und aus den Figuren 2C und 2D in Teil-Schnittansichten zu ersehen.
Die Fig. 2D zeigt einen sechs Speicherzellen umfassenden Ausschnitt aus einer Speichermatrix. Die Speicherzellen sind in bekannter Weise in Zeilen und Spalten angeordnet (Fig. 2B). Die einzelnen Zeilen sind durch in die allen Speicherzellen gemeinsame Zone Nl eingebrachte Isolationszonen P3, P1J gegeneinander elektrisch isoliert. Jeder senkrechten Spalte von Speicherzellen ist ein Bitleitungspaar BOl-BIl1 BO2-B12 bzw. BO3-BI3 zugeordnet. Jede Speicherzelle setzt sich also aus zwei allen Speicherzellen der Matrix gemeinsamen auf einem Substrat P~ angeordneten Epitaxieschicht Nl befindlichen Zonen, Pl, P2, N2 und Pl1, P2», N21 zusammen, welche die anhand der Fign. 1 und der Fig. 2A beschriebenen Funktionen haben. Die Bitleitungen BOX jedes Paares sind jeweils mit den injizierenden Zonen Pl und die Bitleitungen BlX mit den injizierenden Zonen Pl' jeder Speicherzelle der zugeordneten Spalte verbunden. Die Kreuzkopplung zwischen den die Kollektoren der beiden invertierenden Transistoren bzw. Flipflop-Transistoren T3, T4 bildenden Zonen N2 und N21 jeder Speicherzelle besteht jeweils aus zwei über einer Isolationsschicht D (Fig. 2C und Fig. 2D) verlaufenden Leiterzügen Ml und M2. Die Adreßleitung Xl, X2 usw. jeder Zeile von Speicherzellen wird von der in jeder Zeile angeordneten, hochdotierten vergrabenen Zone N+ gebildet.
Benachbarte Speicherzellen einer Zeile können durch eine geeignete Inhibitorzone oder auch durch einen geeignet gewählten gegenseitigen Abstand voneinander getrennt sein.
Aus dieser Darstellung ist die optimal integrierte, einfach aufgebaute und einfach herzustellende Struktur der Speicherzelle bzw. der gesamten Speichermatrix zu erkennen.
GE 976 005
709839/0449
Zum Betrieb der Speichermatrix ist nur jeweils ein Bitleitungspaar je Spalte und eine Adreßleitung X in Form einer vergrabenen Zone N je Zeile erforderlich.
Die Betriebsweise einer erfindungsgemäßen Speicherzelle sei anhand der Fig. 2A näher betrachtet. Im Ruhezustand sind alle Adreßleitungen X auf dem gleichen Potential. Beispielsweise beträgt dieses Potential 0,5 Volt. Die beiden Bitleitungen BOl und BIl weisen ebenfalls gleiches Potential auf, das etwa 0,7 Volt höher ist als das der Adreßleitung X. Das Potential der Bitleitungen wird mit Hilfe eines Reglers so eingestellt, daß die in die injizierenden und gleichzeitig die Lasttransistoren bildenden Transistoren Tl und T2 aller Zellen derselbe Strom IEl = IE2 fließt. Dies gilt bei Basisemitterspannungen VBEl = VBE2. Falls die Stromverstärkung 3 der Transitoren T3 und T4 in Emitterschaltung größer als 1 ist, nimmt das Flipflop eine stabile Lage ein. Der Ruhestrom der Zelle kann dabei sehr klein gewählt werden.
Zum Adressieren der Speicherzelle wird das Potential der Adreßleitung X um einige Hundert Millivolt abgesenkt, beispielsweise auf 0 Volt.
Für den Lesevorgang gibt es zwei verschiedene Operationsmöglichkeiten.
Die eine Leseoperation besteht darin, daß beide Bitleitungen dasselbe Potential eingeprägt bekommen, so daß die beiden injizierenden bzw. Lasttransistoren Tl und T2 den gleichen Strom IEl = IE2 führen. Vorzugsweise wird dieser Strom gegenüber dem Ruhezustand höher gewählt, um eine größere Geschwindigkeit zu erzielen. Die an demselben Bitleitungspaar liegenden nichtselektierten Zellen werden dabei praktisch von der Stromversorgung abgeschaltet, da die Emitter-Basisspannung der Lasttransistoren Tl und T2 um einige Hundert Millivolt niedriger ist als die Emitter-Basisspannung der Flipflop-Transistoren Tl und T2 der selek-
GE 976 005
709839/0U9
2617666 - να-
tierten Adreßleitung X. Die Information der nichtselektierten Speicherzellen bleibt aber durch die gespeicherte Ladung in den Flipflop-Transistorkapazitäten für eine verglichen mit der Lesezeit lange Zeit erhalten. Für den Fall, daß der Flipflop-Transistor T3 leitend und der Flipflop-Transistor T4 gesperrt ist, fließt zwar im Transistor T6 ein Emitterstrom IE6, nicht aber im Transistor T5. Entsprechend der Stromverstärkung a6 vom Transistor T6 fließt ein Strom α6 χ IE6 in die Bitleitung BO zurück, so daß in der Bitleitung BO der Strom IO = IEl - α6 χ IE 6 fließt. In der Bitleitung Bl fließt dagegen der Strom Il = IE2. Da bei gleichen Bitleitungspotentialen die Ströme IEl und IE 2 gleich groß sind, erhält man eine Stromdifferenz ΔΙ = Il - IO = cx6 χ ΙΕ6 a al x a 6 χ IEl. Diese Spannungsdifferenz ΔΙ kann mit Hilfe einer Abfühlschaltung in Form eines niederohmigen Anzeigeverstärkers gemessen werden und liefert eine Aussage über den Schalt- bzw. Speicherzustand der Speicherzelle.
Die zweite Möglichkeit, eine Leseoperation durchzuführen, besteht darin, daß man anstelle eingeprägter Spannungen eingeprägte Ströme auf den Bitleitungen verwendet. In diesem Fall ist als IO = II, so daß die Emitterströme IEl und IE2 der injizierenden Transistoren die Werte IEl = 10 + 06 χ IE6= 10 + αϊ χ ot6 χ IEl und IE2 = Il = 10 annehmen.
Daraus folgt für das Verhältnis der beiden Ströme IE1/IE2 «1 + al x a6. Unter Zugrundelegung der bekannten Diodengleichung IE = IS χ exp VBE/26 mV (Sperrsättigungsstrom IS) erhält man eine Spannungsdifferenz AV = VBE2 - VBEl = 26 mV χ In (1 + αϊ χ α6). Für al = 0,7 und a2 = 0,7 erhält man beispielsweise eine Spannungsdifferenz AV
Diese Spannungsdifferenz läßt sich mit Hilfe eines an die Bitleitungen angeschlossenen Differenzverstärkers verstärken und liefert damit ein den Speicherzustand der Zelle kennzeichnendes Signal.
GE 976 005
709839/0U9
Eine Schreiboperation ist außerordentlich einfach. Wie bei einer Leseoperation wird die Adreßleitung X um einige Hundert mV abgesenkt. In einer der beiden Bitleitungeu wird ein Strom zugeführt. Soll beispielsweise der Flipflop-Transistor T4 in den leitenden Zustand gebracht werden, dann wird ein Strom Il nur der Bitleitung BIl zugeführt. Ein großer Teil des Stromes Il fließt in die Basis des Flipflop-Transistors T*J und schaltet diesen Transistor ein. Damit ist der Speicherzustand der Speicherzelle festgelegt.
Bezüglich der Vorteile der erfindungsgemäßen Speicherzelle ergeben sich zusammengefaßt folgende Vorteile. Der in den Fign. 2B, 20 und 2D dargestellte schematische Strukturaufbau zeigt, daß die Speicherzelle nur eine sehr geringe Halbleiterfläche benötigt. Sämtliche Zellen einer Matrix mit gemeinsamer X-Adresse sind in einem streifenförmigen Isolationsgebiet (Zeile) untergebracht, wobei die niederohmige Zone N gleichzeitig als Subkollektor für die Flipflop-Transistoren und als Adreßleitung benützt wird. Die beiden Flipflop-Transistoren, also die beiden invertierenden Transistoren der erfindungsgeraäßen Grundschaltung, sind in bekannter Weise invers ausgefühlt. Lediglich durch das zusätzliche Einbringen zweier kleiner, P-dotierter Gebiete Pl und Pl1 lassen sich sämtliche für die Stromversorgung und für die Schreib/Lese-Operationen erforderlichen Funktionen ausführen.
Im Ruhezustand arbeiten die Zonen Pl und Pl1 als Emitter, die Zonen P2 und P21 als Kollektor. Beim Schreiben arbeitet die Zone Pl oder die Zone Pl1 als Emitter und die Zone P2 oder die Zone P21 als Kollektor. Beim Lesen arbeitet die Zone P2 oder die Zone P2f als Emitter und die Zone Pl oder die Zone Pl1 als Kollektor. Die beiden Zonen Pl und Pl* sind an die Bitleitungen BOl und BIl angeschlossen. Nur diese beiden Leitungen sind also erforderlich, um die Speicherzelle in einer Speichermatrix zu verdrahten.
Neben der einfachen Betriebsweise sind nur sehr kleine Spannungshübe erforderlich, um die Speicherzelle zu betreiben. Als Folge
GE 976 005
709839/0449
davon erhält man den Vorteil, daß nur einfache periphere Schaltkreise erforderlich sind und daß bei niedrigen Versorgungsspannungen ein außerordentlich günstiges Leistungs/Geschwindigkeits-Verhältnis erzielt wird.
GE 976 005
709839/0449

Claims (8)

  1. PATENTANSPRÜCHE
    Hochintegrierte, invertierende logische Schaltung mit einer einen invertierenden Transistor bildenden Zonenfolge, der über ein Injektionsgebiet in der Nähe des Basis-Emitterüberganges durch Injektion von Ladungsträgern mit Betriebsstrom versorgt und an der Basis gesteuert wird,
    dadurch gekennzeichnet,
    daß an das Injektionsgebiet (Pl) eine Abfühlsehaltung (S) angeschlossen ist, über die der Leitzustand des invertierenden Transistors (N2P2N1) aufgrund des bei leitendem Transistor in das Injektionsgebiet rückinjizierten Stromes abgefühlt wird.
  2. 2. Schaltung nach Anspruch 1,
    dadurch gekennzeichnet,
    daß der invertierende Transistor aus einer invers betriebenen, vertikalen Transistorstruktur (N2, P2, Nl) mit auf einer auf einem Halbleitermaterial (P ) aufgebrachten und die Kollektorzone bildenden Halbleiterschicht (N2) besteht, in der die die Emitterzone (Nl) enthaltende Basiszone (P2) angeordnet ist und daß lateral zu dieser Basiszone (P2) das Injektionsgebiet (Pl) gleichen Leitfähigkeitstyps angeordnet ist, das für die Speisestromzuführung als Emitter und für das Abfühlen des Leitzustandes des invertierenden Transistors als Kollektor eines lateralen Transistors dient, wobei die Emitterzone (Nl) des invertierenden Transistors gleichzeitig die Basis und die Basiszone (P2) des invertierenden Transistors den Kollektor bzw. den Emitter des lateralen Transistors bildet.
  3. 3. Verwendung der Schaltung nach Anspruch 1 oder 2,
    zum Aufbau einer Speicherzelle in Form eines aus zwei kreuzgekoppelten Schaltungen zusammengesetzten Flipflops, dadurch gekennzeichnet,
    QE 976 005
    709839/0AAd
    daß jeweils der Kollektor des invertierenden Transistors der einen mit der Basis des invertierenden Transistors der anderen Schaltung verbunden ist und daß über die Injektionsgebiete sowohl die Speisestromzuführung als auch die Kopplung der Schreib/Lesesignale erfolgt.
  4. 4. Speicherzelle nach Anspruch 3, dadurch gekennzeichnet, daß an jedes Injektionsgebiet (Pl, Pl1) eine der Bitleitungen (BOl, BIl) eines der Speicherzelle zugeordneten Bitleitungspaares angeschlossen ist, über das der Betriebsstrom und die Schreib/Lese-Signale zugeführt werden.
  5. 5. Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß zur Selektion einer Speicherzelle eine mit den Emittern (Nl) der invertierenden Transistoren (T3, T4) verbundene Adreßleitung (X) vorgesehen ist.
  6. 6. Speicherzelle nach den Ansprüchen 3 bis 5, dadurch gekennzeichnet,
    daß zwei der Schaltungen nebeneinander integriert sind und daß die Kreuzkopplung durch aufgebrachte Leiterzüge (Ml, M2) hergestellt ist.
  7. 7. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß als Adreßleitung (X) in der gemeinsamen Emitterzone (Nl) der invertierenden Transistoren (T3, T4) eine vergrabene, hochdotierte Zone (N+) des gleichen Leitfähigkeitstyps angeordnet ist.
  8. 8. Integrierte Speichermatrix unter Verwendung der Speicherzelle nach den Ansprüchen 3 bis 7S dadurch gekennzeichnet, daß die Emitterzone (Nl) sämtlicher invertierender Transistoren (T3, T4) eine durchgehende Halbleiterschicht bilden, daß die Zeilen der Matrix durch streifenförmige Isolationsgebiete (P3, P4) definiert und gegeneinander isoliert sind, und daß sämtliche Speicherzellen einer
    GE 976 005
    709839/0U9
    ~3.
    Zeile eine gemeinsame, die Adreßleitung (X) bildende, vergrabene Zone (N+) vorgesehen ist, während die Bitleitungspaare spaltenweise die Injektionsgebiete (Pl, Pl1) kontaktieren.
    709839/(K
DE19762612666 1976-03-25 1976-03-25 Integrierte, invertierende logische Schaltung Expired DE2612666C2 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE19762612666 DE2612666C2 (de) 1976-03-25 1976-03-25 Integrierte, invertierende logische Schaltung
FR7703513A FR2345859A1 (fr) 1976-03-25 1977-02-01 Circuit logique d'inversion hautement integre
JP1031977A JPS52117036A (en) 1976-03-25 1977-02-03 Semiconductor memory
GB870077A GB1569800A (en) 1976-03-25 1977-03-02 Semiconductor circuit arrangements

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19762612666 DE2612666C2 (de) 1976-03-25 1976-03-25 Integrierte, invertierende logische Schaltung

Publications (2)

Publication Number Publication Date
DE2612666A1 true DE2612666A1 (de) 1977-09-29
DE2612666C2 DE2612666C2 (de) 1982-11-18

Family

ID=5973395

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19762612666 Expired DE2612666C2 (de) 1976-03-25 1976-03-25 Integrierte, invertierende logische Schaltung

Country Status (4)

Country Link
JP (1) JPS52117036A (de)
DE (1) DE2612666C2 (de)
FR (1) FR2345859A1 (de)
GB (1) GB1569800A (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2816949A1 (de) * 1978-04-19 1979-10-25 Ibm Deutschland Monolithisch integrierte halbleiteranordnung und deren verwendung zum aufbau einer speicheranordnung
DE2855866A1 (de) * 1978-12-22 1980-06-26 Ibm Deutschland Verfahren und schaltungsanordnung zum betreiben eines integrierten halbleiterspeichers
US4221977A (en) * 1978-12-11 1980-09-09 Motorola, Inc. Static I2 L ram
EP0020928A1 (de) * 1979-06-30 1981-01-07 International Business Machines Corporation Elektrische Speicheranordnung und Verfahren zu ihrem Betrieb

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3174546D1 (en) * 1981-05-30 1986-06-12 Ibm Deutschland High-speed large-scale integrated memory with bipolar transistors
EP0126784B1 (de) * 1983-05-25 1989-10-04 Ibm Deutschland Gmbh Halbleiterspeicher
DE3483265D1 (de) * 1984-06-25 1990-10-25 Ibm Mtl-speicherzelle mit inhaerenter mehrfachfaehigkeit.
EP0195839B1 (de) * 1985-03-29 1989-08-09 Ibm Deutschland Gmbh Stabilitätsprüfung für Halbleiterspeicher

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3736477A (en) * 1970-05-05 1973-05-29 Ibm Monolithic semiconductor circuit for a logic circuit concept of high packing density
DE2307739A1 (de) * 1972-05-11 1973-11-29 Ibm Deutschland Monolithisch integrierte speicherzelle
US3816758A (en) * 1971-04-14 1974-06-11 Ibm Digital logic circuit
DE2356301A1 (de) * 1973-11-10 1975-05-22 Ibm Deutschland Monolithisch integrierte, binaere logische schaltung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3736477A (en) * 1970-05-05 1973-05-29 Ibm Monolithic semiconductor circuit for a logic circuit concept of high packing density
US3816758A (en) * 1971-04-14 1974-06-11 Ibm Digital logic circuit
DE2307739A1 (de) * 1972-05-11 1973-11-29 Ibm Deutschland Monolithisch integrierte speicherzelle
DE2356301A1 (de) * 1973-11-10 1975-05-22 Ibm Deutschland Monolithisch integrierte, binaere logische schaltung

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Electronics, 2. Okt. 1975, S. 99 bis 103 *
IEEE Journal of Solid-State Circuits, Vol. SC-9, Nr. 5, Okt. 1972, S. 340 bis 351 *
IEEE Journal of Solid-State Circuits, Vol. SC-9, Nr. 5, Okt. 1974, S. 218 bis 227 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2816949A1 (de) * 1978-04-19 1979-10-25 Ibm Deutschland Monolithisch integrierte halbleiteranordnung und deren verwendung zum aufbau einer speicheranordnung
EP0004871A1 (de) * 1978-04-19 1979-10-31 International Business Machines Corporation Monolithisch integrierte Halbleiteranordnung mit mindestens einer I2L-Struktur, Speicherzelle unter Verwendung einer derartigen Halbleiteranordnung sowie integrierte Speichermatrix unter Verwendung einer derartigen Speicherzelle
US4259730A (en) * 1978-04-19 1981-03-31 International Business Machines Corporation IIL With partially spaced collars
US4221977A (en) * 1978-12-11 1980-09-09 Motorola, Inc. Static I2 L ram
DE2855866A1 (de) * 1978-12-22 1980-06-26 Ibm Deutschland Verfahren und schaltungsanordnung zum betreiben eines integrierten halbleiterspeichers
EP0020928A1 (de) * 1979-06-30 1981-01-07 International Business Machines Corporation Elektrische Speicheranordnung und Verfahren zu ihrem Betrieb

Also Published As

Publication number Publication date
JPS52117036A (en) 1977-10-01
GB1569800A (en) 1980-06-18
DE2612666C2 (de) 1982-11-18
FR2345859A1 (fr) 1977-10-21
FR2345859B1 (de) 1980-02-08

Similar Documents

Publication Publication Date Title
DE2621136C2 (de) Vorprogrammierter Halbleiterspeicher
DE2307739A1 (de) Monolithisch integrierte speicherzelle
DE2460150C2 (de) Monolitisch integrierbare Speicheranordnung
DE2738678C3 (de) Monolithisch integrierte Speicherzelle
DE1942559B2 (de) Speichereinrichtung fur Binann formation
EP0000169B1 (de) Halbleitersperrschichtkapazität in integrierter Bauweise und Bootstrap-Schaltung mit einer derartigen Halbleitersperrschichtkapazität
DE1959744A1 (de) Monolithische Halbleiteranordnung
DE2855866C3 (de) Verfahren und Schaltungsanordnung zum Betreiben eines integrierten Halbleiterspeichers
DE2612666A1 (de) Hochintegrierte, invertierende logische schaltung
EP0004871B1 (de) Monolithisch integrierte Halbleiteranordnung mit mindestens einer I2L-Struktur, Speicherzelle unter Verwendung einer derartigen Halbleiteranordnung sowie integrierte Speichermatrix unter Verwendung einer derartigen Speicherzelle
DE2839549A1 (de) Statische i hoch 2 l-speicherzelle mit vier bipolartransistoren
EP0023538B1 (de) Halbleiterspeicherzelle in MTL-Technik
EP0028306B1 (de) Monolithisch integrierte Speicheranordnung mit I2L-Speicherzellen
DE2033260B2 (de) Kapazitiver Speicher mit Feldeffekttransistoren
DE2137976B2 (de) Monolithischer speicher und verfahren zur herstellung
DE3786496T2 (de) Speicherzelle mit variabler Klemmschaltung.
DE2216024A1 (de) Speicherzelle für Verschieberegister
DE2943565C2 (de) Speicherzellennachbildung zur Referenzspannungserzeugung für Halbleiterspeicher in MTL-Technik
DE68921770T2 (de) Bipolare Speicherzelle.
DE1817498C3 (de) Monolithisch integrierte Speicherzelle
DE2034889C3 (de) Monolithisch integrierte Speicherzelle
DE2735383A1 (de) Integrierter halbleiterspeicher
DE1774201C (de) Monolithisch integrierte Speicher zelle
DE1537992C (de) Bistabile Kippschaltung
DE1817604A1 (de) Monolithische Speicherzellen

Legal Events

Date Code Title Description
OD Request for examination
8126 Change of the secondary classification

Free format text: G11C 11/40 H03K 19/082

D2 Grant after examination
8339 Ceased/non-payment of the annual fee