DE68918568T2 - Integrierte Speicherschaltung. - Google Patents

Integrierte Speicherschaltung.

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Description

  • Die Erfindung bezieht sich auf eine integrierte Schaltung mit einem Speicher mit einer Matrix aus Speicherzellen und damit gekoppelten Leseverstärkern, deren Ausgänge untereinander über einen gemeinsamen Datenbus verbunden sind.
  • Eine Schaltung der eingangs genannten Art ist aus IEEE "Transactions on Electron Devices", Band ED-31, Nr. 9, September 1984: Masayuki u. a., "Design of GaAs 1 kBit Static Ram" bekannt, vor allem aus Fig. 1. Die Schaltgeschwindigkeit der in der Schaltung verwendeten Leseverstärker hängt unter anderem von der parasitären kapazitiven Last ab, die von den gemeinsamen Leseleitungen (Lese-Bus) gebildet wird. Diese kapazitive Last ist im allgemeinen zur Länge dieser Leitungen proportional und damit von der Anzahl der zu koppelnden Speicherspalten abhängig. Bei einem Speicherentwurf, bei dem die Anzahl parallel angeordneter Speicherspalten spezifiziert werden kann, beispielsweise von einem Kunden (beispielsweise im Falle von anwendungsspezifischen integrierten Schaltungen (ASICs)), ist entweder die Zugriffszeit zum Auslesen einer Speicherzelle von der Anzahl Spalten abhängig, oder die Dimensionierung der Transistoren in den Leseverstärkern muß hinsichtlich der obengenannten kapazitiven Last angepaßt werden, wenn die erwünschte Anzahl paralleler Speicherspalten verändert wird, so daß für einen Teil des Speichers ein neues Speicherdesign erforderlich ist. Das wiederholte Neudimensionieren von Transistoren erfordert zusätzliche Entwurfszeit und hat somit einen kostensteigernden Effekt.
  • Eine Aufgabe der Erfindung ist unter anderem, eine integrierte Schaltung mit einem Speicher zu verschaffen, in der trotz der Möglichkeit einer beliebigen Wahl der Anzahl mit gemeinsamen Leseleitungen (Lese-Bus) zu verbindender Speicherspalten die Zugriffszeit immer im wesentlichen gleich ist und die Dimensionierung der Transistoren in einem Leseverstärker beibehalten werden kann.
  • Hierzu ist eine erfindungsgemäße integrierte Schaltung mit einem Speicher dadurch gekennzeichnet, daß aktivierbare und deaktivierbare Kopplungsmittel zur Kopplung einer einzelnen Speicherspalte mit dem Eingang jedes Leseverstärkers und ebenfalls Aktivierungsmittel zur gleichzeitigen Aktivierung jedes Leseverstärkers vorgesehen sind.
  • Eine erfindungsgemäße integrierte Schaltung mit einem Speicher bietet den Vorteil, daß die Zugriffszeit für das Auslesen einer Speicherzelle bei einer willkürlichen Anzahl Speicherspalten gleich bleibt, und daß die Transistoren in den Leseverstärkern nur einmal dimensioniert zu werden brauchen, was zu Zeit- und Kostenersparnis führt. Die Zugriffszeit bleibt gleich, da bei Zunahme der Anzahl der mit den gemeinsamen Leseleitungen zu verbindenen Speicherspalten zwar die kapazitive Last der Leseleitungen zunimmt, aber auch die Anzahl parallel betriebener, mit den gemeinsamen Leseleitungen verbundener Leseverstärker. Wegen des Leseverstärkers (der Leseverstärker) in der zusätzlichen Speicherspalte (den zusätzlichen Speicherspalten) bleibt das Verhältnis der Gesamtverstärkung zur kapazitiven Last im wesentlichen konstant.
  • Die Eingänge der Leseverstärker sind untereinander über gemeinsame Eingangsleitungen verbunden, so daß beim Auslesen von Informationen aus einer Speicherzelle in einer gegebenen Spalte gleichzeitig die anderen Leseverstärker mit der gleichen Information aktiviert werden. Die gemeinsamen Eingangsleitungen bilden für die auszulesende Speicherzelle ebenfalls eine kapazitive Last, wobei diese parasitäre Kapazität zur Anzahl der Speicherspalten proportional ist. In der Praxis ist die parasitäre Bitleitungskapazität jedoch viele Male höher als die parasitäre Kapazität der genannten Verbindung, da die Anzahl Zeilen in einer Speicherspalte für gewöhnlich die Anzahl parallel verbundener Speicherspalten (beispielsweise 64 Zeilen und 4 Spalten) überschreitet. Dadurch ist die gesamte parasitäre kapazitive Last für eine selektierte Speicherzelle im wesentlichen konstant und in wesentlichen gleich der parasitären Bitleitungskapazität.
  • Eine bevorzugte Ausführungsform einer erfindungsgemäßen integrierten Schaltung mit einem Speicher ist dadurch gekennzeichnet, daß der Eingang jedes Leseverstärkers mit seinem Ausgang verbunden ist. Dies bietet den Vorteil, daß die Verbindung zwischen den Leserverstärkereingängen bereits durch die vorhandenen Leseleitungen gebildet wird. Dadurch ist die für die Speicherschaltung benötigte Chip- Fläche kleiner, und das Chip-Layout ist einfacher. Darüberhinaus werden die Speicher- Informationen wegen des Einflusses der Leseverstärker auf das Informationssignal schneller übernommen.
  • Eine andere bevorzugte Ausführungsform einer erfindungsgemäßen integrierten Schaltung mit einem Speicher ist dadurch gekennzeichnet, daß für jede Speicherspalte ein Leseverstärker vorgesehen ist. Dies bietet den Vorteil, daß die erfindungsgemäße Speicherschaltung um einzelne Spalten erweitert werden kann.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
  • Fig. 1 eine erfindungsgemäße Speicherschaltung,
  • Fig. 2 eine bevorzugte Ausführungsform einer erfindungsgemäßen Speicherschaltung und
  • Fig. 3 eine detaillierte Darstellung einer bevorzugten Ausführungsform eines Teils der in Fig. 2 gezeigten Speicherschaltung.
  • Fig. 1 zeigt eine erfindungsgemäße Speicherschaltung. Die Speicherschaltung umfaßt in Zeilen und Spalten angeordnete Speicherzellen M. Über Bitleitungen BI und und einen Spaltendecodierer 3 sind die Speicherzellen M mit den jeweiligen Eingängen eines Leseverstärkers 4 und gemeinsamen Eingangsleitungen 1 und 2 verbunden. Die jeweiligen Ausgänge der Leseverstärker 4 sind mit gemeinsamen Leseleitungen D beziehungsweise verbunden. Die Leseverstärker sind mit einer gemeinsamen Eingangsleitung BS verbunden.
  • Die Arbeitsweise des in Fig. 1 gezeigten Teils der Speicherschaltung soll für das Auslesen von Informationen aus einer Speicherzelle M beschrieben werden. Eine Zeile mit Speicherzellen M wird unter Verwendung eines Zeilenselektionssignals (nicht gezeigt) selektiert. Dadurch werden die Speicherinformationen der betreffenden Zeile mit Speicherzellen M den betreffenden Bitleitungen BI und zugeführt. Danach wird eine einzelne Speicherspalte unter Verwendung eines Decodiersignals A und des Spaltendecodierers 3 selektiert. Speicherinformationen einer einzelnen Speicherzelle M werden somit den Eingangsleitungen 1 und 2 zugeführt. Danach werden die Leseverstärker 4 gleichzeitig mittels eines Steuersignals auf der gemeinsamen Eingangsleitung BS aktiviert, so daß die Speicherinformationen den Leseleitungen D und in verstärkter Form zugeführt werden.
  • In integrierten Schaltungen haben die Bitleitungen BI und sowie die Eingangsleitungen 1 und 2 bezüglich des für gewöhnlich mit einer Stromversorgungsklemme verbundenen Substrats eine parasitäre Kapazität Cb beziehungsweise C&sub1;. Der Wert dieser Kapazitäten Cb und C&sub1; ist direkt proportional zur Länge der Bitleitungen BI und beziehungsweise der Eingangsleitungen 1 und 2. Da die Länge der Eingangsleitungen 1 und 2 proportional zur selektierten Anzahl Speicherspalten in einer Matrix der Speicherspaltung ist, ist der Wert der parasitären Kapazität C&sub1; proportional zur Anzahl selektierter Speicherspalten.
  • Eine selektierte Speicherzelle wird durch die Summe der Bitleitungskapazität Cb und der Eingangsleitungskapazität C&sub1; belastet. In der Praxis wird die Bitleitungskapazität Cb viele Male höher sein als die Eingangsleitungskapazität C&sub1; (Cb > > C&sub1;), da die Länge einer Speicherspalte für gewöhnlich größer gewählt wird als die Anzahl mit den gemeinsamen Eingangsleitungen 1 und 2 zu verbindender Speicherspalten. Die Summe der obengenannten Kapazitäten ist dann ungefähr gleich der Bitleitungskapazität Cb und bleibt ungefähr konstant, wenn die Anzahl mit den gemeinsamen Eingangsverbindungen 1 und 2 zu verbindender Speicherspalten größer oder kleiner gewählt wird.
  • Die Ausgänge der Leseverstärker 4 werden durch die parasitäre Kapazität Cd der Leseleitungen D und belastet. Der Wert der Kapazität Cd ist direkt proportional zur Länge der Leseleitungen D oder , die ebenfalls zur Anzahl mit den gemeinsamen Eingangsleitungen 1 und 2 verbundener Speicherspalten proportional ist. Die Geschwindigkeit, mit der die Leseleitungskapazität Cd geladen oder entladen werden kann, hängt vom Wert der Kapazität Cd ab, aber in der erfindungsgemäßen Speicherschaltung hängt sie auch von der Anzahl mit den gemeinsamen Leseleitungen D und verbundener Leseverstärker ab. Dies liegt daran, daß bei einer zunehmenden Anzahl Leserverstärker 4 die Gesamtverstärkungsleistung der Leseverstärker 4 zunimmt, da die Leseverstärker 4 gleichzeitig durch ein Signal auf der gemeinsamen Eingangsleitung BS aktiviert werden.
  • Dies bedeutet, daß die Geschwindigkeit, mit der die Speicherinformationen aus einer Speicherzelle M auf gemeinsamen Eingangsleitungen 1 und 2 ausgelesen wird, im wesentlichen unabhängig von der Anzahl mit den Eingangsleitungen 1 und 2 verbundener Speicherspalten ist. Dadurch bleibt die Auslesegeschwindigkeit einer erfindungsgemäßen Speicherschaltung im wesentlichen konstant, wenn die Anzahl Speicherspalten verändert wird.
  • Fig. 2 zeigt eine bevorzugte Ausführungsform einer erfindungsgemäßen Speicherschaltung. Elemente, die den in Fig. 1 gezeigten entsprechen, haben gleiche Bezugszeichen. Wie aus Fig. 2 ersichtlich, umfassen die Leseverstärker kombinierte Eingänge und Ausgänge, so daß die gemeinsamen Eingangsleitungen 1 und 2 entfallen können. Darüberhinaus ist jede Speicherspalte in diesem Fall mit einem einzelnen Leseverstärker 4 verbunden.
  • Die Arbeitsweise des in Fig. 2 gezeigten Teils der Speicherschaltung entspricht im wesentlichen der Arbeitsweise der in Fig. 1 gezeigten Schaltung. Nach Selektion einer Zeile von Speicherzellen M mittels eines Zeilenselektionssignals (nicht gezeigt), werden die betreffenden Zelleninformationen den betreffenden Bitleitungen BI und zugeführt. Unter Verwendung eines Decodiersignals A und des Spaltendecodierers 3 wird eine einzelne Speicherspalte selektiert. Diese Informationen sind dann am Eingang/Ausgang des Leseverstärkers 4 in der betreffenden Spalte vorhanden. Über die gemeinsamen Leseleitungen D und sind diese Informationen auch am Eingang/Ausgang jedes anderen damit verbundenen Leseverstärkers 4 verfügbar. Nach Aktivierung jedes Leseverstärkers 4 mittels eines Steuersignals auf der gemeinsamen Eingangsleitung BS werden die Zelleninformationen den gemeinsamen Leseleitungen D und in verstärkter Form zugeführt. Wie bereits bei der Beschreibung der in Fig. 1 gezeigten Schaltung festgestellt wurde, nimmt die Leseleitungskapazität Cd wiederum zu, wenn die Anzahl Speicherspalten zunimmt, die Gesamtverstärkung der Leseverstärker 4 nimmt dann jedoch ebenfalls zu, so daß die Auslesegeschwindigkeit wiederum im wesentlichen konstant bleibt.
  • Die Wahl von Leseverstärkern 4 mit kombinierten Eingängen und Ausgängen nach Fig. 2 bietet den Vorteil, daß die in Fig. 1 gezeigten Eingangsleitungen 1 und 2 entfallen können. Folglich wird weniger Chip-Fläche benötigt. Darüberhinaus werden die Speicherinformationen schneller von den Leseverstärkern übernommen, da die Leseverstärker das Informationssignal verstärken (Latch). Die Wahl eines Leseverstärkers 4 für jede Speicherspalte bietet den Vorteil, daß die Speicherschaltung um einzelne Spalten erweitert werden kann. In einer Ausführungsform einer erfindungsgemäßen Speicherschaltung nach Fig. 1 kann die Speicherschaltung wegen des Vorhandenseins eines einzelnen Leseverstärkers nur um jeweils zwei Spalten erweitert werden.
  • Fig. 3 ist eine detaillierte Darstellung einer bevorzugten Ausführungsform eines Leseverstärkers 4 und eines Spaltendecodierers 3 nach Fig. 2. Der gezeigte einzelne Leseverstärker umfaßt drei NMOS-Transistoren T1, T2 und T7 sowie sechs PMOS-Transistoren T3, T4, T5, T6, T8 und T9. Die Sources der Transistoren T1 und T2 sind untereinander und mit dem Drain des Transistors T7 verbunden. Die Drains der Transistoren T1 und T5 sind untereinander, mit den Gates der Transistoren T2 und T6 sowie mit dem Drain des Transistors T3 verbunden. Ebenso sind die Drains der Transistoren T2 und T6 untereinander, mit den Gates der Transistoren T1 und T5 sowie mit dem Drain des Transistors T4 verbunden. Die Gates der Transistoren T3 und T4 sind mit einer Eingangsklemme (für den Empfang eines Decodiersignals A) verbunden, während die Sources der Transistoren T3 und T4 mit einer Bitleitung BI beziehungsweise verbunden sind. Die Drains der Transistoren T3 und T8 sowie die Drains der Transistoren T4 und T9 sind mit einer Leseleitung D beziehungsweise verbunden. Die Sources der Transistoren T5, T6, T8 und T9 beziehungsweise die Source des Transistors T7 sind mit der Stromversorgungsklemme U1 beziehungsweise U2 gekoppelt. Die Gates der Transistoren T8 und T9 sind mit einer Eingangsleitung BS verbunden. Das Gate des Transistors T7 ist mit einer Eingangsleitung BS' verbunden.
  • Im folgenden werden Signale, die logisch "low" und logisch "high" sind, mit "low" beziehungsweise "high" bezeichnet. Transistoren des n-Typs sollen so verstanden werden, daß damit entweder n-Kanal-Feldeffekttransistoren oder bipolare npn- Transistoren gemeint sind, und Transistoren des p-Typs sollen so verstanden werden, daß damit entweder p-Kanal-Feldeffekttransistoren oder bipolare pnp-Transistoren gemeint sind.
  • Die in Fig. 3 gezeigte Schaltung funktioniert wie folgt. Im Falle eines "low"-Signals auf den Eingangsleitungen BS und BS' werden die Transistoren T8 und T9 leitend und der Transistor T7 sperrend. Die Leseleitungen D und werden somit über die Transistoren T8 und T9 vorgeladen. Als Reaktion auf ein nachfolgendes "high"-Signal auf der Eingangsleitung BS werden die Transistoren T8 und T9 sperrend. Im Falle eines "low"-Signals A auf der Eingangsleitung , das beispielsweise aus einer Adressendecoderschaltung (nicht gezeigt) kommt, die in einer integrierten Speicherschaltung zur Selektion einer Spalte einer Speicherschaltung enthalten ist, werden die Transistoren T3 und T4 leitend.
  • Danach, bei einem "high"- und "low"-Signal einer selektierten Speicherzelle auf der Bitleitung BI beziehungsweise , bleibt die Leseleitung D "high" und wird die Nicht-Leseleitung teilweise durch eine Nicht-Bitleitung entladen. Als Reaktion auf ein nachfolgendes "high"-Signal auf der Eingangsleitung BS wird der Transistor T7 leitend. Wegen des "high"-Status des Knotens 10 wird der Transistor T2 leitend, so daß der Knoten 20 vollständig entladen wird und danach "low" bleibt. Dadurch wird der Transistor T5 leitend, so daß der Knoten 10 "high" bleibt.
  • Im Falle eines "low"- und "high"-Signals einer selektierten Speicherzelle auf der Bitleitung BI beziehungsweise bleibt die Nicht-Leseleitung "high" und wird die Leseleitung D teilweise durch die Bitleitung BI entladen. Als Reaktion auf ein nachfolgendes "high"-Signal auf der Eingangsleitung BS' wird der Transistor T7 leitend. Wegen des "high"-Status des Knoten 20 wird der Transistor T1 leitend, so daß der Knoten 10 vollständig entladen wird und danach "low" bleibt. Dadurch wird der Transistor T6 leitend, und der Knoten 20 bleibt "high".
  • Das Signal auf der Eingangsleitung BS' kann auf einfache Weise aus dem Signal auf der Eingangsleitung BS mittels Verzögerungselementen (beispielsweise mittels zweier in Reihe geschalteter Invertierer (nicht gezeigt)) gewonnen werden.
  • Die Knoten 10 und 20 sind auf die beschriebene Weise mit einer gemeinsamen Leseleitung D beziehungsweise einer Nicht-Leseleitung D' verbunden. Wie bereits festgestellt wurde, haben diese Leseleitungen eine parasitäre Kapazität, die zur Anzahl mit den Leseleitungen D und verbundener Speicherspalten proportional ist. Die Geschwindigkeit, mit der die genannte Kapazität während aufeinanderfolgender Auslesevorgänge entladen werden kann, hängt von der parasitären Kapazität der Leeleitungen D und und der Leitfähigkeit der Transistoren T1, T2 und T7 ab, bei der erfindungsgemäßen Speicherschaltung hängt sie jedoch auch von der Anzahl mit den gemeinsamen Leseleitungen D und verbundener Leseverstärker ab. Letzteres kann wie folgt erläutert werden: Eine Spannung am Knoten 10 beziehungsweise 20 des in Fig. 1 gezeigten Leseverstärkers liegt über die gemeinsamen Leseleitungen D und an den Eingängen aller Leseverstärker an, die darauf durch das gemeinsame Eingangssignal BS und danach BS' per Matrix aktiviert werden und somit auf den Leseleitungen D und die angebotenen Spannungen verstärken, die schließlich auf einem "high"- oder "low"-Pegel gehalten werden. Die Geschwindigkeit der Verstärkung und das Halten der angebotenen Spannungen hängt von der Kapazität der Leseleitungen D und sowie der Gesamtleitfähigkeit der Transistoren aller Leseverstärker ab, die mit den gemeinsamen Leseleitungen D und gekoppelt sind. Wenn die Anzahl Spalten aus Speicherzellen in einer Matrix zunimmt, wobei jede Spalte über einen Leseverstärker mit den gemeinsamen Leseleitungen D und verbunden ist, nimmt die Kapazität der Leseleitungen daher zu, da die Länge dieser Leseleitungen ebenfalls zunimmt. Die Gesamtleitfähigkeit der parallel geschalteten Leseverstärker nimmt jedoch ebenfalls zu. Dies bedeutet, daß die Geschwindigkeit der Verstärkung und das nachfolgende Halten von auf den Leseleitungen D und gebotenen Spannungen von der Anzahl zu selektierender Speicherspalten, die mit den gemeinsamen Leseleitungen D und verbunden sind, im wesentlichen unabhängig ist.
  • Der in Fig. 3 gezeigte Leseverstärker ist mit Hilfe von MOS-Transistoren aufgebaut; die genannten NMOS-Transistoren und PMOS-Transistoren können jedoch durch bipolare npn-Transistoren beziehungsweise pnp-Transistoren ersetzt werden.
  • Im vorangegangenen wurde das Auslesen von Informationen (1 Bit) aus einer einzelnen Speicherzelle in einer Matrix beschrieben. Es dürfte einleuchten, daß das gleichzeitige Auslesen von Informationen aus Speicherzellen in unterschiedlichen Matrizen (beispielsweise 8 Bits) erfindungsgemäß ebenfalls möglich ist.

Claims (9)

1. Integrierte Schaltung mit einem Speicher mit einer Matrix mit Speicherzellen (M) und damit gekoppelten Leseverstärkern (4), deren Ausgänge untereinander über einen gemeinsamen Datenbus (D, ) verbunden sind, dadurch gekennzeichnet, daß aktivierbare und deaktivierbare Kopplungsmittel (3) zur Kopplung einer einzelnen Speicherspalte mit dem Eingang (1, 2) jedes Leseverstärkers (4) und ebenfalls Aktivierungsmittel zur gleichzeitigen Aktivierung jedes Leseverstärkers (4) vorgesehen sind.
2. Integrierte Schaltung mit einem Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Eingang jedes Leseverstärkers (4) mit seinem Ausgang (D, ) verbunden ist.
3. Integrierte Schaltung mit einem Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß für jede Speicherspalte ein Leseverstärker vorgesehen ist.
4. Integrierte Schaltung mit einem Speicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß jede Speicherzelle (M) in einer Spalte mit einer ersten und einer zweiten Bitleitung (BI, ) gekoppelt ist, wobei jeder Leseverstärker (4) einen ersten und einen zweiten Transistor (T1, T2) umfaßt, deren zweite Hauptelektroden mit Leseleitungen (D, ) verbunden sind, die ersten Hauptelektroden untereinander und mit einer steuerbaren Stromquelle (T7) verbunden sind, die steuerbare Stromquelle (T7) in jeder Spalte zum Empfang eines gemeinsamen Aktivierungssignals (BS') geeignet ist, der Stromkanal eines dritten beziehungsweise vierten Transistors (T3, T4) in Reihe mit der ersten und zweiten Bitleitung (BI, ) und der zweiten Hauptelektrode des ersten beziehungsweise zweiten Transistors (T1, T2) geschaltet ist, der dritte und vierte Transistor (T3, T4) zum Empfang eines gemeinsamen Steuersignals (YR) aus einer Adressendecoderschaltung geeignet sind, und eine Steuerelektrode des ersten und des zweiten Transistors (T1, T2) zu der zweiten Hauptelektrode des zweiten Transistors (T2) beziehungsweise des ersten Transistors (T1) zurückgekoppelt ist.
5. Integrierte Schaltung mit einem Speicher nach Anspruch 4, dadurch gekennzeichnet, daß der dritte und der vierte Transistor (T3, T4) Transistoren des p-Typs sind.
6. Integrierte Schaltung mit einem Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die zweite Hauptelektrode des ersten und des zweiten Transistors (T1, T2) über den fünften beziehungsweise sechsten Transistor (T5, T6) mit einer ersten Stromversorgungsklemme (U1) verbunden ist, der fünfte und der sechste Transistor (T5, T6) von einem Leitungstyp sind, der dem des ersten beziehungsweise zweiten Transistors (T1, T2) entgegengesetzt ist, und die Steuerelektroden des ersten und des fünften Transistors (T1, T5) und die des zweiten und des sechsten Transistors (T2, T6) untereinander verbunden sind.
7. Integrierte Schaltung mit einem Speicher nach Anspruch 6, dadurch gekennzeichnet, daß der erste und der zweite Transistor (T1, T2) Transistoren des n-Typs und der fünfte und sechste Transistor (T5, T6) Transistoren des p-Typs sind.
8. Integrierte Schaltung mit einem Speicher nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Hauptelektrode des ersten und des zweiten Transistors (T1, T2) des n-Typs über einen einen siebten beziehungsweise einen achten Transistor (T8, T9) des p-Typs mit einer ersten Stromversorgungsklemme (U1) verbunden ist, wobei Steuerelektroden des siebten und des achten Transistors (T8, T9) des p-Typs zum Empfang des gemeinsamen Aktivierungssignals (BS) geeignet sind und die Steuerelektroden der gesteuerten Stromquellen (T7) in der Matrix zum Empfang eines Signals (BS') geeignet sind, das aus dem gemeinsamen Aktivierungssignal (BS) über Verzögerungsmittel gewonnen wird.
9. Integrierte Schaltung mit einem Speicher nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß ein Transistors des n-Typs entweder ein n-Kanal-Feldeffekttransistor oder ein bipolarer npn-Transistor ist und ein Transistor des p-Typs entweder ein p-Kanal-Feldeffekttransistor oder ein bipolarer pnp-Transistor ist.
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