JPH023177A

JPH023177A - 半導体集積回路

Info

Publication number: JPH023177A
Application number: JP1053804A
Authority: JP
Inventors: Hisayuki Higuchi; 樋口　久幸; Noriyuki Honma; 本間　紀之; Makoto Suzuki; 誠鈴木; Masaru Tachibana; 大橘
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-03-11
Filing date: 1989-03-08
Publication date: 1990-01-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリセルを内蔵する半導体集積回路に係り
、特に、高速動作させるのに好適な半導体集積回路に関
する。

〔従来の技術〕

近年、半導体素子の機料化と共に、半導体集積回路の動
作速度および集積度が著しく向上している。特に、ｃＭ
ｏｓＦＥＭ＜イボーラ・トランジスタとを組み合わせて
、高速動作をし、かつ、消費電力の少ないＢＩＣＭＯ３
ＬＳＩが開発されている。

しかし、メモリＬＳＩに関して言うと、最晶速のメモリ
ＬＳＩは、　　Ｅ　ＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐ
ｌｅｄＬｏｇｉｃ　）回路を用いたバイポーラ・メモリ
［、ＳＩである。このＬＳＩは、消費電力が大きいため
に。

ＬＳＩの集積度は、高々６４ｋｂに留まっている。

一方、ＣＭＯＳを用いたメモリＬＳＩでは、すでに、Ｉ
Ｍｂのメモリを内蔵するＬＳＩが製作されている。しか
し、このＣＭＯ８回路の動作素度は、ＥＣＬ回路の１／
２〜１１５と遅い、このため。

高速動作が要求されるＬＳＩでは、ＥＣＬ回路を用いた
バイポーラ・メモリが主流である。このメモリＬＳＩで
は、消費αカの制約から集積度と動作速度とがトレード
　オフの関係にあり、邦積度の高いＬＳＩでは、商運性
能を十分に引き出せないために、低？ｒｉ費１ｔｆ力で
ＫＧ速のＬＳＩが強く望まれている。この状況のもとで
、８ＬＣＭＯＳメモリＬＳＩは高ｆｉｌｅで、かつ、高
速なメモリＬＳＩとして着目されている。

これは、最近のエレクトロニクス機器の高λ・Ｋ化およ
び高機能化の傾向によるもので、あらゆるＬＳｒに対し
て、さＪろに、高速化、高集績化、低消費電力化するこ
とが求めらＪｔている。

この要求に応えるために、半導体素子−の微圃化が進め
られてきた。しかし、微細加工には、設備上の制約があ
り、急速な進展は困難であるので、回路上の工夫により
高速化する試みがなされている０例えば、特公昭６２−
４４３５２号公報やインターフェース　１９８７年８月
号　２１２頁（プルツク　トウリー（Ｂｒｏｏｋｔｒｅ
ｅ）社ｊｆＱａｔ４０１−４０４型バイポーラ・メモリ
、富士通社１！ＩＭＢＭ１０４２３ＬＬ型１ｋｂバイポ
ーラ・メモリが紹介されている）に述べられているよう
なパイプ　ライン方式を用いた高速メモリ回路が提案さ
れ、製作されている。上記公報に記載されている発明の
パイプライン方式は。

メモリ回路の動作を信号の流れに沿って分割し、それぞ
れの回路を独立に動作させることによって。

メモリ回路の情報読み出し時間（アドレスアクセス時間
：情報読み出し信号の入力からメモリセルの記憶情報が
出力されるまでの時間、以下アクセス時間と言う）より
も短い時間間隔で情報の読み出し、書き込みを行うパイ
プライン方式を提案している。さらに、上記公報に記載
された発明では、実際には分割した回路間にラッチ回路
を設ける必要があり、このラッチ回路にクロックを供給
することにより、分割した回路間の独立性を保つ必要が
ある。すなわち、この方法では、回路の独立性を保つた
め、ラッチ回路とクロックを必要とする。

このため、分割回路数が増加すると、それに応じてクロ
ック周波数が高くすることも要求され、さらには、ラッ
チ回路を設けたことによる遅延時間の増加もある。これ
らの障害は、数ｎｓのアクセス時間を持つメモリＬＳＩ
をパイプライン方式化（以下、パイプライン化と言う）
して高速化しようとすると、その効果を相殺する。また
、このようにパイプライン化したときには、読み出し情
報が短い時間間隔で出力されるので、この情報を外部か
らの要求に応じて要求速度で送出するための出力バッフ
ァ回路が不可欠となる。一方のプルツク　トウリー社製
のメモリは、情報読み出し時のみパイプライン化したメ
モリであり、また、富士通社製のメモリは、クロック　
サイクル時間がアクセス時間より長いなどのため、パイ
プライン化による高速性を十分には引き出していない。

〔発明が解決しようとする課題〕

本発明は、上述のように、従来のメモリＬＳＩ、例えば
、バイポーラ・メモリは高速ではあるが、消費電力が大
きく、かつ、集積度も低く、一方、ＣＭＯＳメモリは高
集積ではあるが、動作速度がバイポーラ・メモリに比べ
てかなり遅い欠点がある。また、パイプライン化するこ
とでも、そのために設けたラッチ回路に起因する遅延や
、外部回路への情報送出の適合性などから十分に、その
目的とする高速性を引き出せない欠点があった。

本発明の目的は、このような従来回路における課題を解
決し、高速動作が可能で、かつ、消費電力が少なく、し
かも、集積度の大きい半導体集積回路を提供することに
ある。

〔０！題を解決するための手段〕上記目的を達成するために、メモリセルからのデータ読
み出しを制御するクロック信号のクロックサイクルを最
大アクセス時間ｔａａ　ｌｌ１ａｘの約１／２に設定す
る。このクロック信号の０番目のクロックパルス（Ｔｏ
）の印加に応答して、Ｘ、Ｙアドレス信号が確定されて
、メモリセルの１番目のアクセス動作を開始する。同様
に、クロック信号の１番目のクロックパルス（ＴＬ）の
印加に応答して、他のｘ、Ｙアドレス信号が確定されて
、他のメモリセルの２番目のアクセス動作を開始する。

クロック信号の２番目のクロックパルス（Ｔｚ）以後の
パルス印加に応答するメモリセルのアクセス動作も上記
と同様となる。従って、センスアンプの出力から、上記
１番目、２番目・・・のアクセス動作に従って読み出し
信号が次々に得られる。

センスアンプの出力には、第１と第２の記憶回路の入力
が接続される。第１の記憶回路には倚数番目（すなわち
、１番目、３番目・・・）のアクセス動作に従ったセン
スアンプの出力データが記憶され、第２の記憶回路には
偶数番目（すなわち、２番目、４番目・・・）のアクセ
ス動作に従ったセンスアンプの出力データが記憶される
。

２番目以後の偶数番目のクロックパルス（すなわち、Ｔ
ｚ、Ｔａ・・・）に応答して第１の記憶回路の記憶デー
タがデータ出力回路に転送され、２番目以後の倚数番目
のグロックパルス（すなわち、Ｔ　ｓ　、・・・）に応
答して第２の記憶回路の記憶データがデータ出力回路に
転送される。

〔作用〕

従って、３番目のクロックパルス（Ｔ　ａ　）以後は、
最大アクセス時間ｔａａ　ｗａｘの約１／２のクロック
サイクルで２番目以後のアクセス動作に応答したデータ
が次々にデータ出力回路の出力に得ら九る。

半導体集積回路の特性のバラツキによって、センスアン
プの出力からアクセス動作に従った出力データが高速で
得られる場合も、データ出力回路の出力より所望のデー
タを次々に得ることができる。これは、データ出力回路
のデータ出力開始を定める２番目のクロックパルス（Ｔ
２）の印加時においても、第１の記憶回路に１番目のア
クセス動作に従ったセンスアンプの出力データが記憶さ
れているためである。すなわち、第２の記憶回路が省略
され、センスアンプの出力に第１の記憶回路のみが接続
されている場合は、データ出力回路のデータ出力開始を
定める２番目のクロックパルス（”ｒｚ）の印加時にお
いて、第１の記憶回路のデータは２番目のアクセス動作
に従ったセンスアンプの出力データによって更新される
ため、１番目のアクセス動作に従ったセンスアンプの出
力データが消失し、データ出力回路よりの所望データの
順次出力が不可能となる。

本発明の他の目的および他の新規な特徴は、以下の実施
例から明らかとなろう。

〔実施例〕

第１図は、本発明の半導体集積回路のメモリ回路の第１
の実施例の構成概念図である。信号の流れに沿って、そ
の動作を説明する。第１図のメモリ回路に入力される信
号は１通常のメモリ回路と同じＸアドレス信号、Ｙアド
レス信号、チップ選択や書き込みデータ等の信号と新た
に設けたクロック同期信号１０である。但し、クロック
同期信号１０を半導体集積回路の外部からメモリに取り
入れることは１本発明の効果をより大きくはするが、不
可欠なものではない。

すなわち、このクロック同期信号１０はＸアドレス信号
又はＹアドレス信号の遷移に応答した遅延信号から形成
されることもできる。

入力されたＸアドレス信号、Ｙアドレス信号等は、クロ
ック同期信号１０に基づいて発生された信号１２．１３
によってラッチ回路１４．１５に取り込まれ、ざらにＸ
デコーダ１６、Ｙデコーダ１７に導かれる。Ｘアドレス
信号は、Ｘデコーダ１６によってワード　ドライバ信号
に変換されてメモリ　マトリクスのＸ選択信号１８を発
生し、Ｙアドレス信号は、Ｙデコーダ１７によってＹ選
択信号１９に変換されてセンスアンプ２０の選択を行い
、メモリ　マトリクス２１上の１個のメモリセルの情報
を読み出す。

一般にメモリ回路では、ラッチ回路１４．１５によりＸ
、Ｙアドレス入力信号を取り込んでからセンスアンプ２
０の出力に情報が読み出されるまでには、そのメモリ回
路固有の遅延時間がある。

この遅延時間は、回路形式や相互干渉によって変化する
遅延時間成分と、加工寸法、温度特性等による素子特性
の変動に伴う遅延時間成分とからなっている。後者の遅
延時間成分は、同−ＬＳＩ内でのばらつきは少ない性質
があり、また、前者の遅延時間のばらつきも注意を払っ
て設計すれば、ＬＳＩ内でのばらつきを低減できる性質
を持っている。このことを念頭において、読み出された
情報のセンスアンプ出力を本発明の主要な特徴である。

第１と第２の記憶回路２２．２３に取り込むタイミング
を考える。メモリ　マトリクス２１からセンスアンプへ
の読み出し情報は、少なくとも最大アクセス時間ｔａａ
　ｖａａｘよりは短い時間で出力れ１次のアドレス信号
に対応する情報がセンスアンプ２０に出力されると、そ
の直後に第２の記憶回路２３にセンスアンプ２０の出力
を取り込むように制御信号２４，２５を同期信号発生回
路２６から送る。このようにすると、第１と第２の記憶
回路２２．２３は、アドレス信号の変化に対応して交互
にセンスアンプ２０の出力を取り込む。

デー、タ出力回路２７は、同期信号発生器２６から送付
された制御信号２８により第１と第２の記憶回路２２．
２３の出力のいずれかの出力を選択し、かつ、出力制御
信号２９　（ＯＥ）によって出力３０の制御を行う。以
上は、本発明の動作の概要を述べたに留まったので、さ
らに、詳しく第２図および第３図のタイムチャートを用
いて説明する。

同一条件で設計されたメモリセルを内蔵する半導体集積
回路であっても、製造条件のバラツキによってアクセス
時間のバラツキが生じる。アクセス時間の許容バラツキ
の範囲中の中心値はｉＢ準アクセス時間ｔａａ　ｔｙｐ
と呼ばれ、同範囲中の最大値は最大アクセス時間ｔａａ
　ｒｍａｘと呼ばれ、同範囲中の最小値は最小アクセス
時間ｔａａ　ｗｉｎ　と呼ばれる。

第２図は実際に製造された半導体集積回路のアクセス時
間が遅く、最大アクセス時間ｔａａ　ｗａｘに近い場合
のタイムチャートである。同図から、クロック同期信号
１０のクロックサイクルが最大アクセス時間ｔｅａ　＋
ｍａｘの約１／２に設定されていることが理解できる。

第３図は実際に製造された半導体集積回路のアクセス時
間が速く、最小アクセス時間ｔａａ　ｌ１ｉｎに近い場
合のタイムチャートである。

以下、第２図および第３図のタイムチャーとを。

詳細に説明する。

第２図（Ａ）乃至（Ｋ）は、第１図の回路の各部信号の
タイミングを示す図である。Ｘ方向を時間軸に取り、入
力されたアドレス信号からデータ出力信号までのタイミ
ングを示す、第２図（Ａ）のクロック同期信号１０に示
すように、クロック同期信号１０の０番目のクロックパ
ルス（Ｔ　ｏ　）は、入力信号（アドレス信号、第２図
（Ｂ）参照）がすべて確定した後の最も早い時刻に送ら
れることが高速化のために望ましい、この０番目のグロ
ックパルス信号（Ｔ　ｏ　）によって、まず、１番目の
アドレス信号“１″が入力バッファ回路（図示せず）に
導かれ、１番目のアドレス“１″のメモリ読み出し動作
が始まる。第２図（Ｃ）に示すように。

入力バッファから約１ｎｓ遅れて出力された信号“１″
は、Ｘデコーダ又はＹデコーダを構成する第１デコーダ
および第２デコーダ、センスアンプを通り、これらの遅
延により、約１３ｎｓ後にセンスアンプからメモリセル
“１″の情報が出力される（第２図（Ｄ）、（Ｅ）、（
Ｆ）参照）、この時刻は、ラッチ回路１４，１５、デコ
ーダ１６゜１７、メモリセル２１、センスアンプ回路２
０の電気的特性によってばらつく、このため、センスア
ンプ２０の出力を第１と第２の記憶回路２２゜２３に取
り込むラッチ信号２４（第２図（Ｇ）参照）、２５（第
２図（Ｈ）参照）のタイミング設定が重要となる。すな
わち、センスアンプ２０がら１番目のアドレス信号ＩＩ
　１１１に対応する１番目のセンスアンプデータ出力信
号“１″が出力される以前に第］、の記憶回路２２への
取り込み信号が送られると、誤情報（ここでは、信号ｒ
ｔ　Ｏ＃＃　）が第１の記憶回路２２に取り込まれ、一
方、この信号取り込みをセンスアンプ２０からのデータ
出力信号′″１″の出力時より大幅に遅らせると、その
分だけ第１の記憶回路２２への読み出し情報の取り込み
時間が遅れ、実効的なアクセス時間が長くなる。これを
センスアンプ出力のｌｎｓ後とすると、第１の記憶回路
２２には約１４ｎｓ後の信号“１”が取り込まれる。

すなわち、第１の記憶回路２２は第２図（Ｇ）の情報取
り込み指示信号２４に応答してセンスアンプ２０のデー
タ出力を取り込み、この第２図（Ｇ）の情報取り込み指
示信号２４は倚数番目のアドレス信号（すなわち第２［
ｆｆｌ　（Ｂ）の信号６１１１１ｉｔ　３　ｕ、・・・
）に対応するセンスアンプ２ｏの出力データ（すなわち
第２図（Ｆ）の信号ＩＩ　１　＋１“３″、・・・）の
発生から約ｉｎｓ遅れて同期信号発生器２６から発生さ
れる。また、第２の記憶回路２３は第２図（Ｈ）の情報
取り込み指示信号２５に応答してセンスアンプ２０のデ
ータ出力を取り込み、この第２図（Ｈ）の情報取り込み
指示信号２５は偶数番目のアドレス信号（すなわち、第
２図（Ｂ）の信号“２″、・・・）に対応するセンスア
ンプ２０の出力データ（すなわち、第２図（Ｆ）の信号
１１２　ＩＩ、・・・）の発生から約１ｎｓ遅れて同期
信号発生器２６から発生される。製造バラツキによって
、半導体集積回路のアクセス時間が遅くなる場合は、同
一半導体集積回路内に形成された同期信号発生器２６か
ら発生される情報取り込み指示信号２４．２５の発生タ
イミングも遅くなる。このアクセス時間の遅延と情報取
り込み指示信号の発生タイミングの遅延の相関関係は。

本発明の重要な特徴のひとつである。

従って、第１と第２の記憶回路２２．２３の保持データ
は、第２図（Ｉ）および（Ｋ）に示すように、クロック
同期信号１０のクロックサイクルの２倍の間に保持され
る。

２番目以後の偶数番目のクロックパルス（すなわち、第
２図（Ａ）の信号Ｔ２．Ｔ４・・・）に応答して第１の
記憶回路２２の記憶データがデータ出力回路２７に転送
され、２番目以後の倚数番目のクロックパルス（すなわ
ち、第２図（Ａ）の信号Ｔ３・・・）に応答して第２の
記憶回路２３の記憶データがデータ出力回路２７に転送
される。

従って、第２図（Ｋ）に示すように、３番目のクロック
パルス（すなわち、第２図（Ａ）の信号Ｔａ）以後は、
最大アクセス時間ｔａａ　ｍａｘより短いクロックサイ
クルで２番目以後のアクセス動作に応答したデータ（第
２図（Ｋ）の信号１１２　Ｉ＋“３″′・・・）をデー
タ出力回路２７の出力３０から次々に得ることができる
。すなわち、メモリマトリックス２１からの連続読み出
し動作時における実効的なアクセス時間をクロック同期
信号１０のクロックサイクルで一義的に決定することが
でき、メモリアクセスの高速化を実現することができる
。

第３図は実際に製造された半導体集積回路のアクセス時
間が速く、最少アクセス時間ｔａａ　ｗｉｎに近い場合
のタイムチャートである。

第３図（Ａ）はクロック同期信号、第３図（Ｂ）はＸお
よびＹアドレス入力信号、第３図（Ｃ）はアドレス人力
バッファの出力信号、第３図（Ｄ）はセンスアンプ回路
２０の出力信号、第３図（Ｅ）はセンスアンプ２０の出
力を第１の記憶回路２２に取り込むための情報取り込み
指示信号２４、第３図（Ｆ）はセンスアンプ２０の出力
を第２の記憶回路２３に取り込むための情報取り込み指
示信号２５、第３図（Ｇ）は第１の記憶回路２２の保持
データ、第３図（Ｈ）は第２の記憶回路２３の保持デー
タ、第３図（Ｉ）はデータ出力回路２７の出力信号を示
し、第３図においては第２図（Ｄ）および（Ｅ）に示し
た第１デコーダ出力および第２デコーダ出力に対応する
波形図が省略されている。

この半導体集積回路のアクセス時間が速いため、０番目
のクロックパルス（Ｔｏ）の印加後、第３図（Ｄ）に示
すように１番目のクロックパルス（Ｔｌ）の印加前にセ
ンスアンプ２ｏの出力から１番号のアクセス動作に従っ
たデータ″１”が発生されている。この高速アクセス動
作に対応して第；３図（Ｅ）及び（Ｆ）に示すように同
期信号発生器２６から発生される情報取り込み指示信号
２４゜２５の発生タイミングも速くなる。従って、この
情報取り込み指示信号２４．２５によって制御される第
１と第２の記憶回路２２．２３の保持データは第３図（
Ｇ）および（Ｈ）に示すようにクロック同期信号１０の
クロックサイクルの２倍の時間の間に保持される。

この場合も、２番目以後の偶数番目のクロックパルス（
すなわち、第３図（Ａ）の信号ＴＺ、Ｔ４・・・）に応
答して第１の記憶回路２２の記憶データがデータ出力回
路２７に転送され、２番目以後の倚数番目のクロックパ
ルス（すなわち、第３図（Ａ）の信号Ｔδ・・・）に応
答した第２の記憶回路２３の記憶データがデータ出力回
路２７に転送される。

従って、データ出力回路２７の出力信号は第３図（Ｉ）
のようになり、特性バラツキによってセンスアンプ２０
の出力からアクセス動作に従った出力データが高速で得
られる場合も、データ出力回路２７の出力より所望のデ
ータを次々に得ることが理解できる。これは、データ出
力回路２７のデータ出力開始を定める２番目のタロツク
パルス（Ｔ２）の印加時においても、第１の記憶回路２
２の１番目のアクセス動作に従ったセンスアンプ２０の
出力データが記憶されているためである。

すなわち、第２の記憶回路２３が省略され、センスアン
プ２０の出力に第１の記憶回路２２のみが接続されてい
る場合は、データ出力回路２７のデータ出力開始を定め
る２番目のクロックパルス（Ｔｚ）の印加時において、
第１の記憶回路２２のデータは２番目のアクセス動作に
従ったセンスアンプの出力データによって更新されるた
め、ｌ＃目のアクセス動作に従ったセンスアンプ２０の
出力データが消失し、データ出力回路２７からの所望の
データの順次出力が不可能となる。

第４図は、第１図に示したラッチ回路１４゜１５に最適
な回路を示す本発明の実施例の回路図である。ＡＤＲは
アドレス信号端子、■いは参照基１′１！！電圧、ＣＬ
Ｋ、ＣＬＫはクロック信号端子。

ＡＤＲ’　、ＡＤＨ’はラッチ出力信号である。ここで
は、クロック信号を精度よく取り込むために、差動型の
回路を用いている。しかし、これの片側に参照基準電圧
を入れてもよく、また、アドレス信号参照基′＄電圧端
子にアドレス信号の反転信号を接続して差動型として動
作させることができることは言うまでもない、また、こ
の他のラッチ回路を用いてもよい。

尚、第４図のラッチ回路はそのエミッタが第１の定電流
源１に接続された第１差劾対トランジスタＱｌ、Ｑ２．
そのエミッタがトランジスタＱ１のコレクタに接続され
た第２差動対トランジスタＱ３．Ｑ４．そのエミッタが
トランジスタＱ２のコレクタに接続された第３差動対ト
ランジスタＱ５．Ｑ６．コレクタ負荷抵抗Ｒ１，Ｒ２、
そのエミッタが第２の定電流源２に接続された第１出力
トランジスタＱ７、そのエミッタが第３の定電流源３に
接続された第２出力トランジスタＱ８により構成されて
いる。

第５図は、第１図に示した記憶回路２２．２３に最適な
本発明の実施例を示す回路図である。ここで、Ｓｌ、Ｓ
ｌはセンス回路２０の出力端子に接続される端子、ＣＬ
Ｋ、ＣＬＫは同期信号入力端子、１０１，１０２は出力
制御信号端子、１０５は出力端子である。破線で囲んだ
回路２３は、破線で囲んだ回路２２と同じ回路で、制御
信号、クロック信号のみが異なっている。この記憶回路
は。

クロックによって記憶回路２２．２３に信号が取り込ま
れるのは、第４図と同様であるが、その出力電位のレベ
ルが制御端子１０１，１０２によって上下できることに
特徴がある。

ここでは、−例を示したが、特に、この回路にとられれ
ず、記憶回路の信号を制御信号によって選択して取り出
す機能を持つ回路であればよい。

また、外部回路の要求によって、記憶回路２２゜２３の
出力を並列に出力してもよい。

第６図は、第１図のメモリマトリックス２１のメモリセ
ルＭＣ、センスアンプおよび書き込み回路２０、第１と
第２記憶回路２２，２３、データ出力回路２７Ａ、２７
Ｂに最適な本発明の実施例の回路図である。

Ｓ　ＲＡ　Ｍ　（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃ
ｅｓｓ　Ｍｅｍｏｒｙ）のメモリセルＭＣは、クロスカ
ップル接続されることにより、メモリセルの情報を記憶
するＮチャンネ／Ｌ／ＭＯ５ＦＥＴＱ　３０　、　Ｑ　
３１、ワード線ＭＬにより駆動されてデータｍＤ１、Ｄ
ｌとメモリセルＭＣ内のＮチャンネル阿０８ＦＥＴＱ３
０．　Ｑ３１との間のデータ転送を実行するトランスフ
ァーゲート用ＮチャンネルＭＯ５ＦＥＴＱ　３２　、　
Ｑ　３３、高抵抗負荷Ｒ３０，Ｒ３１から構成されてい
る。

データ線Ｄ１、Ｄｌと書き込み用データ線り。

Ｄとの間には書き込み用ＮチャンネルＭＯＳＦＥＴＱ３
４．Ｑ３５のソース・ドレイン径路が接続され、これら
のＭＯＳＦＥＴのゲートはＹ選択信号Ｙにより駆動され
る。

データ線Ｄ１、Ｄｌの信号は、それぞれエミッタフォロ
ワトランジスタＱ３６．Ｑ３７を介してエミッタ結合差
動対トランジスタＱ３８．Ｑ３９のベースに結合される
。ＮチャンネルＭ（ＩｓＦＥＴＱ４．Ｏ，Ｑ４１．Ｑ４
２は、Ｙ選択信号Ｙに応答してトランジスタＱ　３６〜
Ｑ３９を活性化するための電流源として動作する。

エミッタ結合差動対トランジスタＱ３８゜Ｑ３９のコレ
クタ信号は、それぞれベース接地トランジスタＱ４３．
Ｑ４４のエミッタ・コレクタ径路を介して第１と第２の
記憶回路２２．２３の入力に伝達される。

尚、メモリセルＭＣのデータ、ｔ！Ｄ１、ＤｌにはＰチ
ャンネルＭＯ５ＦＥＴＱ　４５〜Ｑ４８、ショットキー
ダイオードＤ４１．Ｄ４２からなるデータ線負荷回路が
接続されている。ＷとＷとは書き込み制御信号とその反
転信号であり、書き込み制御信号Ｗをデータ線Ｄ１、Ｄ
ｌにショットキーダイオード０４１．Ｄ４２を介して供
給し、書き込み動作の終了と共に、Ｗ線の電位を急速に
引き上げることによって書き込み動作時に引き下げられ
たデータ線の電位を引き上げ、回復時間を短縮したこと
に特徴がある。さらに、ＶＣ端子には、Ｗ線の電位より
さらにショットキーダイオードの順方向電位降下分を差
し引いた電位をあらかじめ供給しておき、高速化を図っ
ている。

第６図の第１の記憶回路２２はトランジスタＱ４９〜Ｑ
５６、抵抗Ｒ３５，Ｒ３６により構成されており、この
回路構成は第５図とほぼ同一である。第２の記憶回路２
３の回路構成は、第１の回路構成と同一となる。第１の
記憶回ｙ＠２２のトランジスタＱ４９のベースには第２
図（Ｇ）の情報取込み指示信号２４が印加され、第２の
記憶回路２３の対応するトランジスタのベースには第２
図（Ｈ）の情報取込み指示信号２５が印加される。

第１の記憶回路２２のトランジスタＱ５０のベースには
直流基準電圧Ｖｂｂ’　が印加され、第２の記憶回路２
３の対応するトランジスタのベースにもこの直流基＄電
圧ｖ１．−′　が印加されている。従って、第１の記憶
回路２２のトランジスタＱ５５゜Ｑ５６のエミッタから
、メモリセルのデータに対応した相補信号がそれぞれ得
られるものとなる。

第１図のデータ出力回路２７は、第６図では第１のデー
タ出力回路２７Ａと第２のデータ出力回路２７Ｂとの並
列接続により構成されている。第１のデータ出力回路２
７Ａは、その入力が第１の記憶回路２２のトランジスタ
０５６のエミッタ出力に応答するとともにＰチャンネル
ＭＯ５ＦＥＴＱ　５７とＮチャンネルＭＯＳＦＥＴＱ　
５８とから構成された第１のＣＭＯＳインバータ、その
入力が第１の記憶回路２２のトランジスタＱ５５のエミ
ッタ出力に応答するとともにＰチャンネルＭＯ５ＦＥＴ
Ｑ　５９とＮチャンネルＭＯ５ＦＥＴＱ　６０とから構
成された第２のＣＭＯＳインバータ、そのベースが第１
のＣＭＯＳインバータＱ５７．Ｑ５８の出力に応答する
ＮＰＮバイポーラトランジスタＱ６１、そのゲートが第
２のＣＭＯＳインバータＱ５９．Ｑ６０の出力に応答す
るＮチャンネルＭＯ５ＦＥＴＱ　６２、そのセット人力
Ｓが第１データ出力制御信号２８（すなわち、第２図（
Ａ）の信号Ｔ２．Ｔ４・・・に示す２番目以後の偶数番
目のクロックパルス）に応答しそのリセット人力Ｒが第
２データ出力制御信号２８′　（すなわち、第２図（Ａ
）の信号Ｔδ・・・に示す２番目以後の倚数番目のクロ
ックパルス）に応答するセットリセット（Ｓ　Ｒ）型フ
リップフロップＦ／Ｆ１０．このフリップフロップＦ／
ＦＩＯのＱ出力にそのゲートが応答するＰチャンネルＭ
Ｏ５ＦＥＴＱ６３、そのゲートに所定直流電圧Ｖ。′が
印加されることにより定電流源として動作するＰチャン
ネルＭＯ５ＦＥＴＱ　６４　、　Ｑ　６５により構成さ
れている。尚、ＮチャンネルＭＯ５ＦＥＴＱ　６２は、
バイポーラトランジスタによって置換されることも可能
である。フリップフロップＦ／Ｆ　１０のＱ出力がロー
レベルの間はＭＯ５ＦＥＴＱ　６３はオンであるため、
トランジスタＱ６１とＭＯ５ＦＥＴＱ　６２のいずれか
一方はメモリセルのデータに応答した相補信号に応答し
てオンとなり、他方はオフとなって、データ出力回路２
７Ａの出力より有効データが得られる。

フリップフロップＦ／Ｆ　１０のＱ出力がハイレベルの
間はＭＯ５ＦＥＴＱ　６３はオフであるため、トランジ
スタＱ６１とＭＯ５ＦＥＴＱ　６２とは同時にオフとな
って、データ出力回路２７の出力自体は高インピーダン
ス状態となる。尚、第６図において、ＶＥＩ！端子には
約−５ｖの負の電流電圧が供給されている。尚、Ｐチャ
ンネルＭＯＳＦＥＴＱ　６４　、　Ｑ　６５に流れる定
電流を所定値に設定することによって、接地電位ＧＮＤ
および負の電源ＶＥＨに大きな雑音が伝達されることを
防止することができる。

尚、第２の記憶回路２７Ｂにおいて、ＳＲ型フリップフ
ロップＦ／Ｆｉｌのセット人力Ｓとリセット入力Ｒとが
それぞれ第２データ出力制御信号２８′と第１データ出
力制御信号２８とに応答する点を除いて、第２の記憶回
路２７Ｂは第１の記憶回路２７Ａと同様に構成されてい
る。

尚、第６図において、接地電位ＧＮＤを正の電源電圧Ｖ
ｃｃに、負の電源電圧ＶａＥを接地電位ＧＮＤに変更す
ることも可能である。

第７図は、第１図のＸアドレス信号、Ｙアドレス信号、
チップ選択や書き込みデータ等の信号を受信するのに好
適な低消費電力の入力バッファ回路の実施例の回路図で
ある。

この人力バッファ回路は初段の波形整形用インバータ回
路Ａ、中間段の低消費電力型のフリップフロップ回路Ｃ
１後段の低消費電力および高負荷駆動能力のＢｉＣＭＯ
５出力回路Ｂｌ、Ｂ２から構成されている。

″ｆ１．源電圧全電圧とし、電源端子２に該電源電圧を
供給する。また、インバータ回路Ａの端子８には入力端
子１に供給される信号が高レベルのときにＰチャンネル
型ＭＯ５ＦＥＴ１２が遮断状態になり、電流がほとんど
流れないような一定電位を与える。

この状態で入力端子１の電位が低レベルから高レベルに
変化すると、インバータの出力端子３の電位は、高レベ
ル（端子８の電位）から低レベル（接地電位）に変わる
。このため、Ｎチャンネル型駆動ＭＯ５ＦＥＴ１７は遮
断状態となり、一方、Ｎチャンネル型駆動ＭＯ５ＦＥＴ
１８が導通し、フリップ・フロップ回路Ｃの端子７が低
レベルとなる。端子７が低レベルになると、Ｐチャンネ
ル型負荷ＭＯＳＦＥＴ１３が導通し、端子６の電位を引
き上げ、Ｐチャンネル型負荷ＭＯ５ＦＥＴ１４が遮断状
態になり、フリップ・フロップ回路には電流が流れなく
なって動作が完了する（すなわち、定常状態となる）。

入力端子１の電位が高レベルから低レベルに変化したと
きには、端子３の電位は、低レベルから高レベルになり
、Ｎ型ＭＯ５ＦＥＴ１７は導通し、端子６の電位を弓き
下げる。また、Ｎチャンネル型ＭＯ５ＦＥＴ１８は遮断
状態となる。この結果、Ｐチャンネル型ＭＯ５ＦＥＴ１
４が導通し、端子７の電位を引き上げ、Ｐチャンネル型
ＭＯ５ＦＥＴ１３が遮断状態となって、動作が完了する
。ここで、端子５に供給する電位は、端子８に供給する
電位にＭＯ５ＦＥＴ１８のしきい値電圧を加えた電位が
望ましい、このような電位を与えておくと。

入力端子１の電位が低レベルのときに、ＭＯ５ＦＥＴ１
８が遮断状態になり、かつ、端子３の電位が低下したと
きに、このＭＯＳＦＥＴ１８に最も多くの電流が流れる
ので、好都合である。なお、ショットキーダイオード４
０は、端子３の電位が低レベルから高レベルに変化した
ときに、端子７を高速に引き上げるために設けたもので
ある。このダイオードは省略することもできる。

引き続き、フリップ・フロップ回路Ｃの出力を相補形Ｍ
Ｏ５ＦＥＴとバイポーラ・トランジスタの複合回路Ｂｌ
、Ｂ２に導き、駆動能力を付与する。破線で囲んだＢ１
の回路は、小さいＭＯＳＦＥＴとバイポーラ・トランジ
スタとによって構成されており、フリップ・フロップ回
路の出力端子７の負荷容量を小さくし、フリップ・フロ
ップ回路の遅延時間の短縮を図っている。また、ＭＯ５
ＦＥＴ２５は、バイポーラ・トランジスタのエミッター
ベース間に逆方向に高い電圧が加わることによるバイポ
ーラ・トランジスタの特性の劣化を防止するためのもの
である０回路Ｂ２は、回路Ｂ１と同じ構成である。

回路Ｂｌ、Ｂ２は、ＭＯＳＦＥＴにより構成される通常
のインバータ回路を用いることができることは言うまで
もない。

また、端子３６．３７には、一定の電位を供給してバイ
ポーラ・トランジスタ３２．３４のベース電荷を定常的
に引き抜いてもよく、さらに、高速化を図るためには、
端子３６．３７を端子３８゜３９にそれぞれ接続したり
、別途、インバータ回路を設け、端子６，７の信号を反
転して供給してもよい、さらには、端子３６．３７を直
接、端子６．７に接続することもできる。また、第８図
に示すように、端子３の信号やその反転信号を直接用い
ることもできる。ここで、端子８′には、端子８と同電
位を供給してもよく、また、端子８の電位よりＰ型ＭＯ
５ＦＥＴ９０１のしきい値電圧だけ高い電位を供給して
もよい。

尚、第７図のインバータ回路Ａとフリップフロップ回路
Ｃは、第９図および第１０図に示すように変形されるこ
とも可能である。

第９図の回路は、第７図において、入力端子１からＭＯ
５ＦＥＴ１２．２７で構成されるインバータＡを経てフ
リップ・フロップ回路（第７図にＣと表示）の出力６，
７までの回路と同様の動作をする回路である。フリップ
・フロップ回路ＣのＭＯ５ＦＥＴ１８のゲートには入力
端子１の肯定信号を、また、ＭＯ５ＦＥＴ１７のゲート
にはインバータによって作られた否定信号を供給してい
る。この回路が第７図の回路と同様の働きをすることは
明らかなので説明は省略するが、インバータへの電源供
給端子８には第１図の端子８に供給した電圧を供給する
ことが望ましいことは言うまでもない、また、第９図の
インバータを構成するＭＯ５ＦＥＴ１２．２７のゲート
幅は、ＭＯ５ＦＥＴ１７．１８のゲート幅より大きくし
、遅延時間を低減するとともに、Ｎチャンネル型ＭＯ５
ＦＥＴ２７のゲート幅をＰチャンネル型ＭＯ５ＦＥＴ１
２のゲート幅より大きくシ、入Ａレベルから高レベルに
変化したときにＭＯ５ＦＥＴ１７を早く遮断状態に移行
させることが高速化、消費電力低減のために望ましい、
このような配慮をすれば、入力端子ｌの電位が低レベル
から高レベルに変化するときにＭＯ５ＦＥＴ１７．１８
がともに導通し、出力端子６，７の信号切り換りが遅れ
る不都合が軽減される。

第１０図は、第９図に比べ、ＭＯＳＦＥＴ１１２．１２
７で構成するインバータを追加し、その電源供給電圧端
子１１８に端子８の電位よりＰ型ＭＯ５ＦＥＴのしきい
値電圧だけ高い電位を供給することにある。

第１０図の回路動作の説明を省くが、この回路を用いる
と、入力端子１の入力容量を小さくできるので、信号源
インピーダンスが大きいときには、第９図の回路に比べ
、高速動作をすること、初段のインバータによって入力
信号が波形整形され、端子３の電位変化が急峻になるた
めに、フリップ・フロップ回路の切り換り時の電流が低
減されて消費電力が減少する特徴がある。

第１１図は、第１図のＸアドレス信号、Ｙアドレス信号
を受信するのに好適な入力バッファ回路およびデコーダ
回路の実施例の回路図を示す。

入力パツファ回路２３４の入力端子２５の入力信号はエ
ミッタフォロワートランジスタ１５６を介してエミッタ
結合トランジスタ１６０，１６１に伝達される。このエ
ミッタ結合トランジスタ１６０．１６１のコレクタには
負荷抵抗１５８゜１５９が接続され、バイアス電圧印加
端子３１の電圧によって制御されるＭＯＳＦＥＴ１５７
．１６２は電流源として動作する。さらに、エミッタ結
合トランジスタ１６０，１６１のコレクタの信号は、そ
れぞれマルチエミッタトランジスタ１６３，１６４のベ
ースに伝達される。

他の入力バッフ７回路２３５も入力バッファ回路２３４
と同様に構成されており、入力端子２６の入力信号に応
答したエミッタ結合トランジスタのコレクタの信号は、
それぞれマルチエミッタトランジスタ１６５，１６６の
ベースに伝達される。

信号線２７．２８，２９．３０と本質的にエミッタフォ
ロワーとして動作するマルチエミッタトランジスタ１６
３，１６４，１６５，１６６のエミッタとの間の電気的
接続は、いわゆるワイヤード・オア回路形式のアドレス
・デコーダ回路を構成している。また、バイアス電圧印
加端子３３の電圧によって制御されるとともに信号線２
７゜２８．２９．３０に接続されたＭＯ５ＦＥＴ１６７
、１６８　。

１６９．１７０は電流源として動作する。

さらに、信号線２７．２８，２９．３０に接続された放
電制御回路２３６，２３７，２３８゜２３９は信号線２
７．２８，２９．３０の電圧がハイレベルからローレベ
ルに変化するに際して大きな電流を流す。

すなわち、入力バッファ回路２３５の入力端子２６がハ
イレベルであると、これに応答してマルチエミッタトラ
ンジスタ１６５の各エミッタはローレベル、マルチエミ
ッタトランジスタ１６６の各エミッタはハイレベルとな
る。この状態で、入カバソファ回路２３４の入力端子２
５がローレベルからハイレベルに変化すると、これに応
答してマルチエミッタトランジスタ１６３の各エミッタ
はハイレベルからローレベル、マルチエミッタトランジ
スタ１６４の各エミッタはローレベルからハイレベルと
なる。

従って、ワイヤード・オア接続のため、信号線２７はハ
イレベルからローレベルに変化し、信号線２９はローレ
ベルからハイレベルに変化し、信号ｆｉ２８．３０はハ
イレベルのまま変化しない。

信号線２７はハイレベルからローレベルに変化する際に
、放電制御回路２３６のＮチャンネルＭＯ５ＦＥＴ１７
１．１７２は同時に導通状態に制御され、信号線２７の
大きな浮遊容量を高速放電する。

すなわち、放電制御回路２３６の一段目のＣＭＯＳイン
バータにおいてＰチャンネルＭＯ５ＦＥＴ１７３のゲー
ト幅はＮチャンネルＭＯ５ＦＥＴ１７４のゲート幅より
はるかに大きく設定されており、この−段目のＣＭＯＳ
インバータのロジックスレッシュホールド電圧はハイレ
ベルに近接した値になっている。

従って、この−段目のＣＭＯＳインバータ１７３゜１７
４は信号線２７のハイレベルからローレベルへの変化に
高速に応答して、その出力はすみやかにハイレベルとな
ってＭＯ５ＦＥＴ１７１　を導通状態に制御する。一方
、三段のＣＭＯＳインバータ１７５゜１７６．１７７．
１７８，１７９，１８０は太きな遅延時間を有しており
、最終段のＣＭＯＳインバータ１７９，１８０の出力が
ハイレベルからローレベルに変化するのに大きな遅延時
間を有する。

従って、この遅延時間の間は放電制御回路２３６のＮチ
ャンネルＭＯＳＦＥＴ１７１．１７２は同時に導通状態
に制御さ九、信号ｕＡ２７の大きな浮遊容ｔを高速放電
する。また、この遅延時間の経過後には、三段目のＣＭ
ＯＳインバータ１７９，１８０の出力がハイレベルから
ローレベルへの変化を完了して、ＮチャンネルＭＯ５Ｆ
ＥＴ１７２は非導通状態に制御され、無駄な消費電力が
削減される。

また、逆に信号１ｖＡ２７がローレベルからハイレベル
に変化する際は、放電制御回路２３６の一段目（７）Ｃ
ＭＯＳインバー：９１７３，１７４の出力がハイレベル
からローレベルに変化した後、最終段のＣＭＯＳインバ
ータ１７９，１８０の出ガ弘−レベルからハイレベルに
変化する６したがって、この際のＮチャンネルＭＯ５Ｆ
ＥＴ１７１．１７２の同時導通および無駄な消費電力が
回避されるとともに、Ｍ号１１Ａ２７のローレベルから
ハイレベルへの変化速度を速めることができる。

また、他の放電制御回路２３７，２３８，２３９は、こ
の放電制御回路２３６とまったく同様に動作する。

第１２図は、第１図のＸアドレス信号、Ｙアドレス信号
を受信するのに好適な入力バッファ回路およびデコーダ
回路の他の実施例を回路図を示す。

すなわち、第１２図は、低レベルを出力するワイヤード
・オア出力のバイアス電流源に残りのバイアス電流源よ
り大きなバイアス電流を流す実施例である。第１２図に
おいて端子４４，４５゜４６はアドレス信号入力端子、
４９〜５６はワイヤード・オア信号出力端子、端子４７
はバイアス電圧印加端子、端子４８は基準電圧印加端子
、素子３００〜３０６は第１１図の回路２３４と同様な
アドレス・バッファ回路、２５２，２５３は２５１と同
様の回路、３２３〜３２８はマルチエミッタＮＰＮ　ト
ランジスタ、回路２５７は第１０図のＭＯＳＦＥＴ１６
７〜１７０　と同様なバイアス電流源回路、５７．５８
は素子３００〜３０６で構成されるアドレスバッファ回
路の出力信号、５９゜６０は素子３０７〜３２２で構成
されるレベル変、検回路の出力信号、２５４はレベル変
換信号５９゜６０をデコードするためのＮＭＯ８で構成
される回路、２５５，２５６を２５４と同様な回路。

６１．６２，６５，６６は５７．５８と同様な、アドレ
ス・バッファの出力信号、６９．７０は内部の信号端子
、６３，６４，６７．６８は５９゜６０と同様なレベル
変換回路の出力信号を示す。

本実施例の回路は、アドレスバッファの出力信号５７，
５８，６１，６２，６５．６６をマルチエミッタ・トラ
ンジスタ３２３〜３２８をワイヤード・オアとすること
でデコードし、また、アドレスバッファの出力信号を素
子３０７〜３２２で構成されるインバータとして働くレ
ベル変換回路でレベル変換した信号５９，６０，６３，
６４゜６７．６８を、ＮＭＯ５で構成される回路２５４
〜２５６でデコードし、出力信号が低レベルとなるワイ
ヤード・オアだけに残り７本のワイヤード・オアより大
きくバイアス電流を流すことを特徴とする、以下、本実
施例の回路の動作を説明する。

例えば、端子４４，４５．４６に低レベルの信号が入力
されて、ワイヤード・オア出力信号は。

４９が低レベル、５０〜５６は高レベルとする。

このときアドレス・バッファの出力信号５７は低レベル
、５８は高レベルになり素子３０７〜３１０で構成され
るエミッタ・フォロワ回路を通してＰＭＯ３３１１，３
１２のゲート電極に入力される。　ＰＭＯ５３１１のゲ
ート電極には低レベル、３１２のゲート電極に高レベル
の信号が入力され、３１１は導通状態、３１２は非導通
状態となる。素子３１１．〜３１４はフリップ・フロッ
プ回路を構成しており、ＮＭＯＳ３１３は非導通、３１
４は導通状態となり、この３１１〜３１４で構成される
フリップ・フロップ回路では定常消費電力はない。また
６９．７０の電位も高レベルは接地電位、低レベルは負
の電源電位まで、振幅を広げられ、レベル変換される。

３１５〜３１８，３１９〜白２２で構成される回路はノ
ンインバータとして働くバッファ回路である。３１１，
３１４が導通状態、３１２，３１３が非導通状態となる
ことで６９は高レベル、７０は低レベルとなり、５９は
高レベル、６０は低レベルとなる。同様に、６３．６７
が高レベル、６４．６８が低レベルとなり、ワイヤード
・オア出力と負の電源電位の間に３個直列に接続された
ＮＭＯＳが全て導通状態となるのは、４９に接続された
３つのＮＭＯＳだけである。この３つのＮＭＯＳとほぼ
一定のバイアス電流を流すバイアス電流源２５７により
ワイヤード・オア出力４９の負荷が放電される。残りの
ワイヤード・オア出力５０〜５６には、２５７を通して
電流が流れるだけで高レベルを接地電位よりレベル・シ
フトするのに必要な最小限の電流を流せばよい。ワイヤ
ード・オア出力の高レベルが接地電位まで上昇して構わ
ない場合は一定のバイアス電流を供給するバイアス電流
源２５７は必要ない、第１２図ではワイヤード・オア出
力が低レベルとなるワイヤード・オアにだけ大きな放電
電流を流す回路を示したが、第１２図において、２５６
、あるいは２５５と２５６を取り除いて、２５５、ある
いは２５４中のＮＭＯＳのソース電極を直接食の電源端
子に接続すると、出力信号が低レベルのワイヤード・オ
アを含む２本、あるいは４本のワイヤード・オアに電流
を流すことができる。第１２図の回路のように８本のワ
イヤード・オアの出力の中の１本にだけ電流を流すほど
消費電力を削減する必要がなく、かつ素子数を低減した
い場合に有効である。

第１２図ではフリップ・フロップ回路による信号レベル
変換、ノンインバータ回路によるＮＭＯ３駆動について
のべたが、カレントスイッチの出力による直接ＮＭＯＳ
駆動やカレントスイッチ出力をエミッタフォロワを介し
てＮＭＯＳを駆動してもよいことはいうまでもない、特
に後者のエミッタフォワロを介してＮＭＯＳを駆動する
回路が最も高速動作が得られる。

以上ではエミッタ・フォロワ回路についての実施例を示
したが、ＮＰＮ）−ランジスタを例えばＮＭＯＳに置き
換えることにより、ソース・フォロワ回路についても同
様な効果を得られることは言うまでもない、またはＰＮ
Ｐバイポーラ・トランジスタ、ＰＭＯ８に対し同様なエ
ミッタ・フォロワあるいはソース・フォロワ回路を構成
できることは勿論である。

本発明は、上記実施例に限定されるものではなく、種々
の変形実施形態を採用することができる。

例えば、第１図の記憶回路２２．２３は２個に限定され
るものではなく、３個、４個・・・Ｎ個と増設しても良
く、この場合はクロック同期信号のクロックサイクルを
１／Ｎに短くするとともに各記憶回路にはＮ個のクロッ
クパルスに一回の周期でセンスアンプの出力信号を取り
込むことによってデータ出力回路２７の出力３０から所
望のデータを短い時間間隔で次々と読み出すことができ
る。

また、本発明はＳＲＡＭに限定されるものではなく、Ｄ
ＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭの半導体
メモリを内蔵する半導体集積回路に適用することができ
る。

〔発明の効果〕

以上説明したように、本発明においてはセンスアンプの
出力に少なくととも二つの記憶回路が配置され、この二
つの記憶回路にことなる周期でセンスアンプの出力が取
り込まれ、この二つの記憶回路の記憶データをデータ出
力回路に転送することによって、このデータ出力回路の
出力から所望のセンス・データを短い時間間隔で次々と
読み出すことができる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路のメモリ回路の実施例
を示し、第２図および第３図は第１図の実施例の回路の
動作を説明するためのタイムチャートを示し、第４図は
第１図中のラッチ回路１４゜１５に好適な回路の実施例
を示し、第５図は第１図中の記憶回路２２．２３に好適
な回路の実施例を示し、第６図は第１図中のメモリマト
リックス２１のメモリセルＭＣ、センスアンプおよび書
き込み回路２０、第１と第２の記憶回路２２，２３、デ
ータ出力回路２７Ａ、２７Ｂに好適な回路の実施例を示
し、第７図は第１図中のＸアドレス信号。Ｙアドレス信号、チップ選択信号や書き込みデータ等の
信号を受信するのに好適な入力バッファ回路の実施例を
示し、第８図、第９図及び第１０図はそれぞれ第７図の
変形実施例の回路を示し、第１１図は第１図中のＸアド
レス信号、Ｙアドレス信号を受信するのに好適な入力バ
ッファ回路およびデコーダ回路の実施例を示し、第１２
図は第１図中のＸアドレス信号、Ｙアドレス信号を受信
するのに好適な入力バッファ回路およびデコーダ回路の
他の実施例を示す。図ＥＥ第図１−−−−一−−−可「− 一一一」不図第図／θ 図第図！図

Claims

【特許請求の範囲】１、半導体集積回路であつて：（１）複数のメモリセルを含むメモリマトリックスと；（２）アドレス信号に応答して上記メモリマトリックス
の上記複数のメモリセルのすくなくともひとつを選択す
るアドレス手段と；（３）上記選択されたひとつのメモリセルからの信号を
増幅するセンスアンプと；（４）上記センスアンプの出力にその入力が接続された
第１の記憶回路と；（５）上記センスアンプの上記出力にその入力が接続さ
れた第２の記憶回路と；（６）上記アドレス信号の変化に応答して第１制御信号
、第２制御信号および第３制御信号を発生する信号発生
器とを具備してなり、上記第１制御信号のタイミングは上記第２制御信号のタ
イミングと異なるように設定され、上記第１の記憶回路
は上記第１制御信号に応答して上記センスアンプの出力
を取り込み、上記第２の記憶回路は上記第２制御信号に
応答して上記センスアンプの出力を取り込むことを特徴
とする半導体集積回路。２、請求項１記載の半導体集積回路であつて、上記メモ
リマトリックスの上記複数のメモリセルはランダムアク
セス型メモリセルであることを特徴とする半導体集積回
路。３、請求項２記載の半導体集積回路であつて、上記メモ
リマトリックスの上記複数のメモリセルはスタテツクラ
ンダムアクセス型メモリセルであることを特徴とする半
導体集積回路。４、請求項２記載の半導体集積回路であつて、上記メモ
リマトリックスの上記複数のメモリセルはダイナミック
ランダムアクセス型メモリセルであることを特徴とする
半導体集積回路。５、請求項１記載の半導体集積回路であつて、上記デー
タ出力回路は上記第１および第２の記憶回路のすくなく
とも一方の記憶回路の相補出力信号に応答する第一のＣ
ＭＯＳインバータおよび第二のＣＭＯＳインバータと、
その制御入力端子が上記第一のＣＭＯＳインバータの出
力に応答するとともにその出力電流経路が第一動作電位
点とデータ出力端子との間に接続された第一のトランジ
スタと、その制御入力端子が上記第二のＣＭＯＳインバ
ータの出力に応答するとともにその出力電流経路が上記
データ出力端子と第二動作電位点との間に接続された第
二のトランジスタと、上記第一と第二のＣＭＯＳインバ
ータと上記第一動作電位点との間に接続されるとともに
所定の定電流を流す定電流ＭＯＳＦＥＴとを含むことを特徴とする半導体集積回路
。６、請求項１記載の半導体集積回路であつて、上記アド
レス信号を受ける入力バッファ回路をさらに具備してな
り、上記入力バッファ回路は上記アドレス信号に相補的
に応答する第一導電型ＭＯＳＦＥＴ対と、そのドレイン
が上記第一導電型ＭＯＳＦＥＴ対に接続されるとともに
そのゲートとドレインとがクロスカップルされた第二導
電型ＭＯＳＦＥＴ対とから構成されたフリップフロップ
回路を含むことを特徴とする半導体集積回路。７、請求項１記載の半導体集積回路であつて、上記アド
レス手段はマルチエミッタトランジスタと、該マルチエ
ミッタトランジスタの複数のエミッタに接続された複数
の信号線と、該複数の信号線に接続された複数の電流源
とを含むデコーダ回路を有し、上記複数の信号線のひとつの電圧がハイレベルからロー
レベルに変化する際上記ひとつの信号線に接続された上
記複数の電流源のひとつは他の電流源に流れる電流より
大きな電流を流すことを特徴とする半導体集積回路。８、請求項１記載の半導体集積回路であつて、上記アド
レス手段はマルチエミッタトランジスタと、該マルチエ
ミッタトランジスタの複数のエミッタに接続された複数
の信号線と、該複数の信号線に接続された複数の電流源
とを含むデコーダ回路を有し、上記複数の信号線のひとつの電圧がローレベルである間
に上記ひとつの信号線に接続された上記複数の電流源の
ひとつは他の電流源の電流より大きな電流を流すことを
特徴とする半導体集積回路。