JPH07262780A - 並列出力データ経路を有する同期メモリ - Google Patents
並列出力データ経路を有する同期メモリInfo
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- JPH07262780A JPH07262780A JP7060140A JP6014095A JPH07262780A JP H07262780 A JPH07262780 A JP H07262780A JP 7060140 A JP7060140 A JP 7060140A JP 6014095 A JP6014095 A JP 6014095A JP H07262780 A JPH07262780 A JP H07262780A
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- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 並列出力データ経路を有する同期メモリが提
供される。 【構成】 同期メモリ２０は、並列データ出力レジスタ
３４および１つのダミー経路４６を有する。メモリ・ア
レー２２からの出力データは、並列出力レジスタ３４に
与えられる。出力レジスタ３４は、２つの並列インタリ
ーブ出力データ経路を設ける。各経路内のデータは、ク
ロック信号の１つおきのサイクルで変化する。ダミー経
路４６は、読取りサイクル中における、メモリ２０のデ
ータ経路の伝搬遅延をモデル化する遅延素子を含む。並
列データ出力レジスタ３４を使用することによって、読
取りサイクル中、データが有効である時間が増加する。
ダミー経路４６は、プロセス，電源，および温度の変化
に関して出力データ信号を追跡して、読取りサイクル
中、正しいデータが捕捉されるよう確保する。
供される。 【構成】 同期メモリ２０は、並列データ出力レジスタ
３４および１つのダミー経路４６を有する。メモリ・ア
レー２２からの出力データは、並列出力レジスタ３４に
与えられる。出力レジスタ３４は、２つの並列インタリ
ーブ出力データ経路を設ける。各経路内のデータは、ク
ロック信号の１つおきのサイクルで変化する。ダミー経
路４６は、読取りサイクル中における、メモリ２０のデ
ータ経路の伝搬遅延をモデル化する遅延素子を含む。並
列データ出力レジスタ３４を使用することによって、読
取りサイクル中、データが有効である時間が増加する。
ダミー経路４６は、プロセス，電源，および温度の変化
に関して出力データ信号を追跡して、読取りサイクル
中、正しいデータが捕捉されるよう確保する。
Description
【０００１】
【産業上の利用分野】本発明はメモリに関し、さらに詳
しくは、並列出力データ経路を有する同期メモリに関す
る。
しくは、並列出力データ経路を有する同期メモリに関す
る。
【０００２】
【従来の技術】同期静的ＲＡＭ（ＳＲＡＭ）は、１つの
モノリシック集積回路上に、すべての入力および出力の
ラッチ，十分な駆動能力，および自己限時書込みサイク
ルを有する種類のメモリである。同期ＳＲＡＭは通常、
データ処理システムでは高速キャッシュとして使用され
る。キャッシュとして使用される場合、同期ＳＲＡＭ
は、１つのシステム・クロックの制御下にある。同期Ｓ
ＲＡＭは、非同期ＳＲＡＭに比べていくつかの利点を有
する。第１に、同期ＳＲＡＭは一般に、必要とする外部
論理チップの数が少ない。第２に、同期ＳＲＡＭは、同
等の非同期メモリよりも高速のシステム速度で動作でき
る。しかしながら、同期ＳＲＡＭは、より高速のシステ
ム・クロック周波数で動作する必要があるので、タイミ
ング仕様を満たすのが次第に難しくなっている。たとえ
ば、同期メモリの読取りサイクル中、十分なデータ有効
時間を提供するのがより難しくなる。
モノリシック集積回路上に、すべての入力および出力の
ラッチ，十分な駆動能力，および自己限時書込みサイク
ルを有する種類のメモリである。同期ＳＲＡＭは通常、
データ処理システムでは高速キャッシュとして使用され
る。キャッシュとして使用される場合、同期ＳＲＡＭ
は、１つのシステム・クロックの制御下にある。同期Ｓ
ＲＡＭは、非同期ＳＲＡＭに比べていくつかの利点を有
する。第１に、同期ＳＲＡＭは一般に、必要とする外部
論理チップの数が少ない。第２に、同期ＳＲＡＭは、同
等の非同期メモリよりも高速のシステム速度で動作でき
る。しかしながら、同期ＳＲＡＭは、より高速のシステ
ム・クロック周波数で動作する必要があるので、タイミ
ング仕様を満たすのが次第に難しくなっている。たとえ
ば、同期メモリの読取りサイクル中、十分なデータ有効
時間を提供するのがより難しくなる。
【０００３】
【発明が解決しようとする課題】先行技術のメモリ・シ
ステムでは、外部クロックを使用して、選択したメモリ
・セルからデータ信号を捕捉し、このデータ信号を出力
パッドに与えることが多い。これに伴い二相レジスタを
使用する。このレジスタは、選択したメモリ・セルから
のデータに対応するデータを受け取る入力端子、および
外部クロック信号と直接照合されるクロック信号を受信
する制御端子を有する。データ有効時間またはウインド
ウは、クロック・サイクル・タイムに等しくなる可能性
がある。この方法の１つの問題は、外部クロックがデー
タを捕捉する時間が必ずしも、内部ＳＲＡＭ遅延と相関
しないことである。そのため、有効データ・ウインドウ
が、プロセス，電源，または温度の変化によってシフト
するにつれ、外部クロックはこのシフトを追跡せず、デ
ータはもはや、データ有効ウインドウ内で発生しなくな
る。クロック速度が上昇するにつれて、このことがます
ます問題になるのは、データ有効時間がそれと比例して
減少するからである。
ステムでは、外部クロックを使用して、選択したメモリ
・セルからデータ信号を捕捉し、このデータ信号を出力
パッドに与えることが多い。これに伴い二相レジスタを
使用する。このレジスタは、選択したメモリ・セルから
のデータに対応するデータを受け取る入力端子、および
外部クロック信号と直接照合されるクロック信号を受信
する制御端子を有する。データ有効時間またはウインド
ウは、クロック・サイクル・タイムに等しくなる可能性
がある。この方法の１つの問題は、外部クロックがデー
タを捕捉する時間が必ずしも、内部ＳＲＡＭ遅延と相関
しないことである。そのため、有効データ・ウインドウ
が、プロセス，電源，または温度の変化によってシフト
するにつれ、外部クロックはこのシフトを追跡せず、デ
ータはもはや、データ有効ウインドウ内で発生しなくな
る。クロック速度が上昇するにつれて、このことがます
ます問題になるのは、データ有効時間がそれと比例して
減少するからである。
【０００４】また、同期メモリの出力において十分なデ
ータ有効時間を提供する問題は、同期メモリが、種々の
データ処理システムと共に使用されて、ある範囲のシス
テム・クロック周波数で動作する必要がある場合により
難しくなる。クロック周波数が変化しても、内部ＳＲＡ
Ｍ遅延は変化せず、これにより、出力クロックは、もは
やデータ有効ウインドウ内で発生しなくなる。
ータ有効時間を提供する問題は、同期メモリが、種々の
データ処理システムと共に使用されて、ある範囲のシス
テム・クロック周波数で動作する必要がある場合により
難しくなる。クロック周波数が変化しても、内部ＳＲＡ
Ｍ遅延は変化せず、これにより、出力クロックは、もは
やデータ有効ウインドウ内で発生しなくなる。
【０００５】
【課題を解決するための手段】したがって、複数のメモ
リ・セルおよび少なくとも２つの並列出力データ・レジ
スタを有する同期集積回路メモリの１形態が提供され
る。複数のメモリ・セルの各メモリ・セルは、１つのビ
ット・ラインおよび１つのワード・ラインと結合され
る。並列出力データ・レジスタは、複数のメモリ・セル
と結合される。並列出力データ・レジスタは、少なくと
も２つの並列データ経路を設けるためのものであり、こ
の並列データ経路は、クロック信号に応答して交互に導
電状態になる。並列データ・レジスタでは、メモリの読
取りサイクル中、データ信号が有効である時間が増加す
る。上記およびその他の特性ならびに利点は、添付図面
と合わせて以下の詳細な説明からより明確に把握されよ
う。
リ・セルおよび少なくとも２つの並列出力データ・レジ
スタを有する同期集積回路メモリの１形態が提供され
る。複数のメモリ・セルの各メモリ・セルは、１つのビ
ット・ラインおよび１つのワード・ラインと結合され
る。並列出力データ・レジスタは、複数のメモリ・セル
と結合される。並列出力データ・レジスタは、少なくと
も２つの並列データ経路を設けるためのものであり、こ
の並列データ経路は、クロック信号に応答して交互に導
電状態になる。並列データ・レジスタでは、メモリの読
取りサイクル中、データ信号が有効である時間が増加す
る。上記およびその他の特性ならびに利点は、添付図面
と合わせて以下の詳細な説明からより明確に把握されよ
う。
【０００６】
【実施例】概括すると、本発明は、並列データ出力経路
を有する同期メモリを提供する。並列データ出力経路
は、出力データが有効である時間を増加し、より高速の
クロック・スピードでメモリのより信頼性の高い動作を
可能にする。これを達成するには、メモリ・アレーから
の出力データを、メモリの読取りサイクル中、並列の交
互レジストレーション経路（registration path ）に与
える。１つのレジストレーション経路内のデータは、２
クロック・サイクルごとに１回変化する。そのため、デ
ータが出力レジスタに格納される期間は、１クロック・
サイクルにつき１回の割合で変化する出力レジスタを有
するＳＲＡＭからの出力データと比較して大幅に延び
る。並列データ出力経路は、データが有効である時間を
増加し、正しいデータが出力パッドに与えられるよう確
保する。
を有する同期メモリを提供する。並列データ出力経路
は、出力データが有効である時間を増加し、より高速の
クロック・スピードでメモリのより信頼性の高い動作を
可能にする。これを達成するには、メモリ・アレーから
の出力データを、メモリの読取りサイクル中、並列の交
互レジストレーション経路（registration path ）に与
える。１つのレジストレーション経路内のデータは、２
クロック・サイクルごとに１回変化する。そのため、デ
ータが出力レジスタに格納される期間は、１クロック・
サイクルにつき１回の割合で変化する出力レジスタを有
するＳＲＡＭからの出力データと比較して大幅に延び
る。並列データ出力経路は、データが有効である時間を
増加し、正しいデータが出力パッドに与えられるよう確
保する。
【０００７】本発明は、図１から図２０を参照してより
詳細に説明できる。図１は、本発明によるメモリ２０の
ブロック図を示す。メモリ２０は、メモリ・アレー２
２，ビット・ライン負荷／書込みドライバ３０，アドレ
ス・レジスタ２６，行デコーダ２８，カラム復号／セン
ス増幅器３２，出力レジスタ３４，出力バッファ３６，
クロック・バッファ３８，レベル変換器４０，二分割回
路４２，読取り制御遅延ロック・ループ回路４４，ダミ
ー経路４６，出力イネーブル・レジスタ４８，書込み制
御遅延ロック・ループ回路５２，および書込み制御論理
５４を含む。
詳細に説明できる。図１は、本発明によるメモリ２０の
ブロック図を示す。メモリ２０は、メモリ・アレー２
２，ビット・ライン負荷／書込みドライバ３０，アドレ
ス・レジスタ２６，行デコーダ２８，カラム復号／セン
ス増幅器３２，出力レジスタ３４，出力バッファ３６，
クロック・バッファ３８，レベル変換器４０，二分割回
路４２，読取り制御遅延ロック・ループ回路４４，ダミ
ー経路４６，出力イネーブル・レジスタ４８，書込み制
御遅延ロック・ループ回路５２，および書込み制御論理
５４を含む。
【０００８】メモリ・アレー２２は、複数の静的ＲＡＭ
セルを含む。各メモリ・セルは、１つのワード・ライン
と１つのビット・ラインの対と結合される。各ビット・
ライン対は、メモリ２０の書込みサイクル中、メモリ・
セルへの入力として機能し、読取りサイクル中は出力と
して機能する。代表的なメモリ・セル２４は、「ＷＬ」
と称されるワード・ライン、および「ＢＬ」および「Ｂ
Ｌ＊」と称される１対のビット・ラインと結合される形
で示される。但し、信号名の後のアステリスク「＊」
は、その信号が、名称は同じだがアステリスク「＊」が
ない信号の論理補数であることを示す。信号の論理真状
態がディジタル論理レベル１の場合には、論理補数状態
はディジタル論理レベル０である。また信号の論理真状
態がディジタル論理レベル０の場合には、論理補数状態
はディジタル論理レベル１である。また、図１および図
２に示す信号は差動信号であり、どの信号が論理真信号
であるかを示すため、論理真信号名のみが使用されるこ
とに注意されたい。
セルを含む。各メモリ・セルは、１つのワード・ライン
と１つのビット・ラインの対と結合される。各ビット・
ライン対は、メモリ２０の書込みサイクル中、メモリ・
セルへの入力として機能し、読取りサイクル中は出力と
して機能する。代表的なメモリ・セル２４は、「ＷＬ」
と称されるワード・ライン、および「ＢＬ」および「Ｂ
Ｌ＊」と称される１対のビット・ラインと結合される形
で示される。但し、信号名の後のアステリスク「＊」
は、その信号が、名称は同じだがアステリスク「＊」が
ない信号の論理補数であることを示す。信号の論理真状
態がディジタル論理レベル１の場合には、論理補数状態
はディジタル論理レベル０である。また信号の論理真状
態がディジタル論理レベル０の場合には、論理補数状態
はディジタル論理レベル１である。また、図１および図
２に示す信号は差動信号であり、どの信号が論理真信号
であるかを示すため、論理真信号名のみが使用されるこ
とに注意されたい。
【０００９】アドレス・レジスタ２６は、「ＡＤＤＲＥ
ＳＳ」と称されるＥＣＬレベルのアドレス信号を受信
し、「ＲＯＷ ＡＤＤＲＥＳＳ」と称される行アドレス
信号を行デコーダ２８に与え、「ＣＯＬＵＭＮ ＡＤＤ
ＲＥＳＳ」と称されるカラム・アドレス信号をカラム復
号／センス増幅器３２に与える。個々のアドレス信号は
特別の意味を持たず、他の実施例では異なる場合がある
ことに注意されたい。また、行デコーダおよびカラム・
デコーダが実施する復号の量も、他の実施例では異なる
であろう。
ＳＳ」と称されるＥＣＬレベルのアドレス信号を受信
し、「ＲＯＷ ＡＤＤＲＥＳＳ」と称される行アドレス
信号を行デコーダ２８に与え、「ＣＯＬＵＭＮ ＡＤＤ
ＲＥＳＳ」と称されるカラム・アドレス信号をカラム復
号／センス増幅器３２に与える。個々のアドレス信号は
特別の意味を持たず、他の実施例では異なる場合がある
ことに注意されたい。また、行デコーダおよびカラム・
デコーダが実施する復号の量も、他の実施例では異なる
であろう。
【００１０】データ入力バッファ（図示せず）は、「Ｄ
ＡＴＡ」と称される入力データ信号を、ビット・ライン
負荷／書込みドライバ３０に与える。ビット・ライン負
荷／書込みドライバ３０は、入力データ信号ＤＡＴＡ，
「ＷＣＱ」と称される書込み制御信号，および「ＧＥ
Ｑ」と称される大域等化信号を受信し、これらは、メモ
リ・アレー２２の各ビット・ライン対と結合される。
ＡＴＡ」と称される入力データ信号を、ビット・ライン
負荷／書込みドライバ３０に与える。ビット・ライン負
荷／書込みドライバ３０は、入力データ信号ＤＡＴＡ，
「ＷＣＱ」と称される書込み制御信号，および「ＧＥ
Ｑ」と称される大域等化信号を受信し、これらは、メモ
リ・アレー２２の各ビット・ライン対と結合される。
【００１１】クロック・バッファ３８は、「ＣＬＫ」と
称される外部ＥＣＬクロック信号を受信して、「Ｋ
ECL 」と称されるバッファ付きクロック信号を発生す
る。二分割回路４２は、バッファ付きクロック信号Ｋ
ECL を受信して、クロック信号ＫECLの周波数の２分の
１で、「ＣＬ２」と称されるクロック信号を発生する。
レベル変換器回路４０はまた、クロック信号ＫECL を受
信して、「ＫCMOS」と称されるＣＭＯＳ（相補形ＭＯ
Ｓ）レベルのクロック信号を発生する。クロック信号Ｋ
CMOSは、書込み制御遅延ロック・ループ５２，ダミー経
路４６およびアドレス・レジスタ２６に与えられる。読
取り制御遅延ロック・ループ回路４４は、クロック信号
ＣＬ２，クロック信号ＫECL ，および「ＡＳＹＮＣ＊」
と称されるモード制御信号を受信し、これらに応答し
て、「ＫＵ」と称されるクロック信号を発生する。読取
り制御遅延ロック・ループ回路４４の詳細は図３に示
す。ダミー経路４６は、クロック信号ＣＬ２を受信し、
これに応答して、「ＭＤ９０」と称されるクロック信号
を発生する。ダミー経路４６の詳細は図４に示す。出力
イネーブル・レジスタ４８は、クロック信号ＫECL ，
「ＣＳ＊」と称されるチップ選択信号，「Ｗ＊」と称さ
れる書込みイネーブル信号，モード制御信号ＡＳＹＮＣ
＊，「ＰＩＰＥ２＊」と称されるパイプライン制御信号
を受信し、これらに応答して、「ＯＥ２」と称される出
力イネーブル信号を発生する。出力イネーブル・レジス
タ４８の詳細は図２に示す。出力レジスタ３４は、デー
タ信号ＭＵＸ，出力イネーブル信号ＯＥ２，クロック信
号ＫＵおよびＭＤ９０，モード制御信号ＡＳＹＮＣ＊，
パイプライン制御信号ＰＩＰＥ２＊を受信し、これらに
応答して、データ信号Ｑを発生する。出力レジスタ３４
の詳細は図２に示す。モード制御回路５０は、「ＭＯＤ
Ｅ」と称される外部モード制御信号を受信し、これに応
答して、モード制御信号ＡＳＹＮＣ＊およびパイプライ
ン制御信号ＰＩＰＥ２＊を発生する。書込み制御遅延ロ
ック・ループ回路５２は、クロック信号ＫCMOS，モード
制御信号ＡＳＹＮＣ＊を受信し、これらに応答して、
「ＫＳＤ」と称されるクロック信号を発生する。
称される外部ＥＣＬクロック信号を受信して、「Ｋ
ECL 」と称されるバッファ付きクロック信号を発生す
る。二分割回路４２は、バッファ付きクロック信号Ｋ
ECL を受信して、クロック信号ＫECLの周波数の２分の
１で、「ＣＬ２」と称されるクロック信号を発生する。
レベル変換器回路４０はまた、クロック信号ＫECL を受
信して、「ＫCMOS」と称されるＣＭＯＳ（相補形ＭＯ
Ｓ）レベルのクロック信号を発生する。クロック信号Ｋ
CMOSは、書込み制御遅延ロック・ループ５２，ダミー経
路４６およびアドレス・レジスタ２６に与えられる。読
取り制御遅延ロック・ループ回路４４は、クロック信号
ＣＬ２，クロック信号ＫECL ，および「ＡＳＹＮＣ＊」
と称されるモード制御信号を受信し、これらに応答し
て、「ＫＵ」と称されるクロック信号を発生する。読取
り制御遅延ロック・ループ回路４４の詳細は図３に示
す。ダミー経路４６は、クロック信号ＣＬ２を受信し、
これに応答して、「ＭＤ９０」と称されるクロック信号
を発生する。ダミー経路４６の詳細は図４に示す。出力
イネーブル・レジスタ４８は、クロック信号ＫECL ，
「ＣＳ＊」と称されるチップ選択信号，「Ｗ＊」と称さ
れる書込みイネーブル信号，モード制御信号ＡＳＹＮＣ
＊，「ＰＩＰＥ２＊」と称されるパイプライン制御信号
を受信し、これらに応答して、「ＯＥ２」と称される出
力イネーブル信号を発生する。出力イネーブル・レジス
タ４８の詳細は図２に示す。出力レジスタ３４は、デー
タ信号ＭＵＸ，出力イネーブル信号ＯＥ２，クロック信
号ＫＵおよびＭＤ９０，モード制御信号ＡＳＹＮＣ＊，
パイプライン制御信号ＰＩＰＥ２＊を受信し、これらに
応答して、データ信号Ｑを発生する。出力レジスタ３４
の詳細は図２に示す。モード制御回路５０は、「ＭＯＤ
Ｅ」と称される外部モード制御信号を受信し、これに応
答して、モード制御信号ＡＳＹＮＣ＊およびパイプライ
ン制御信号ＰＩＰＥ２＊を発生する。書込み制御遅延ロ
ック・ループ回路５２は、クロック信号ＫCMOS，モード
制御信号ＡＳＹＮＣ＊を受信し、これらに応答して、
「ＫＳＤ」と称されるクロック信号を発生する。
【００１２】メモリ２０の読取りサイクル中、カラム・
アドレス信号ＣＯＬＵＭＮ ＡＤＤＲＥＳＳが、カラム
復号／センス増幅器３２に与えられて、カラムを選択す
る。行アドレス信号ＲＯＷ ＡＤＤＲＥＳＳが行デコー
ダ２８に与えられて、ワード・ラインを選択する。イネ
ーブルされたワード・ラインに位置するメモリ・セル
は、各ビット・ライン対にデータを与える。「ＭＵＸ」
と称されるデータ信号が、ビット・ライン対によって与
えられるデータに対応して、カラム復号／センス増幅器
３２によって与えられる。センス増幅器は、選択したビ
ット・ライン対から受信した比較的小信号を検出し増幅
して、「ＭＵＸ」と称されるデータ信号を出力レジスタ
３４に与える。ついで出力レジスタ３４は、「Ｑ」と称
されるデータ信号を出力バッファ３６に与える。ついで
出力バッファ３６は、「ＱPAD 」と称される出力データ
信号を出力パッド（図示せず）に与える。図１の実施例
では、図に示す都合で、１つのデータ信号に対して１つ
の出力データ経路しか示していないことに注意された
い。他の実施例では、データ経路を追加できる。メモリ
２０との間で送受信されるデータ信号およびアドレス信
号の数は特別の意味を持たず、他の実施例では異なる場
合があることに注意されたい。
アドレス信号ＣＯＬＵＭＮ ＡＤＤＲＥＳＳが、カラム
復号／センス増幅器３２に与えられて、カラムを選択す
る。行アドレス信号ＲＯＷ ＡＤＤＲＥＳＳが行デコー
ダ２８に与えられて、ワード・ラインを選択する。イネ
ーブルされたワード・ラインに位置するメモリ・セル
は、各ビット・ライン対にデータを与える。「ＭＵＸ」
と称されるデータ信号が、ビット・ライン対によって与
えられるデータに対応して、カラム復号／センス増幅器
３２によって与えられる。センス増幅器は、選択したビ
ット・ライン対から受信した比較的小信号を検出し増幅
して、「ＭＵＸ」と称されるデータ信号を出力レジスタ
３４に与える。ついで出力レジスタ３４は、「Ｑ」と称
されるデータ信号を出力バッファ３６に与える。ついで
出力バッファ３６は、「ＱPAD 」と称される出力データ
信号を出力パッド（図示せず）に与える。図１の実施例
では、図に示す都合で、１つのデータ信号に対して１つ
の出力データ経路しか示していないことに注意された
い。他の実施例では、データ経路を追加できる。メモリ
２０との間で送受信されるデータ信号およびアドレス信
号の数は特別の意味を持たず、他の実施例では異なる場
合があることに注意されたい。
【００１３】書込みサイクル中、データの流れは実質的
に逆転する。データをメモリ２０に書き込むため、行デ
コーダ２８は、行アドレス信号ＲＯＷ ＡＤＤＲＥＳＳ
を受信して、ワード・ラインを選択する。カラム・アド
レス信号ＣＯＬＵＭＮ ＡＤＤＲＥＳＳが、カラム復号
／センス増幅器３２に与えられる。カラム復号／センス
増幅器３２は、各ビット・ライン対と結合される。選択
されたワード・ラインと結合されるメモリ・アレー２２
の各メモリ・セルは、対応するビット・ライン対上で差
動電圧を受け取る。読取りサイクル中と同様、イネーブ
ルされたワード・ライン上に位置するメモリ・セルが、
データをビット・ライン対に与える。しかしながら、ビ
ット・ライン負荷／書込みドライバ３０によってビット
・ライン対へと駆動される電圧差動が、メモリ・セルの
駆動電圧よりも大きくなり、格納されたビットをメモリ
・セル内に上書きする。書込みサイクルの終わりに、ビ
ット・ライン対上の差動電圧は、十分小さいレベルまで
低下して、つぎの読取りサイクル中、データが誤ってメ
モリ・セルに書き込まれないようにする。ビット・ライ
ン対の等化は、ビット・ライン負荷／書込みドライバ３
０によって達成される。ビット・ライン負荷の詳細は図
１７に示す。この負荷は、メモリ２０の書込みサイクル
後、ビット・ライン対上の差動電圧を低下または等化す
るのに使用される。書込みサイクル後のビット・ライン
対の等化は、通常「書込みリカバリ」として知られる。
に逆転する。データをメモリ２０に書き込むため、行デ
コーダ２８は、行アドレス信号ＲＯＷ ＡＤＤＲＥＳＳ
を受信して、ワード・ラインを選択する。カラム・アド
レス信号ＣＯＬＵＭＮ ＡＤＤＲＥＳＳが、カラム復号
／センス増幅器３２に与えられる。カラム復号／センス
増幅器３２は、各ビット・ライン対と結合される。選択
されたワード・ラインと結合されるメモリ・アレー２２
の各メモリ・セルは、対応するビット・ライン対上で差
動電圧を受け取る。読取りサイクル中と同様、イネーブ
ルされたワード・ライン上に位置するメモリ・セルが、
データをビット・ライン対に与える。しかしながら、ビ
ット・ライン負荷／書込みドライバ３０によってビット
・ライン対へと駆動される電圧差動が、メモリ・セルの
駆動電圧よりも大きくなり、格納されたビットをメモリ
・セル内に上書きする。書込みサイクルの終わりに、ビ
ット・ライン対上の差動電圧は、十分小さいレベルまで
低下して、つぎの読取りサイクル中、データが誤ってメ
モリ・セルに書き込まれないようにする。ビット・ライ
ン対の等化は、ビット・ライン負荷／書込みドライバ３
０によって達成される。ビット・ライン負荷の詳細は図
１７に示す。この負荷は、メモリ２０の書込みサイクル
後、ビット・ライン対上の差動電圧を低下または等化す
るのに使用される。書込みサイクル後のビット・ライン
対の等化は、通常「書込みリカバリ」として知られる。
【００１４】図２は、出力レジスタ３４および出力イネ
ーブル・レジスタ４８を、一部ブロック図・一部論理図
形式で示す。出力レジスタ３４は、レジスタ５６，５
７，６０，６１，スイッチ５８，５９，６４，およびイ
ンバータ５５，６５，６６を含む。インバータ５５は、
クロック信号ＭＤ９０を受信する入力端子、および出力
端子を有する。レジスタ５６は、データ信号ＭＵＸを受
信する入力端子，クロック信号ＭＤ９０を受信する第１
制御端子，モード制御信号ＡＳＹＮＣ＊を受信する第２
制御端子，および「ＭＵＸ１」と称されるデータ信号を
発生する出力端子を有する。レジスタ５７は、データ信
号ＭＵＸを受信する入力端子，インバータ５５の出力端
子と接続される第１制御端子，モード制御信号ＡＳＹＮ
Ｃ＊を受信する第２制御端子，および「ＭＵＸ２」と称
されるデータ信号を発生する出力端子を有する。スイッ
チ５８は、レジスタ５６の出力端子と接続されてデータ
信号ＭＵＸ１を受信する第１入力端子、「０」と称され
るリセット論理値を受け取る第２入力端子，出力イネー
ブル信号ＯＥ２を受信する制御端子，および「ＰＴ１」
と称されるデータ信号を発生する出力端子を有する。ス
イッチ５９は、レジスタ５７の出力端子と接続されてデ
ータ信号ＭＵＸ２を受信する第１入力端子，リセット論
理値「０」を受け取る第２入力端子，および「ＰＴ２」
と称されるデータ信号を発生する出力端子を有する。レ
ジスタ６０は、スイッチ５８の出力端子と接続されてデ
ータ信号ＰＴ１を受信する入力端子，第１制御端子，モ
ード制御信号ＡＳＹＮＣ＊を受信する第２制御端子，お
よび「ＱＴ１」と称されるデータ信号を発生する出力端
子を有する。レジスタ６１は、スイッチ５９の出力端子
と接続されてデータ信号ＰＴ２を受信する入力端子，第
１制御端子，モード制御信号ＡＳＹＮＣ＊を受信する第
２制御端子，および「ＱＴ２」と称されるデータ信号を
発生する出力端子を有する。終段増幅器６２は、レジス
タ６０の出力端子と接続されてデータ信号ＱＴ１を受信
する第１入力端子，レジスタ６１の出力端子と接続され
てデータ信号ＱＴ２を受信する第２入力端子，第１制御
端子，モード制御信号ＡＳＹＮＣ＊を受信する第２制御
端子，およびデータ信号Ｑを発生する出力端子を有す
る。インバータ６５は、遅延クロック信号ＫＵを受信す
る入力端子，および出力端子を有する。スイッチ６４
は、遅延クロック信号ＫＵを受信する第１入力端子，イ
ンバータ６５の出力端子と接続される第２入力端子，パ
イプライン制御信号ＰＩＰＥ２＊を受信する制御端子，
およびレジスタ６１および終段増幅器６２の第１制御端
子と接続される出力端子を有する。インバータ６６は、
スイッチ６４の出力端子と接続される入力端子，および
レジスタ６０の第１制御端子と接続される出力端子を有
する。
ーブル・レジスタ４８を、一部ブロック図・一部論理図
形式で示す。出力レジスタ３４は、レジスタ５６，５
７，６０，６１，スイッチ５８，５９，６４，およびイ
ンバータ５５，６５，６６を含む。インバータ５５は、
クロック信号ＭＤ９０を受信する入力端子、および出力
端子を有する。レジスタ５６は、データ信号ＭＵＸを受
信する入力端子，クロック信号ＭＤ９０を受信する第１
制御端子，モード制御信号ＡＳＹＮＣ＊を受信する第２
制御端子，および「ＭＵＸ１」と称されるデータ信号を
発生する出力端子を有する。レジスタ５７は、データ信
号ＭＵＸを受信する入力端子，インバータ５５の出力端
子と接続される第１制御端子，モード制御信号ＡＳＹＮ
Ｃ＊を受信する第２制御端子，および「ＭＵＸ２」と称
されるデータ信号を発生する出力端子を有する。スイッ
チ５８は、レジスタ５６の出力端子と接続されてデータ
信号ＭＵＸ１を受信する第１入力端子、「０」と称され
るリセット論理値を受け取る第２入力端子，出力イネー
ブル信号ＯＥ２を受信する制御端子，および「ＰＴ１」
と称されるデータ信号を発生する出力端子を有する。ス
イッチ５９は、レジスタ５７の出力端子と接続されてデ
ータ信号ＭＵＸ２を受信する第１入力端子，リセット論
理値「０」を受け取る第２入力端子，および「ＰＴ２」
と称されるデータ信号を発生する出力端子を有する。レ
ジスタ６０は、スイッチ５８の出力端子と接続されてデ
ータ信号ＰＴ１を受信する入力端子，第１制御端子，モ
ード制御信号ＡＳＹＮＣ＊を受信する第２制御端子，お
よび「ＱＴ１」と称されるデータ信号を発生する出力端
子を有する。レジスタ６１は、スイッチ５９の出力端子
と接続されてデータ信号ＰＴ２を受信する入力端子，第
１制御端子，モード制御信号ＡＳＹＮＣ＊を受信する第
２制御端子，および「ＱＴ２」と称されるデータ信号を
発生する出力端子を有する。終段増幅器６２は、レジス
タ６０の出力端子と接続されてデータ信号ＱＴ１を受信
する第１入力端子，レジスタ６１の出力端子と接続され
てデータ信号ＱＴ２を受信する第２入力端子，第１制御
端子，モード制御信号ＡＳＹＮＣ＊を受信する第２制御
端子，およびデータ信号Ｑを発生する出力端子を有す
る。インバータ６５は、遅延クロック信号ＫＵを受信す
る入力端子，および出力端子を有する。スイッチ６４
は、遅延クロック信号ＫＵを受信する第１入力端子，イ
ンバータ６５の出力端子と接続される第２入力端子，パ
イプライン制御信号ＰＩＰＥ２＊を受信する制御端子，
およびレジスタ６１および終段増幅器６２の第１制御端
子と接続される出力端子を有する。インバータ６６は、
スイッチ６４の出力端子と接続される入力端子，および
レジスタ６０の第１制御端子と接続される出力端子を有
する。
【００１５】出力イネーブル・レジスタ４８は、インバ
ータ７０，７２，７９，８１，ＮＡＮＤ論理ゲート７
１，およびレジスタ７３から７８を含む。インバータ７
０は、チップ選択信号ＣＳ＊を受信する入力端子、およ
び出力端子を有する。ＮＡＮＤ論理ゲート７１は、イン
バータ７０の出力端子と接続される第１入力端子，書込
みイネーブル信号Ｗ＊を受信する第２入力端子，および
出力端子を有する。インバータ７２は、ＮＡＮＤゲート
７１の出力端子と接続される入力端子，「ＣＳＷ＊」と
称される制御信号を発生する出力端子を有する。インバ
ータ７９は、クロック信号ＫECL を受信する入力端子，
および出力端子を有する。ＮＡＮＤ論理ゲート８０は、
パイプライン制御信号ＰＩＰＥ２＊を受信する第１入力
端子，モード制御信号ＡＳＹＮＣ＊を受信する第２入力
端子，および出力端子を有する。インバータ８１は、Ｎ
ＡＮＤ論理ゲート８０の出力端子と接続される入力端
子，および出力端子を有する。レジスタ７３は、インバ
ータ７２の出力端子と接続される入力端子，インバータ
７９の出力端子と接続される制御端子，および「ＮＳ」
と称される信号を発生する出力端子を有する。レジスタ
７４は、レジスタ７３の出力端子と接続される入力端
子，クロック信号ＫCMOSを受信する制御端子，および出
力端子を有する。レジスタ７５は、レジスタ７４の出力
端子と接続される入力端子，インバータ７９の出力端子
と接続される第１制御端子，インバータ８１の出力端子
と接続される第２制御端子，および「ＯＥ０」と称され
る信号を発生する出力端子を有する。レジスタ７６は、
レジスタ７５の出力端子と接続される入力端子，クロッ
ク信号ＫCMOSを受信する第１制御端子，インバータ８１
の出力端子と接続される第２制御端子，および「ＯＥ
１」と称される信号を発生する出力端子を有する。レジ
スタ７７は、レジスタ７６の出力端子と接続される入力
端子，インバータ７９の出力端子と接続される第１制御
端子，モード制御信号ＡＳＹＮＣ＊を受信する第２制御
端子，および出力端子を有する。レジスタ７８は、レジ
スタ７７の出力端子と接続される入力端子，クロック信
号ＫCMOSを受信する第１制御端子，モード制御信号ＡＳ
ＹＮＣ＊を受信する第２制御端子，および出力イネーブ
ル信号ＯＥ２を発生する出力端子を有する。
ータ７０，７２，７９，８１，ＮＡＮＤ論理ゲート７
１，およびレジスタ７３から７８を含む。インバータ７
０は、チップ選択信号ＣＳ＊を受信する入力端子、およ
び出力端子を有する。ＮＡＮＤ論理ゲート７１は、イン
バータ７０の出力端子と接続される第１入力端子，書込
みイネーブル信号Ｗ＊を受信する第２入力端子，および
出力端子を有する。インバータ７２は、ＮＡＮＤゲート
７１の出力端子と接続される入力端子，「ＣＳＷ＊」と
称される制御信号を発生する出力端子を有する。インバ
ータ７９は、クロック信号ＫECL を受信する入力端子，
および出力端子を有する。ＮＡＮＤ論理ゲート８０は、
パイプライン制御信号ＰＩＰＥ２＊を受信する第１入力
端子，モード制御信号ＡＳＹＮＣ＊を受信する第２入力
端子，および出力端子を有する。インバータ８１は、Ｎ
ＡＮＤ論理ゲート８０の出力端子と接続される入力端
子，および出力端子を有する。レジスタ７３は、インバ
ータ７２の出力端子と接続される入力端子，インバータ
７９の出力端子と接続される制御端子，および「ＮＳ」
と称される信号を発生する出力端子を有する。レジスタ
７４は、レジスタ７３の出力端子と接続される入力端
子，クロック信号ＫCMOSを受信する制御端子，および出
力端子を有する。レジスタ７５は、レジスタ７４の出力
端子と接続される入力端子，インバータ７９の出力端子
と接続される第１制御端子，インバータ８１の出力端子
と接続される第２制御端子，および「ＯＥ０」と称され
る信号を発生する出力端子を有する。レジスタ７６は、
レジスタ７５の出力端子と接続される入力端子，クロッ
ク信号ＫCMOSを受信する第１制御端子，インバータ８１
の出力端子と接続される第２制御端子，および「ＯＥ
１」と称される信号を発生する出力端子を有する。レジ
スタ７７は、レジスタ７６の出力端子と接続される入力
端子，インバータ７９の出力端子と接続される第１制御
端子，モード制御信号ＡＳＹＮＣ＊を受信する第２制御
端子，および出力端子を有する。レジスタ７８は、レジ
スタ７７の出力端子と接続される入力端子，クロック信
号ＫCMOSを受信する第１制御端子，モード制御信号ＡＳ
ＹＮＣ＊を受信する第２制御端子，および出力イネーブ
ル信号ＯＥ２を発生する出力端子を有する。
【００１６】出力レジスタ３４は、２つの並列インタリ
ーブ（interleaved ）出力データ経路を有する。１つの
出力データ経路は、レジスタ５６，スイッチ５８，およ
びレジスタ６０を通って終段増幅器６２に至る。もう１
つのデータ経路は、レジスタ５７，スイッチ５９，およ
びレジスタ６１を通って終段増幅器６２に至る。この並
列データ経路は、クロック信号ＭＤ９０および遅延クロ
ック信号ＫＵによって制御される。出力イネーブル・レ
ジスタ４８は、メモリ２０の書込みサイクル中、出力イ
ネーブル信号をスイッチ５８，５９に与える。クロック
信号ＭＤ９０が論理高のとき、データ信号ＭＵＸが、デ
ータ信号ＭＵＸ１としてレジスタ５６を介して送られ、
一方もう１つのデータ経路のデータは、レジスタ５７に
よってラッチされる。クロック信号ＭＤ９０が論理低の
とき、以前のクロック・サイクルの間、レジスタ５７内
にとどめられていたデータ信号ＭＵＸが、対応するデー
タ信号ＭＵＸ２として、レジスタ５７を介して送られ、
一方次のデータ信号ＭＵＸは、レジスタ５６内にラッチ
される。
ーブ（interleaved ）出力データ経路を有する。１つの
出力データ経路は、レジスタ５６，スイッチ５８，およ
びレジスタ６０を通って終段増幅器６２に至る。もう１
つのデータ経路は、レジスタ５７，スイッチ５９，およ
びレジスタ６１を通って終段増幅器６２に至る。この並
列データ経路は、クロック信号ＭＤ９０および遅延クロ
ック信号ＫＵによって制御される。出力イネーブル・レ
ジスタ４８は、メモリ２０の書込みサイクル中、出力イ
ネーブル信号をスイッチ５８，５９に与える。クロック
信号ＭＤ９０が論理高のとき、データ信号ＭＵＸが、デ
ータ信号ＭＵＸ１としてレジスタ５６を介して送られ、
一方もう１つのデータ経路のデータは、レジスタ５７に
よってラッチされる。クロック信号ＭＤ９０が論理低の
とき、以前のクロック・サイクルの間、レジスタ５７内
にとどめられていたデータ信号ＭＵＸが、対応するデー
タ信号ＭＵＸ２として、レジスタ５７を介して送られ、
一方次のデータ信号ＭＵＸは、レジスタ５６内にラッチ
される。
【００１７】クロック信号ＭＤ９０は、クロック信号Ｃ
ＬＫの立下り区間から生成されるが、データ信号ＭＵＸ
は、ＣＬＫの立上り区間から生成される（図１８および
図１９参照）。読取りサイクルもしくは書込みサイクル
中のメモリへのアクセスに関連して、固有の伝搬遅延が
ある。メモリ２０では、アドレスがアドレス・レジスタ
２６に与えられる時から、データ信号ＭＵＸが出力レジ
スタ３４に到達する時までを測定した遅延が、読取りサ
イクル中、ダミー経路４６によって複製される。すなわ
ち、ダミー経路４６は、メモリ２０の伝搬遅延を追跡す
るために各種素子を有し、メモリ２０の伝搬遅延に等し
い遅延の後、クロック信号ＭＤ９０を発生する。クロッ
ク信号ＭＤ９０はメモリ２０の伝搬遅延を追跡するの
で、ＭＤ９０は、データ信号ＭＵＸのデータ有効ウイン
ドウの中央で切り替わる（図１８および図１９参照）。
ＬＫの立下り区間から生成されるが、データ信号ＭＵＸ
は、ＣＬＫの立上り区間から生成される（図１８および
図１９参照）。読取りサイクルもしくは書込みサイクル
中のメモリへのアクセスに関連して、固有の伝搬遅延が
ある。メモリ２０では、アドレスがアドレス・レジスタ
２６に与えられる時から、データ信号ＭＵＸが出力レジ
スタ３４に到達する時までを測定した遅延が、読取りサ
イクル中、ダミー経路４６によって複製される。すなわ
ち、ダミー経路４６は、メモリ２０の伝搬遅延を追跡す
るために各種素子を有し、メモリ２０の伝搬遅延に等し
い遅延の後、クロック信号ＭＤ９０を発生する。クロッ
ク信号ＭＤ９０はメモリ２０の伝搬遅延を追跡するの
で、ＭＤ９０は、データ信号ＭＵＸのデータ有効ウイン
ドウの中央で切り替わる（図１８および図１９参照）。
【００１８】並列データ出力経路を使用することによ
り、データ信号ＭＵＸ１およびＭＵＸ２の有効性期間
は、データ信号ＭＵＸの有効性期間よりも長くなる。読
取りサイクル中、出力イネーブル信号ＯＥ２は論理高に
なり、データ信号ＭＵＸ１およびＭＵＸ２が、レジスタ
６０，６１にそれぞれ与えられるようにする。データ信
号ＭＵＸ１およびＭＵＸ２は、データ信号ＭＵＸの２分
の１の頻度で変化する。クロック信号ＭＤ９０は、ダミ
ー経路４６によって、メモリ２０の伝搬遅延と相関され
るので、クロック信号ＭＤ９０は、プロセス，電源また
は温度の変化に関して、データ信号ＭＵＸを追跡する。
ダミー経路によって制御される並列データ経路を使用す
ることのもう１つの利点は、クロック信号ＣＬＫの周波
数が低下しても、クロック信号ＭＤ９０はメモリ２０の
伝搬遅延に合わせ続け、これにより、データ有効ウイン
ドウ内に留まることである。
り、データ信号ＭＵＸ１およびＭＵＸ２の有効性期間
は、データ信号ＭＵＸの有効性期間よりも長くなる。読
取りサイクル中、出力イネーブル信号ＯＥ２は論理高に
なり、データ信号ＭＵＸ１およびＭＵＸ２が、レジスタ
６０，６１にそれぞれ与えられるようにする。データ信
号ＭＵＸ１およびＭＵＸ２は、データ信号ＭＵＸの２分
の１の頻度で変化する。クロック信号ＭＤ９０は、ダミ
ー経路４６によって、メモリ２０の伝搬遅延と相関され
るので、クロック信号ＭＤ９０は、プロセス，電源また
は温度の変化に関して、データ信号ＭＵＸを追跡する。
ダミー経路によって制御される並列データ経路を使用す
ることのもう１つの利点は、クロック信号ＣＬＫの周波
数が低下しても、クロック信号ＭＤ９０はメモリ２０の
伝搬遅延に合わせ続け、これにより、データ有効ウイン
ドウ内に留まることである。
【００１９】遅延クロック信号ＫＵは、レジスタ６０，
６１の動作を制御する。パイプライン制御信号ＰＩＰＥ
２＊が論理高のとき、クロック信号ＫＵＯＲは遅延クロ
ック信号ＫＵと同一の論理状態である。クロック信号Ｋ
ＵＯＲが論理低のとき、データ信号ＰＴ１がレジスタ６
０を介して送られ、対応するデータ信号ＱＴ１になり、
一方データ信号ＱＴ２はレジスタ６１によってラッチさ
れる。また、クロック信号ＫＵＯＲが論理低の間、デー
タ信号ＱＴ２は、出力データ信号Ｑとして、終段増幅器
６２によって与えられる。クロック信号ＫＵＯＲが論理
高の間、データ信号ＰＴ２がレジスタ６１を介して送ら
れて、対応するデータ信号ＱＴ２となり、一方、データ
信号ＱＴ１はレジスタ６０によってラッチされる。ま
た、データ信号ＱＴ１は、出力データ信号Ｑとして、終
段増幅器６２を介して発生される（図１８および図１９
参照）。
６１の動作を制御する。パイプライン制御信号ＰＩＰＥ
２＊が論理高のとき、クロック信号ＫＵＯＲは遅延クロ
ック信号ＫＵと同一の論理状態である。クロック信号Ｋ
ＵＯＲが論理低のとき、データ信号ＰＴ１がレジスタ６
０を介して送られ、対応するデータ信号ＱＴ１になり、
一方データ信号ＱＴ２はレジスタ６１によってラッチさ
れる。また、クロック信号ＫＵＯＲが論理低の間、デー
タ信号ＱＴ２は、出力データ信号Ｑとして、終段増幅器
６２によって与えられる。クロック信号ＫＵＯＲが論理
高の間、データ信号ＰＴ２がレジスタ６１を介して送ら
れて、対応するデータ信号ＱＴ２となり、一方、データ
信号ＱＴ１はレジスタ６０によってラッチされる。ま
た、データ信号ＱＴ１は、出力データ信号Ｑとして、終
段増幅器６２を介して発生される（図１８および図１９
参照）。
【００２０】遅延クロック信号ＫＵは、クロック信号Ｃ
ＬＫの立上り区間の少し前に発生して、出力データ信号
Ｑが、クロック信号ＣＬＫの立上り区間と同時に変化す
るようにする。遅延クロック信号ＫＵは、読取り制御遅
延ロック・ループ回路４４によって発生される。これに
ついては後述する。
ＬＫの立上り区間の少し前に発生して、出力データ信号
Ｑが、クロック信号ＣＬＫの立上り区間と同時に変化す
るようにする。遅延クロック信号ＫＵは、読取り制御遅
延ロック・ループ回路４４によって発生される。これに
ついては後述する。
【００２１】メモリ２０は、３段パイプラインを有す
る。すなわち、出力データ信号Ｑは、出力データ信号Ｑ
を受信する３クロック・サイクル前にアクセスされたア
ドレスに位置するデータに対応する。図１８を参照し
て、遅延クロック信号ＫＵの立上り区間が、アドレスＡ
０に対応するデータを捕捉することに注意されたい。遅
延クロック信号ＫＵの立下り区間では、アドレスＡ１に
対応するデータが捕捉される。並列データ・レジスタを
使用すると、データ有効ウインドウを拡大することによ
って、誤ったデータが、高速動作中捕捉される可能性が
低下する。
る。すなわち、出力データ信号Ｑは、出力データ信号Ｑ
を受信する３クロック・サイクル前にアクセスされたア
ドレスに位置するデータに対応する。図１８を参照し
て、遅延クロック信号ＫＵの立上り区間が、アドレスＡ
０に対応するデータを捕捉することに注意されたい。遅
延クロック信号ＫＵの立下り区間では、アドレスＡ１に
対応するデータが捕捉される。並列データ・レジスタを
使用すると、データ有効ウインドウを拡大することによ
って、誤ったデータが、高速動作中捕捉される可能性が
低下する。
【００２２】メモリ２０を通常より低いクロック周波数
で動作するため、メモリ２０は、３段パイプライン動作
モードから、２段パイプライン動作モードに変更でき
る。これは、クロック信号ＫＵＯＲの極性を逆にするこ
とにより、出力レジスタ３４内で達成される。パイプラ
イン制御信号ＰＩＰＥ２＊が論理低のとき、遅延クロッ
ク信号ＫＵが反転され、ついで、出力レジスタ３４に与
えられる。このため、クロック信号ＫＵＯＲは、遅延ク
ロック信号ＫＵの論理補数となる。２段パイプライン動
作モードのタイミング・ダイヤグラムを図１９に示す。
遅延クロック信号ＫＵの立下り区間が、アドレスＡ０に
対応するデータを捕捉し、３段パイプライン・モードの
場合のように、遅延クロック信号ＫＵの立上り区間が捕
捉するのではないことに注意されたい。２段パイプライ
ン・モードでは、出力データは、アドレスがアドレス・
レジスタ２６に与えられてから２クロック・サイクル後
に、終段増幅器６２によって受信される。データは、遅
延クロック信号ＫＵの早期のエッジによって捕捉される
ので、クロック・サイクル・タイムを、３段パイプライ
ン・モードよりも低速にできる。
で動作するため、メモリ２０は、３段パイプライン動作
モードから、２段パイプライン動作モードに変更でき
る。これは、クロック信号ＫＵＯＲの極性を逆にするこ
とにより、出力レジスタ３４内で達成される。パイプラ
イン制御信号ＰＩＰＥ２＊が論理低のとき、遅延クロッ
ク信号ＫＵが反転され、ついで、出力レジスタ３４に与
えられる。このため、クロック信号ＫＵＯＲは、遅延ク
ロック信号ＫＵの論理補数となる。２段パイプライン動
作モードのタイミング・ダイヤグラムを図１９に示す。
遅延クロック信号ＫＵの立下り区間が、アドレスＡ０に
対応するデータを捕捉し、３段パイプライン・モードの
場合のように、遅延クロック信号ＫＵの立上り区間が捕
捉するのではないことに注意されたい。２段パイプライ
ン・モードでは、出力データは、アドレスがアドレス・
レジスタ２６に与えられてから２クロック・サイクル後
に、終段増幅器６２によって受信される。データは、遅
延クロック信号ＫＵの早期のエッジによって捕捉される
ので、クロック・サイクル・タイムを、３段パイプライ
ン・モードよりも低速にできる。
【００２３】出力イネーブル信号ＯＥ２が論理低の場合
には、論理低データ信号ＰＴ１およびＰＴ２が終段増幅
器６２の出力端子に与えられる。３段パイプライン・モ
ードでは、書込みイネーブル信号Ｗ＊が論理低の場合、
またはチップ・セレクト信号ＣＳ＊信号が論理高の場合
には、終段増幅器６２の出力端子は、出力イネーブル信
号ＯＥ２が論理低になってから３サイクル後に論理低に
なる。２段パイプライン・モードでは、終段増幅器６２
の出力端子は２サイクル後に論理低になる。
には、論理低データ信号ＰＴ１およびＰＴ２が終段増幅
器６２の出力端子に与えられる。３段パイプライン・モ
ードでは、書込みイネーブル信号Ｗ＊が論理低の場合、
またはチップ・セレクト信号ＣＳ＊信号が論理高の場合
には、終段増幅器６２の出力端子は、出力イネーブル信
号ＯＥ２が論理低になってから３サイクル後に論理低に
なる。２段パイプライン・モードでは、終段増幅器６２
の出力端子は２サイクル後に論理低になる。
【００２４】出力イネーブル信号ＯＥ２は、出力イネー
ブル・レジスタ４８によって生成される。レジスタ７
３，７４は、二相クロック・レジスタであり、これらレ
ジスタは、制御信号ＣＳＷ＊の論理状態を捕捉してラッ
チする。レジスタ７３の詳細は図６に示す。レジスタ７
５，７６は、１クロック・サイクルに対する制御信号Ｃ
ＳＷ＊を一時記憶し、レジスタ７７，７８は、もう１つ
のクロック・サイクルに対する制御信号ＣＳＷ＊を一時
記憶する。３段パイプライン・モードでは、出力イネー
ブル信号ＯＥ２は、２つのクロック・サイクルに対して
一時記憶された制御信号ＣＳＷ＊と同じ論理状態を有
し、ついで、出力レジスタ３４に与えられる。２段パイ
プライン・モードでは、出力イネーブル信号ＯＥ２の論
理状態は、１つだけのサイクルに対して一時記憶された
制御信号ＣＳＷ＊の論理状態に等しい。２段パイプライ
ン・モードでの動作の場合、レジスタ７５，７６は、フ
ロー・スルー・モード（flow through mode ）に置かれ
る。レジスタ７５，７６は、図５に示す出力レジスタ５
６と似通っている。
ブル・レジスタ４８によって生成される。レジスタ７
３，７４は、二相クロック・レジスタであり、これらレ
ジスタは、制御信号ＣＳＷ＊の論理状態を捕捉してラッ
チする。レジスタ７３の詳細は図６に示す。レジスタ７
５，７６は、１クロック・サイクルに対する制御信号Ｃ
ＳＷ＊を一時記憶し、レジスタ７７，７８は、もう１つ
のクロック・サイクルに対する制御信号ＣＳＷ＊を一時
記憶する。３段パイプライン・モードでは、出力イネー
ブル信号ＯＥ２は、２つのクロック・サイクルに対して
一時記憶された制御信号ＣＳＷ＊と同じ論理状態を有
し、ついで、出力レジスタ３４に与えられる。２段パイ
プライン・モードでは、出力イネーブル信号ＯＥ２の論
理状態は、１つだけのサイクルに対して一時記憶された
制御信号ＣＳＷ＊の論理状態に等しい。２段パイプライ
ン・モードでの動作の場合、レジスタ７５，７６は、フ
ロー・スルー・モード（flow through mode ）に置かれ
る。レジスタ７５，７６は、図５に示す出力レジスタ５
６と似通っている。
【００２５】非同期モードでは、出力データは、クロッ
ク信号ＣＬＫから直接生成される。クロック信号ＭＤ９
０およびＫＵは無視される。非同期モードを達成するに
は、出力レジスタ３４にフロー・スルー・モードを付加
する。レジスタ５６，５７，６０，６１および終段増幅
器６２は、モード制御信号ＡＳＹＮＣ＊を受信して、フ
ロー・スルー・モードを与える。モード制御信号ＡＳＹ
ＮＣ＊が論理低のとき、データは、クロック信号の状態
とは無関係に、出力レジスタ３４を通過する。モード制
御信号ＡＳＹＮＣ＊はまた、出力イネーブル・レジスタ
４８に対してフロー・スルー・モードを与えるのに使用
される。モード制御信号ＡＳＹＮＣ＊が論理低のとき、
レジスタ７５，７６，７７，７８はフロー・スルー・モ
ードになる。このモード制御方法の利点は、電気的に達
成されることで、金属層の変更または他のいくつかの製
造上の変更を行う代わりに、外部入力信号の論理状態を
変化させることによって、メモリ２０をどちらのモード
でも動作できることである。
ク信号ＣＬＫから直接生成される。クロック信号ＭＤ９
０およびＫＵは無視される。非同期モードを達成するに
は、出力レジスタ３４にフロー・スルー・モードを付加
する。レジスタ５６，５７，６０，６１および終段増幅
器６２は、モード制御信号ＡＳＹＮＣ＊を受信して、フ
ロー・スルー・モードを与える。モード制御信号ＡＳＹ
ＮＣ＊が論理低のとき、データは、クロック信号の状態
とは無関係に、出力レジスタ３４を通過する。モード制
御信号ＡＳＹＮＣ＊はまた、出力イネーブル・レジスタ
４８に対してフロー・スルー・モードを与えるのに使用
される。モード制御信号ＡＳＹＮＣ＊が論理低のとき、
レジスタ７５，７６，７７，７８はフロー・スルー・モ
ードになる。このモード制御方法の利点は、電気的に達
成されることで、金属層の変更または他のいくつかの製
造上の変更を行う代わりに、外部入力信号の論理状態を
変化させることによって、メモリ２０をどちらのモード
でも動作できることである。
【００２６】出力レジスタ３４は、図に示す実施例では
２つの並列データ経路を有することに注意されたい。し
かしながら、他の実施例では、より多くの出力データ経
路を使用できる。より多くの並列経路を使用する利点
は、内部の並列レジストレーション経路が変化する頻度
が少なくなり、最大クロック・サイクルに到達する以前
のより低速のクロック・サイクルを可能にして、より広
いデータ有効ウインドウを提供できることである。並列
出力データ・レジスタは、ＳＲＡＭまたはＤＲＡＭ（動
的ＲＡＭ）など、任意の種類の同期メモリと共に使用で
きる。
２つの並列データ経路を有することに注意されたい。し
かしながら、他の実施例では、より多くの出力データ経
路を使用できる。より多くの並列経路を使用する利点
は、内部の並列レジストレーション経路が変化する頻度
が少なくなり、最大クロック・サイクルに到達する以前
のより低速のクロック・サイクルを可能にして、より広
いデータ有効ウインドウを提供できることである。並列
出力データ・レジスタは、ＳＲＡＭまたはＤＲＡＭ（動
的ＲＡＭ）など、任意の種類の同期メモリと共に使用で
きる。
【００２７】図３は、読取り制御遅延ロック・ループ回
路４４をブロック図形式で示す。読取り制御遅延ロック
・ループ回路４４は、電圧制御遅延（ＶＣＤ）８５，ア
ービタ回路８６，ＶＣＤ制御回路８７，コラップス検出
器８８，ダミー・レジスタ８９，ダミー出力バッファ９
０，負荷９１，ＥＣＬバッファ回路９２を含む。電圧制
御遅延８５は、クロック信号ＣＬ２，「ＰＣＯＮ」と称
される制御電圧を受け取り、これに応答して、出力端子
においてクロック信号ＫＵを発生する。アービタ回路８
６は、クロック信号ＫECL およびＣＬ２，「ＱＤＵＭＡ
Ｒ」と称されるダミー出力信号を受信し、これらに応答
して、出力端子においてリタード（retard）信号「ＲＥ
ＴＡＲ」を発生する。ＶＣＤ制御回路８７は、アービタ
回路８６の出力端子と接続される入力端子，入力端子，
制御電圧ＰＣＯＮを発生する出力端子を有する。コラッ
プス検出器８８は、電圧制御遅延８５の出力端子と接続
される入力端子，モード制御信号ＡＳＹＮＣ＊を受信す
る制御端子，および「ＦＩＢＲ」と称されるコラップス
検出器出力信号を発生する出力端子を有する。ダミー・
レジスタ８９は、電圧制御遅延８５の出力端子と接続さ
れる入力端子，および出力端子を有する。ダミー出力バ
ッファ９０は、ダミー・レジスタ８９の出力端子と接続
される入力端子，および「ＱＤＵＭ」と称されるダミー
出力信号を発生する出力端子を有する。負荷９１は、ダ
ミー出力バッファ９０の出力端子と接続される。ＥＣＬ
バッファ回路９２は、ダミー出力バッファ９０の出力端
子と接続される入力端子，およびアービタ８６の第２入
力端子と接続される出力端子を有する。
路４４をブロック図形式で示す。読取り制御遅延ロック
・ループ回路４４は、電圧制御遅延（ＶＣＤ）８５，ア
ービタ回路８６，ＶＣＤ制御回路８７，コラップス検出
器８８，ダミー・レジスタ８９，ダミー出力バッファ９
０，負荷９１，ＥＣＬバッファ回路９２を含む。電圧制
御遅延８５は、クロック信号ＣＬ２，「ＰＣＯＮ」と称
される制御電圧を受け取り、これに応答して、出力端子
においてクロック信号ＫＵを発生する。アービタ回路８
６は、クロック信号ＫECL およびＣＬ２，「ＱＤＵＭＡ
Ｒ」と称されるダミー出力信号を受信し、これらに応答
して、出力端子においてリタード（retard）信号「ＲＥ
ＴＡＲ」を発生する。ＶＣＤ制御回路８７は、アービタ
回路８６の出力端子と接続される入力端子，入力端子，
制御電圧ＰＣＯＮを発生する出力端子を有する。コラッ
プス検出器８８は、電圧制御遅延８５の出力端子と接続
される入力端子，モード制御信号ＡＳＹＮＣ＊を受信す
る制御端子，および「ＦＩＢＲ」と称されるコラップス
検出器出力信号を発生する出力端子を有する。ダミー・
レジスタ８９は、電圧制御遅延８５の出力端子と接続さ
れる入力端子，および出力端子を有する。ダミー出力バ
ッファ９０は、ダミー・レジスタ８９の出力端子と接続
される入力端子，および「ＱＤＵＭ」と称されるダミー
出力信号を発生する出力端子を有する。負荷９１は、ダ
ミー出力バッファ９０の出力端子と接続される。ＥＣＬ
バッファ回路９２は、ダミー出力バッファ９０の出力端
子と接続される入力端子，およびアービタ８６の第２入
力端子と接続される出力端子を有する。
【００２８】遅延ロック・ループ４４の信号は「小信
号」レベル信号またはＥＣＬ（エミッタ結合論理）レベ
ル信号のいずれかであり、クロック信号ＣＬ２，クロッ
ク信号ＫECL ，ダミー出力信号ＱＤＵＭＡＲ，および遅
延クロック信号ＫＵはすべて相補性信号であることに注
意されたい。
号」レベル信号またはＥＣＬ（エミッタ結合論理）レベ
ル信号のいずれかであり、クロック信号ＣＬ２，クロッ
ク信号ＫECL ，ダミー出力信号ＱＤＵＭＡＲ，および遅
延クロック信号ＫＵはすべて相補性信号であることに注
意されたい。
【００２９】動作において、アービタ回路８６は、２つ
の信号、すなわち、クロック信号ＫECL またはダミー出
力信号ＱＤＵＭＡＲのうちどちらが先に、論理状態を変
化させるか決定する。アービタ回路８６は、クロック信
号ＣＬ２によって制御される。クロック信号ＣＬ２の周
波数は、クロック信号ＣＬＫの周波数の２分の１に等し
い。クロック信号ＣＬＫを使用して、クロック信号ＣＬ
２が論理低であるときに、アービタ回路８６をイネーブ
ルまたは「マスク解除」する。クロック信号ＣＬ２が論
理高のとき、アービタ回路８６は、ディスエーブルまた
は「マスク」され、両方の入力信号（ＫECL およびＱＤ
ＵＭＡＲ）を無視する。アービタ回路８６をクロック信
号ＣＬ２によって制御すると、遅延ロック・ループ４４
は、異なる周波数を有する２つの信号をフェーズ・ロッ
クできる。これは先行技術よりも利点があり、従来の遅
延ロック・ループでは、同一周波数を有する２つの信号
しかフェーズ・ロックできない。
の信号、すなわち、クロック信号ＫECL またはダミー出
力信号ＱＤＵＭＡＲのうちどちらが先に、論理状態を変
化させるか決定する。アービタ回路８６は、クロック信
号ＣＬ２によって制御される。クロック信号ＣＬ２の周
波数は、クロック信号ＣＬＫの周波数の２分の１に等し
い。クロック信号ＣＬＫを使用して、クロック信号ＣＬ
２が論理低であるときに、アービタ回路８６をイネーブ
ルまたは「マスク解除」する。クロック信号ＣＬ２が論
理高のとき、アービタ回路８６は、ディスエーブルまた
は「マスク」され、両方の入力信号（ＫECL およびＱＤ
ＵＭＡＲ）を無視する。アービタ回路８６をクロック信
号ＣＬ２によって制御すると、遅延ロック・ループ４４
は、異なる周波数を有する２つの信号をフェーズ・ロッ
クできる。これは先行技術よりも利点があり、従来の遅
延ロック・ループでは、同一周波数を有する２つの信号
しかフェーズ・ロックできない。
【００３０】図に示すアービタ回路８６のアプリケーシ
ョンでは、ダミー出力信号ＱＤＵＭＡＲは、クロック信
号ＫECL の周波数の２分の１である。クロック信号ＣＬ
２のサイクルの前半の間に、アービタ８６をイネーブル
または「マスク解除」し、ついで、後半でアービタ８６
をディスエーブルすることによって、アービタ８６は、
周波数の高い方の信号が、周波数の低い方の信号をオー
バランする場合に、不注意に誤った信号エッジと同期さ
れないようにする。アービタ回路８６は、どの信号が早
く切り替わるかを決定すると、リタード信号ＲＥＴＲを
ＶＣＤ制御回路８７に与える。たとえば、ダミー出力信
号ＱＤＵＭＡＲのクロスポイント（ダミー出力信号ＱＤ
ＵＭＡＲは相補性信号であることに注意）が、クロック
信号ＫECL のクロスポイント以前に発生する場合には、
リタード信号ＲＥＴＲは論理高として発生するが、ダミ
ー出力信号ＱＤＵＭＡＲのクロスポイントが、クロック
信号ＫECL のクロスポイントの後に発生する場合には、
リタード信号ＲＥＴＲは論理低として発生する。ついで
ＶＣＤ制御回路８７はこの情報を使用して、制御電圧Ｐ
ＣＯＮを増減する。リタード信号ＲＥＴＲが論理高の場
合には（ダミー出力信号ＱＤＵＭＡＲが、クロック信号
ＫECL と比べて高速過ぎることを意味する）、ＶＣＤ制
御回路８７は、制御電圧ＰＣＯＮをＶSSへと比較的少量
低下させる。これにより、ＶＣＤ回路８５が与える遅延
クロック信号ＫＵの伝搬遅延を増加させる。リタード信
号ＲＥＴＲが論理低の場合には（ダミー出力信号ＱＤＵ
ＭＡＲが、クロック信号ＫECL と比較して低速過ぎるこ
とを意味する）、ＶＣＤ制御回路８７は、制御電圧ＰＣ
ＯＮをＶDDへと少量上昇する。これにより、ＶＣＤ回路
８５が与える伝搬遅延を減少する。
ョンでは、ダミー出力信号ＱＤＵＭＡＲは、クロック信
号ＫECL の周波数の２分の１である。クロック信号ＣＬ
２のサイクルの前半の間に、アービタ８６をイネーブル
または「マスク解除」し、ついで、後半でアービタ８６
をディスエーブルすることによって、アービタ８６は、
周波数の高い方の信号が、周波数の低い方の信号をオー
バランする場合に、不注意に誤った信号エッジと同期さ
れないようにする。アービタ回路８６は、どの信号が早
く切り替わるかを決定すると、リタード信号ＲＥＴＲを
ＶＣＤ制御回路８７に与える。たとえば、ダミー出力信
号ＱＤＵＭＡＲのクロスポイント（ダミー出力信号ＱＤ
ＵＭＡＲは相補性信号であることに注意）が、クロック
信号ＫECL のクロスポイント以前に発生する場合には、
リタード信号ＲＥＴＲは論理高として発生するが、ダミ
ー出力信号ＱＤＵＭＡＲのクロスポイントが、クロック
信号ＫECL のクロスポイントの後に発生する場合には、
リタード信号ＲＥＴＲは論理低として発生する。ついで
ＶＣＤ制御回路８７はこの情報を使用して、制御電圧Ｐ
ＣＯＮを増減する。リタード信号ＲＥＴＲが論理高の場
合には（ダミー出力信号ＱＤＵＭＡＲが、クロック信号
ＫECL と比べて高速過ぎることを意味する）、ＶＣＤ制
御回路８７は、制御電圧ＰＣＯＮをＶSSへと比較的少量
低下させる。これにより、ＶＣＤ回路８５が与える遅延
クロック信号ＫＵの伝搬遅延を増加させる。リタード信
号ＲＥＴＲが論理低の場合には（ダミー出力信号ＱＤＵ
ＭＡＲが、クロック信号ＫECL と比較して低速過ぎるこ
とを意味する）、ＶＣＤ制御回路８７は、制御電圧ＰＣ
ＯＮをＶDDへと少量上昇する。これにより、ＶＣＤ回路
８５が与える伝搬遅延を減少する。
【００３１】ダミー・レジスタ８９およびダミー出力バ
ッファ９０は、遅延クロック信号ＫＵの立上り区間およ
び／または立下り区間から、出力信号ＱPAD のエッジま
での遅延を追跡するのに使用される。この遅延は、遅延
クロック信号ＫＵが、クロック信号ＣＬＫと比較して、
どのくらい早く生成されるべきかを示す。
ッファ９０は、遅延クロック信号ＫＵの立上り区間およ
び／または立下り区間から、出力信号ＱPAD のエッジま
での遅延を追跡するのに使用される。この遅延は、遅延
クロック信号ＫＵが、クロック信号ＣＬＫと比較して、
どのくらい早く生成されるべきかを示す。
【００３２】コラップス検出器８８は、ＶＣＤ回路８５
がコラップス（collapse）する場合を検出する。ＶＣＤ
回路８５は、ＶＣＤ回路８５によって与えられる伝搬遅
延が長すぎるときに「コラップス」する。ＶＣＤ回路８
５は、クロック信号ＫECL およびＣＬ２がトグルすると
きにコラップスする可能性があるが、遅延クロック信号
ＫＵは、これに応答して論理状態を変化させる時間がな
い。これは、ＶＣＤ回路８５の内部ノードでの容量性負
荷が多すぎることによって起こる可能性がある。その結
果、アービタ回路８６は、ダミー出力信号ＱＤＵＭＡＲ
が高速過ぎるという誤った判断をして、その結果、ＶＣ
Ｄ制御回路８７は、制御電圧ＰＣＯＮを低下させること
により、ダミー出力信号ＱＤＵＭＡＲを遅くしようとす
る。しかしながら、実際は、ダミー出力信号ＱＤＵＭＡ
Ｒは低速過ぎ、制御電圧ＰＣＯＮは、ＶDDへと上昇させ
るべきである。この状況は、メモリ２０のパワーアップ
中に発生する可能性がある。パワーアップ中、内部回路
ノードは未知の状態になり、制御電圧ＰＣＯＮの初期電
圧がＶSSに等しい場合には、ＶＣＤ回路８５がコラップ
スする可能性がある。
がコラップス（collapse）する場合を検出する。ＶＣＤ
回路８５は、ＶＣＤ回路８５によって与えられる伝搬遅
延が長すぎるときに「コラップス」する。ＶＣＤ回路８
５は、クロック信号ＫECL およびＣＬ２がトグルすると
きにコラップスする可能性があるが、遅延クロック信号
ＫＵは、これに応答して論理状態を変化させる時間がな
い。これは、ＶＣＤ回路８５の内部ノードでの容量性負
荷が多すぎることによって起こる可能性がある。その結
果、アービタ回路８６は、ダミー出力信号ＱＤＵＭＡＲ
が高速過ぎるという誤った判断をして、その結果、ＶＣ
Ｄ制御回路８７は、制御電圧ＰＣＯＮを低下させること
により、ダミー出力信号ＱＤＵＭＡＲを遅くしようとす
る。しかしながら、実際は、ダミー出力信号ＱＤＵＭＡ
Ｒは低速過ぎ、制御電圧ＰＣＯＮは、ＶDDへと上昇させ
るべきである。この状況は、メモリ２０のパワーアップ
中に発生する可能性がある。パワーアップ中、内部回路
ノードは未知の状態になり、制御電圧ＰＣＯＮの初期電
圧がＶSSに等しい場合には、ＶＣＤ回路８５がコラップ
スする可能性がある。
【００３３】図４は、図１のダミー経路４６をブロック
図形式で示す。ダミー経路４６は、直列接続された遅延
素子を含み，各遅延素子は、メモリ２０へのアクセスが
必要な機能を実行するのに要するメモリ２０の遅延をモ
デル化する。ダミー経路４６は、ダミー・アドレス・バ
ッファ９５，ダミー行プレデコーダ／ラッチ９６，ＤＲ
Ｐ負荷９７，ダミー行選択９８，ＤＲＳ負荷９９，ダミ
ー・ワード・ライン・ドライバ１００，ＤＷＬ負荷１０
１，ダミー・セル１０２，ダミー・データ・ライン・デ
コーダ１０３，ＤＤＩＦ負荷１０４，ダミー第１段増幅
器１０５，ＤＧＤＬ負荷１０６，およびＤＧＤＬマルチ
プレクサ１０７を含む。ダミー・アドレス・バッファ９
５は、クロック信号ＣＬ２を受信する入力端子，および
「ＡＤＵＭ」と称されるダミー・アドレス信号を発生す
る出力端子を有する。ダミー行プレデコーダ／ラッチ
は、ダミー・アドレス・バッファ９５の出力端子と接続
される入力端子，クロック信号ＫCMOSを受信する制御端
子，および「ＤＲＰ」と称されるダミー行プレデコーダ
信号を発生する出力端子を有する。ＤＲＰ負荷９７は、
ダミー行プレデコーダ／ラッチ９６の出力端子と接続さ
れる入力端子を有する。ダミー行選択９８は、ダミー行
プレデコーダ／ラッチ９６の出力端子と接続される入力
端子，および「ＤＲＳ」と称されるダミー行選択信号を
発生する出力端子を有する。ＤＲＳ負荷９９は、ダミー
行選択９８の出力端子と接続される入力端子を有する。
ダミー・ワード・ライン・ドライバ１００は、ダミー行
選択９８の出力端子と接続される入力端子，および「Ｄ
ＷＬ」と称されるダミー・ワード・ライン信号を発生す
る出力端子を有する。ＤＷＬ負荷１０１は、ダミー・ワ
ード・ライン・ドライバ１００の出力端子と接続される
入力端子を有する。ダミー・セル１０２は、ダミー・ワ
ード・ライン・ドライバ１００の出力端子と接続される
入力端子，および「ＤＤＬ」と称されるダミー・データ
・ライン信号を発生する出力端子を有する。ダミー・デ
ータ・ライン・デコーダ１０３は、ダミー・セル１０２
の出力端子と接続される入力端子，および「ＤＤＩＦ」
と称されるデータ・ライン・デコーダ信号を発生する出
力端子を有する。ＤＤＩＦ負荷１０４は、ダミー・デー
タ・ライン・デコーダ１０３の出力端子と接続される入
力端子を有する。ダミー第１段増幅器１０５は、ダミー
・データ・ライン・デコーダ１０３の出力端子と接続さ
れる入力端子，および「ＤＧＤＬ」と称されるダミー第
１段増幅器信号を発生する出力端子を有する。ＤＧＤＬ
負荷１０６は、ダミー第１段増幅器１０５の出力端子と
接続される入力端子を有する。ＤＧＤＬマルチプレクサ
１０７は、ダミー第１段増幅器１０５の出力端子と接続
される入力端子，およびクロック信号ＭＤ９０を発生す
る出力端子を有する。
図形式で示す。ダミー経路４６は、直列接続された遅延
素子を含み，各遅延素子は、メモリ２０へのアクセスが
必要な機能を実行するのに要するメモリ２０の遅延をモ
デル化する。ダミー経路４６は、ダミー・アドレス・バ
ッファ９５，ダミー行プレデコーダ／ラッチ９６，ＤＲ
Ｐ負荷９７，ダミー行選択９８，ＤＲＳ負荷９９，ダミ
ー・ワード・ライン・ドライバ１００，ＤＷＬ負荷１０
１，ダミー・セル１０２，ダミー・データ・ライン・デ
コーダ１０３，ＤＤＩＦ負荷１０４，ダミー第１段増幅
器１０５，ＤＧＤＬ負荷１０６，およびＤＧＤＬマルチ
プレクサ１０７を含む。ダミー・アドレス・バッファ９
５は、クロック信号ＣＬ２を受信する入力端子，および
「ＡＤＵＭ」と称されるダミー・アドレス信号を発生す
る出力端子を有する。ダミー行プレデコーダ／ラッチ
は、ダミー・アドレス・バッファ９５の出力端子と接続
される入力端子，クロック信号ＫCMOSを受信する制御端
子，および「ＤＲＰ」と称されるダミー行プレデコーダ
信号を発生する出力端子を有する。ＤＲＰ負荷９７は、
ダミー行プレデコーダ／ラッチ９６の出力端子と接続さ
れる入力端子を有する。ダミー行選択９８は、ダミー行
プレデコーダ／ラッチ９６の出力端子と接続される入力
端子，および「ＤＲＳ」と称されるダミー行選択信号を
発生する出力端子を有する。ＤＲＳ負荷９９は、ダミー
行選択９８の出力端子と接続される入力端子を有する。
ダミー・ワード・ライン・ドライバ１００は、ダミー行
選択９８の出力端子と接続される入力端子，および「Ｄ
ＷＬ」と称されるダミー・ワード・ライン信号を発生す
る出力端子を有する。ＤＷＬ負荷１０１は、ダミー・ワ
ード・ライン・ドライバ１００の出力端子と接続される
入力端子を有する。ダミー・セル１０２は、ダミー・ワ
ード・ライン・ドライバ１００の出力端子と接続される
入力端子，および「ＤＤＬ」と称されるダミー・データ
・ライン信号を発生する出力端子を有する。ダミー・デ
ータ・ライン・デコーダ１０３は、ダミー・セル１０２
の出力端子と接続される入力端子，および「ＤＤＩＦ」
と称されるデータ・ライン・デコーダ信号を発生する出
力端子を有する。ＤＤＩＦ負荷１０４は、ダミー・デー
タ・ライン・デコーダ１０３の出力端子と接続される入
力端子を有する。ダミー第１段増幅器１０５は、ダミー
・データ・ライン・デコーダ１０３の出力端子と接続さ
れる入力端子，および「ＤＧＤＬ」と称されるダミー第
１段増幅器信号を発生する出力端子を有する。ＤＧＤＬ
負荷１０６は、ダミー第１段増幅器１０５の出力端子と
接続される入力端子を有する。ＤＧＤＬマルチプレクサ
１０７は、ダミー第１段増幅器１０５の出力端子と接続
される入力端子，およびクロック信号ＭＤ９０を発生す
る出力端子を有する。
【００３４】ダミー経路４６は、メモリ２０内に発生す
る遅延経路のスケール・ダウン・バージョンまたはモデ
ルを含む。スケール・ダウン・バージョンを使用するこ
とにより、駆動回路自体が小さくなると同様、金属負荷
および回路負荷も低下する。またスケール・ダウン・バ
ージョンを使用すると、メモリ２０の表面積および電力
消費量が小さくなる。ダミー経路４６全体の実遅延は、
ＳＲＡＭ全体の遅延と同じにすべきである。メモリ２０
内で使用される実回路と同様の回路を使用することによ
り、クロック信号ＭＤ９０は、プロセス，電源および温
度の変化に関して、出力データ信号ＭＵＸをより正確に
追跡する。
る遅延経路のスケール・ダウン・バージョンまたはモデ
ルを含む。スケール・ダウン・バージョンを使用するこ
とにより、駆動回路自体が小さくなると同様、金属負荷
および回路負荷も低下する。またスケール・ダウン・バ
ージョンを使用すると、メモリ２０の表面積および電力
消費量が小さくなる。ダミー経路４６全体の実遅延は、
ＳＲＡＭ全体の遅延と同じにすべきである。メモリ２０
内で使用される実回路と同様の回路を使用することによ
り、クロック信号ＭＤ９０は、プロセス，電源および温
度の変化に関して、出力データ信号ＭＵＸをより正確に
追跡する。
【００３５】図５は、図２の出力レジスタ３４の出力レ
ジスタ５６を、回路図形式で示す。出力レジスタ５６
は、差動増幅器１１０，差動対１１５，１１８，Ｎ形ト
ランジスタ１２１，１２２，１２５から１２９，および
エミッタ・ホロワ・トランジスタ１２３，１２４を含
む。差動増幅器１１０は、抵抗器１１１，１１２および
ＮＰＮトランジスタ１１３，１１４を含む。差動対１１
５は、ＮＰＮトランジスタ１１６，１１７を含む。差動
対１１８は、ＮＰＮトランジスタ１１９，１２０を含
む。
ジスタ５６を、回路図形式で示す。出力レジスタ５６
は、差動増幅器１１０，差動対１１５，１１８，Ｎ形ト
ランジスタ１２１，１２２，１２５から１２９，および
エミッタ・ホロワ・トランジスタ１２３，１２４を含
む。差動増幅器１１０は、抵抗器１１１，１１２および
ＮＰＮトランジスタ１１３，１１４を含む。差動対１１
５は、ＮＰＮトランジスタ１１６，１１７を含む。差動
対１１８は、ＮＰＮトランジスタ１１９，１２０を含
む。
【００３６】抵抗器１１１は、「ＶDD」と称される電源
電圧端子と接続される第１端子，および第２端子を有す
る。抵抗器１１２は、電源電圧端子ＶDDと接続される第
１端子，および第２端子を有する。ＮＰＮトランジスタ
１１３は、抵抗器１１１の第２端子と接続されるコレク
タ，データ信号ＭＵＸを受信するベース，およびエミッ
タを有する。ＮＰＮトランジスタ１１４は、抵抗器１１
２の第２端子と接続されるコレクタ，データ信号ＭＵＸ
＊を受信するベース，およびＮＰＮトランジスタ１１３
のエミッタと接続されるエミッタを有する。ＮＰＮトラ
ンジスタ１１６は、ＮＰＮトランジスタ１１３のコレク
タと接続されるコレクタ，ベース，およびエミッタを有
する。ＮＰＮトランジスタ１１７は、ＮＰＮトランジス
タ１１４のコレクタと接続されるコレクタ，ベース、お
よびＮＰＮトランジスタ１１６のエミッタと接続される
エミッタを有する。ＮＰＮトランジスタ１１９は、ＮＰ
Ｎトランジスタ１１３，１１４のエミッタと接続される
コレクタ，クロック信号ＭＤ９０を受信するベース，お
よびエミッタを有する。ＮＰＮトランジスタ１２０は、
ＮＰＮトランジスタ１１６，１１７のエミッタと接続さ
れるコレクタ，クロック信号ＭＤ９０＊を受信するベー
ス，およびＮＰＮトランジスタ１１９のエミッタと接続
されるエミッタを有する。Ｎ形トランジスタ１２１は、
ＮＰＮトランジスタ１１３，１１４のエミッタと接続さ
れるドレイン，モード制御信号ＡＳＹＮＣを受信するゲ
ート，およびソースを有する。Ｎ形トランジスタ１２２
は、ＮＰＮトランジスタ１１９，１２０のエミッタと接
続されるドレイン，モード制御信号ＡＳＹＮＣ＊を受信
するゲート，およびＮ形トランジスタ１２１のソースと
接続されるソースを有する。エミッタ・ホロワ・トラン
ジスタ１２３は、ＶDDと接続されるコレクタ，ＮＰＮト
ランジスタ１１３のコレクタと接続されるベース，およ
びＮＰＮトランジスタ１１７のベースと接続されてデー
タ信号ＭＵＸ１＊を発生するエミッタを有する。エミッ
タ・ホロワ・トランジスタ１２４は、ＶDDと接続される
コレクタ，ＮＰＮトランジスタ１１４のコレクタと接続
されるベース，およびＮＰＮトランジスタ１１６のベー
スと接続されてデータ信号ＭＵＸ１を発生するエミッタ
を有する。Ｎ形トランジスタ１２５は、エミッタ・ホロ
ワ・トランジスタ１２３のエミッタと接続されるドレイ
ン，ＮBIASと称されるバイアス電圧を受け取るゲート，
および「ＶSS」と称される電源電圧端子と接続されるソ
ースを有する。Ｎ形トランジスタ１２６は、ＮＰＮトラ
ンジスタ１１６，１１７のエミッタと接続されるドレイ
ン，バイアス電圧ＮBIASを受け取るゲート，およびＶSS
と接続されるソースを有する。Ｎ形トランジスタ１２７
は、ＮＰＮトランジスタ１１６，１１７のエミッタと接
続されるドレイン，バイアス電圧ＮBIASを受け取るゲー
ト，およびＶSSと接続されるソースを有する。Ｎ形トラ
ンジスタ１２７は、ＮＰＮトランジスタ１１３，１１４
のエミッタと接続されるドレイン，バイアス電圧ＮBIAS
を受け取るゲート，およびＶSSと接続されるソースを有
する。Ｎ形トランジスタ１２８は、Ｎ形トランジスタ１
２１，１２２のソースと接続されるドレイン，バイアス
電圧ＮBIASを受け取るゲート，およびＶSSと接続される
ソースを有する。Ｎ形トランジスタ１２９は、エミッタ
・ホロワ・トランジスタ１２４のエミッタと接続される
ドレイン，バイアス電圧ＮBIASを受け取るゲート，およ
びＶSSと接続されるソースを有する。
電圧端子と接続される第１端子，および第２端子を有す
る。抵抗器１１２は、電源電圧端子ＶDDと接続される第
１端子，および第２端子を有する。ＮＰＮトランジスタ
１１３は、抵抗器１１１の第２端子と接続されるコレク
タ，データ信号ＭＵＸを受信するベース，およびエミッ
タを有する。ＮＰＮトランジスタ１１４は、抵抗器１１
２の第２端子と接続されるコレクタ，データ信号ＭＵＸ
＊を受信するベース，およびＮＰＮトランジスタ１１３
のエミッタと接続されるエミッタを有する。ＮＰＮトラ
ンジスタ１１６は、ＮＰＮトランジスタ１１３のコレク
タと接続されるコレクタ，ベース，およびエミッタを有
する。ＮＰＮトランジスタ１１７は、ＮＰＮトランジス
タ１１４のコレクタと接続されるコレクタ，ベース、お
よびＮＰＮトランジスタ１１６のエミッタと接続される
エミッタを有する。ＮＰＮトランジスタ１１９は、ＮＰ
Ｎトランジスタ１１３，１１４のエミッタと接続される
コレクタ，クロック信号ＭＤ９０を受信するベース，お
よびエミッタを有する。ＮＰＮトランジスタ１２０は、
ＮＰＮトランジスタ１１６，１１７のエミッタと接続さ
れるコレクタ，クロック信号ＭＤ９０＊を受信するベー
ス，およびＮＰＮトランジスタ１１９のエミッタと接続
されるエミッタを有する。Ｎ形トランジスタ１２１は、
ＮＰＮトランジスタ１１３，１１４のエミッタと接続さ
れるドレイン，モード制御信号ＡＳＹＮＣを受信するゲ
ート，およびソースを有する。Ｎ形トランジスタ１２２
は、ＮＰＮトランジスタ１１９，１２０のエミッタと接
続されるドレイン，モード制御信号ＡＳＹＮＣ＊を受信
するゲート，およびＮ形トランジスタ１２１のソースと
接続されるソースを有する。エミッタ・ホロワ・トラン
ジスタ１２３は、ＶDDと接続されるコレクタ，ＮＰＮト
ランジスタ１１３のコレクタと接続されるベース，およ
びＮＰＮトランジスタ１１７のベースと接続されてデー
タ信号ＭＵＸ１＊を発生するエミッタを有する。エミッ
タ・ホロワ・トランジスタ１２４は、ＶDDと接続される
コレクタ，ＮＰＮトランジスタ１１４のコレクタと接続
されるベース，およびＮＰＮトランジスタ１１６のベー
スと接続されてデータ信号ＭＵＸ１を発生するエミッタ
を有する。Ｎ形トランジスタ１２５は、エミッタ・ホロ
ワ・トランジスタ１２３のエミッタと接続されるドレイ
ン，ＮBIASと称されるバイアス電圧を受け取るゲート，
および「ＶSS」と称される電源電圧端子と接続されるソ
ースを有する。Ｎ形トランジスタ１２６は、ＮＰＮトラ
ンジスタ１１６，１１７のエミッタと接続されるドレイ
ン，バイアス電圧ＮBIASを受け取るゲート，およびＶSS
と接続されるソースを有する。Ｎ形トランジスタ１２７
は、ＮＰＮトランジスタ１１６，１１７のエミッタと接
続されるドレイン，バイアス電圧ＮBIASを受け取るゲー
ト，およびＶSSと接続されるソースを有する。Ｎ形トラ
ンジスタ１２７は、ＮＰＮトランジスタ１１３，１１４
のエミッタと接続されるドレイン，バイアス電圧ＮBIAS
を受け取るゲート，およびＶSSと接続されるソースを有
する。Ｎ形トランジスタ１２８は、Ｎ形トランジスタ１
２１，１２２のソースと接続されるドレイン，バイアス
電圧ＮBIASを受け取るゲート，およびＶSSと接続される
ソースを有する。Ｎ形トランジスタ１２９は、エミッタ
・ホロワ・トランジスタ１２４のエミッタと接続される
ドレイン，バイアス電圧ＮBIASを受け取るゲート，およ
びＶSSと接続されるソースを有する。
【００３７】出力レジスタ５６において、２つの差動
対、差動増幅器１１０または差動対１１５のうちのいず
れか１つが選択される。差動クロック信号ＭＤ９０／Ｍ
Ｄ９０＊は、どの差動対が選択されるかを決定する。ク
ロック信号ＭＤ９０が論理高で、クロック信号ＭＤ９０
＊が論理低の場合には、差動データ信号ＭＵＸ／ＭＵＸ
＊の論理状態が、抵抗器１１１，１１２内の電流を制御
する。クロック信号ＭＤ９０＊がクロック信号ＭＤ９０
より高い場合には、差動データ信号ＭＵＸ１／ＭＵＸ１
＊の論理状態が、抵抗器１１１，１１２内の電流を制御
する。電流は、制御入力信号がより高い電圧であるトラ
ンジスタを介して操作される。差動モード制御信号ＡＳ
ＹＮＣ／ＡＳＹＮＣ＊は、出力レジスタ５６の動作を決
定する。
対、差動増幅器１１０または差動対１１５のうちのいず
れか１つが選択される。差動クロック信号ＭＤ９０／Ｍ
Ｄ９０＊は、どの差動対が選択されるかを決定する。ク
ロック信号ＭＤ９０が論理高で、クロック信号ＭＤ９０
＊が論理低の場合には、差動データ信号ＭＵＸ／ＭＵＸ
＊の論理状態が、抵抗器１１１，１１２内の電流を制御
する。クロック信号ＭＤ９０＊がクロック信号ＭＤ９０
より高い場合には、差動データ信号ＭＵＸ１／ＭＵＸ１
＊の論理状態が、抵抗器１１１，１１２内の電流を制御
する。電流は、制御入力信号がより高い電圧であるトラ
ンジスタを介して操作される。差動モード制御信号ＡＳ
ＹＮＣ／ＡＳＹＮＣ＊は、出力レジスタ５６の動作を決
定する。
【００３８】出力レジスタ５６は、差動モード制御信号
ＡＳＹＮＣが論理低で、差動モード制御信号ＡＳＹＮＣ
＊が論理高のときに、レジスタの働きをする。ＡＳＹＮ
Ｃが論理低のとき、Ｎ形トランジスタ１２１は実質的に
非導通状態である。ついで、クロック信号ＭＤ９０は、
ＮＰＮトランジスタ１１３，１１４の導電率を制御で
き、クロック信号ＭＤ９０＊は、差動対１１５の導電率
を制御できる。出力レジスタ５６がレジスタの働きをし
ている場合には、クロック信号ＭＤ９０は論理高にな
り、クロック信号ＭＤ９０＊は論理低になり、差動デー
タ信号ＭＵＸ／ＭＵＸ＊が差動増幅器１１０に与えら
れ、電流は、差動データ信号ＭＵＸ／ＭＵＸ＊の論理状
態に応じて、抵抗器１１１，１１２を介して操作され
る。差動出力信号ＭＵＸ１／ＭＵＸ１＊はそれぞれ、差
動データ信号ＭＵＸ／ＭＵＸ＊の論理状態に対応して、
エミッタ・ホロワ・トランジスタ１２４，１２３のエミ
ッタに与えられる。クロック信号ＭＤ９０が論理低へと
遷移する場合には、クロック信号ＭＤ９０＊が論理高に
なる。ＭＵＸ１／ＭＵＸ１＊の論理状態は、クロック信
号ＭＤ９０／ＭＤ９０＊が論理状態を再び変化させるま
で、差動対１１５によって固定される。
ＡＳＹＮＣが論理低で、差動モード制御信号ＡＳＹＮＣ
＊が論理高のときに、レジスタの働きをする。ＡＳＹＮ
Ｃが論理低のとき、Ｎ形トランジスタ１２１は実質的に
非導通状態である。ついで、クロック信号ＭＤ９０は、
ＮＰＮトランジスタ１１３，１１４の導電率を制御で
き、クロック信号ＭＤ９０＊は、差動対１１５の導電率
を制御できる。出力レジスタ５６がレジスタの働きをし
ている場合には、クロック信号ＭＤ９０は論理高にな
り、クロック信号ＭＤ９０＊は論理低になり、差動デー
タ信号ＭＵＸ／ＭＵＸ＊が差動増幅器１１０に与えら
れ、電流は、差動データ信号ＭＵＸ／ＭＵＸ＊の論理状
態に応じて、抵抗器１１１，１１２を介して操作され
る。差動出力信号ＭＵＸ１／ＭＵＸ１＊はそれぞれ、差
動データ信号ＭＵＸ／ＭＵＸ＊の論理状態に対応して、
エミッタ・ホロワ・トランジスタ１２４，１２３のエミ
ッタに与えられる。クロック信号ＭＤ９０が論理低へと
遷移する場合には、クロック信号ＭＤ９０＊が論理高に
なる。ＭＵＸ１／ＭＵＸ１＊の論理状態は、クロック信
号ＭＤ９０／ＭＤ９０＊が論理状態を再び変化させるま
で、差動対１１５によって固定される。
【００３９】Ｎ形トランジスタ１２５から１２９は、電
流源として使用される。Ｎ形トランジスタ１２５，１２
９はそれぞれ、エミッタ・ホロワ・トランジスタ１２
３，１２４に電流を与え、Ｎ形トランジスタ１２８が供
給する電流は、クロック信号ＭＤ９０／ＭＤ９０＊によ
って操作される。Ｎ形トランジスタ１２６，１２７は、
低電流，電圧レベル「保磁子（keeper）」であり、ＮＰ
Ｎトランジスタ１１９，１２０のベースが、クロック信
号ＭＤ９０／ＭＤ９０＊を受信しない場合に、差動増幅
器１１０および差動対１１５それぞれの共通エミッタ電
圧が変化するのを防ぐ。
流源として使用される。Ｎ形トランジスタ１２５，１２
９はそれぞれ、エミッタ・ホロワ・トランジスタ１２
３，１２４に電流を与え、Ｎ形トランジスタ１２８が供
給する電流は、クロック信号ＭＤ９０／ＭＤ９０＊によ
って操作される。Ｎ形トランジスタ１２６，１２７は、
低電流，電圧レベル「保磁子（keeper）」であり、ＮＰ
Ｎトランジスタ１１９，１２０のベースが、クロック信
号ＭＤ９０／ＭＤ９０＊を受信しない場合に、差動増幅
器１１０および差動対１１５それぞれの共通エミッタ電
圧が変化するのを防ぐ。
【００４０】図６は、図２の出力イネーブル・レジスタ
４８の出力イネーブル・レジスタ７３を回路図形式で示
す。出力イネーブル・レジスタ７３は、差動増幅器１３
５，差動対１４０，１４３，エミッタ・ホロワ・トラン
ジスタ１４６，１４７，Ｎ形トランジスタ１４８から１
５２を含む。差動増幅器１３５は、抵抗器１３６，１３
７，ＮＰＮトランジスタ１３８，１３９を含む。差動対
１４０は、ＮＰＮトランジスタ１４１，１４２を含む。
差動対１４３は、ＮＰＮトランジスタ１４４，１４５を
含む。出力イネーブル・レジスタ７３は、差動制御信号
ＣＳＷ／ＣＳＷ＊、および差動クロック信号ＫECL ／Ｋ
ECL ＊を受信し、これらに応答して、制御信号ＮＳ／Ｎ
Ｓ＊を発生する。出力イネーブル・レジスタ７３は、出
力レジスタ５６と実質的に同じ方法で接続されるが、出
力イネーブル・レジスタ７３が、差動モード制御信号Ａ
ＳＹＮＣ／ＡＳＹＮＣ＊を受信しない点は異なる。出力
イネーブル・レジスタ７３は、出力レジスタ５６（図
５）と実質的に同じ動作をするが、出力イネーブル・レ
ジスタ７３が、モード制御信号ＡＳＹＮＣ／ＡＳＹＮＣ
＊を受信する（出力レジスタ５６に示す形で結合され
た）Ｎ形トランジスタを持たない点は異なる。
４８の出力イネーブル・レジスタ７３を回路図形式で示
す。出力イネーブル・レジスタ７３は、差動増幅器１３
５，差動対１４０，１４３，エミッタ・ホロワ・トラン
ジスタ１４６，１４７，Ｎ形トランジスタ１４８から１
５２を含む。差動増幅器１３５は、抵抗器１３６，１３
７，ＮＰＮトランジスタ１３８，１３９を含む。差動対
１４０は、ＮＰＮトランジスタ１４１，１４２を含む。
差動対１４３は、ＮＰＮトランジスタ１４４，１４５を
含む。出力イネーブル・レジスタ７３は、差動制御信号
ＣＳＷ／ＣＳＷ＊、および差動クロック信号ＫECL ／Ｋ
ECL ＊を受信し、これらに応答して、制御信号ＮＳ／Ｎ
Ｓ＊を発生する。出力イネーブル・レジスタ７３は、出
力レジスタ５６と実質的に同じ方法で接続されるが、出
力イネーブル・レジスタ７３が、差動モード制御信号Ａ
ＳＹＮＣ／ＡＳＹＮＣ＊を受信しない点は異なる。出力
イネーブル・レジスタ７３は、出力レジスタ５６（図
５）と実質的に同じ動作をするが、出力イネーブル・レ
ジスタ７３が、モード制御信号ＡＳＹＮＣ／ＡＳＹＮＣ
＊を受信する（出力レジスタ５６に示す形で結合され
た）Ｎ形トランジスタを持たない点は異なる。
【００４１】図７は、図２の出力レジスタ３４の終段増
幅器６２を回路図形式で示す。終段増幅器６２は、差動
増幅器１４０，差動対１４５，差動対１４８，エミッタ
・ホロワ・トランジスタ１５３，１５４およびＮ形トラ
ンジスタ１５１，１５２，１５５から１５９を含む。終
段増幅器６２は、出力レジスタ５６と実質的に同一の方
法で接続されるが、エミッタ・ホロワ・トランジスタ１
５３，１５４のエミッタが、ＮＰＮトランジスタ１４
６，１４７のベースと接続されない点が異なる。終段増
幅器６２において、差動データ信号の２つの対、差動デ
ータ信号ＱＴ１／ＱＴ１＊または差動データ信号ＱＴ２
／ＱＴ２＊のうちいずれか１つが選択される。差動クロ
ック信号ＫＵＯＲ／ＫＵＯＲ＊は、どの差動信号対が選
択されるかを選択する。クロック信号ＫＵＯＲが論理高
で、クロック信号ＫＵＯＲ＊が論理低の場合には、差動
入力信号ＱＴ２／ＱＴ２＊の論理状態が、抵抗器１４
１，１４２内の電流を制御する。クロック信号ＫＵＯＲ
＊がクロック信号ＫＵＯＲより高い場合には、差動入力
信号ＱＴ１／ＱＴ１＊の論理状態が、抵抗器１４１，１
４２内の電流を制御する。電流は、制御入力信号の電圧
が高い方のトランジスタを介して操作される。たとえ
ば、クロック信号ＫＵＯＲが論理高の場合には、データ
信号ＱＴ２／ＱＴ２＊が、出力信号ＯＵＴ／ＯＵＴ＊の
論理状態を制御する。そのため、入力信号ＱＴ２＊が論
理高で、入力信号ＱＴ２が論理低の場合には、電流は抵
抗器１４２を介して操作され、出力信号ＯＵＴを論理低
にし、出力信号ＯＵＴ＊を論理高にする。クロック信号
ＫＵＯＲ＊が論理高の場合には、データ信号ＱＴ１／Ｑ
Ｔ１＊が、出力信号ＯＵＴ／ＯＵＴ＊の論理状態を制御
する。そのため、データ信号ＱＴ１＊が論理高で、デー
タ信号ＱＴ１が論理低の場合には、電流は抵抗器１４２
を介して操作され、出力信号ＯＵＴを論理低に、出力信
号ＯＵＴ＊を論理高にする。一方、クロック信号ＫECL
＊が論理高のときに、データ信号ＱＴ１が論理低で、デ
ータ信号ＱＴ１＊が論理高の場合には、電流は抵抗器１
４１を介して操作され、出力信号ＯＵＴ＊は論理低にな
り、出力信号ＯＵＴは、論理高になる。
幅器６２を回路図形式で示す。終段増幅器６２は、差動
増幅器１４０，差動対１４５，差動対１４８，エミッタ
・ホロワ・トランジスタ１５３，１５４およびＮ形トラ
ンジスタ１５１，１５２，１５５から１５９を含む。終
段増幅器６２は、出力レジスタ５６と実質的に同一の方
法で接続されるが、エミッタ・ホロワ・トランジスタ１
５３，１５４のエミッタが、ＮＰＮトランジスタ１４
６，１４７のベースと接続されない点が異なる。終段増
幅器６２において、差動データ信号の２つの対、差動デ
ータ信号ＱＴ１／ＱＴ１＊または差動データ信号ＱＴ２
／ＱＴ２＊のうちいずれか１つが選択される。差動クロ
ック信号ＫＵＯＲ／ＫＵＯＲ＊は、どの差動信号対が選
択されるかを選択する。クロック信号ＫＵＯＲが論理高
で、クロック信号ＫＵＯＲ＊が論理低の場合には、差動
入力信号ＱＴ２／ＱＴ２＊の論理状態が、抵抗器１４
１，１４２内の電流を制御する。クロック信号ＫＵＯＲ
＊がクロック信号ＫＵＯＲより高い場合には、差動入力
信号ＱＴ１／ＱＴ１＊の論理状態が、抵抗器１４１，１
４２内の電流を制御する。電流は、制御入力信号の電圧
が高い方のトランジスタを介して操作される。たとえ
ば、クロック信号ＫＵＯＲが論理高の場合には、データ
信号ＱＴ２／ＱＴ２＊が、出力信号ＯＵＴ／ＯＵＴ＊の
論理状態を制御する。そのため、入力信号ＱＴ２＊が論
理高で、入力信号ＱＴ２が論理低の場合には、電流は抵
抗器１４２を介して操作され、出力信号ＯＵＴを論理低
にし、出力信号ＯＵＴ＊を論理高にする。クロック信号
ＫＵＯＲ＊が論理高の場合には、データ信号ＱＴ１／Ｑ
Ｔ１＊が、出力信号ＯＵＴ／ＯＵＴ＊の論理状態を制御
する。そのため、データ信号ＱＴ１＊が論理高で、デー
タ信号ＱＴ１が論理低の場合には、電流は抵抗器１４２
を介して操作され、出力信号ＯＵＴを論理低に、出力信
号ＯＵＴ＊を論理高にする。一方、クロック信号ＫECL
＊が論理高のときに、データ信号ＱＴ１が論理低で、デ
ータ信号ＱＴ１＊が論理高の場合には、電流は抵抗器１
４１を介して操作され、出力信号ＯＵＴ＊は論理低にな
り、出力信号ＯＵＴは、論理高になる。
【００４２】前述のように、Ｎ形トランジスタ１５５か
ら１５９は、電流源として使用される。Ｎ形トランジス
タ１５５，１５９はそれぞれ、エミッタ・ホロワ・トラ
ンジスタ１５３，１５４の電流を与え、Ｎ形トランジス
タ１５６は、データ信号ＱＴ２／ＱＴ２＊によって操作
される電流を、抵抗器１４１，１４２に与える。Ｎ形ト
ランジスタ１５７，１５８は、低電流，電圧レベル「保
磁子」であり、これはＮＰＮトランジスタ１４９，１５
０のベースが、クロック信号ＫＵＯＲ／ＫＵＯＲ＊を受
信しない場合に、差動増幅器１４０および差動対１４５
の共通エミッタ電圧が変化するのを防ぐ。
ら１５９は、電流源として使用される。Ｎ形トランジス
タ１５５，１５９はそれぞれ、エミッタ・ホロワ・トラ
ンジスタ１５３，１５４の電流を与え、Ｎ形トランジス
タ１５６は、データ信号ＱＴ２／ＱＴ２＊によって操作
される電流を、抵抗器１４１，１４２に与える。Ｎ形ト
ランジスタ１５７，１５８は、低電流，電圧レベル「保
磁子」であり、これはＮＰＮトランジスタ１４９，１５
０のベースが、クロック信号ＫＵＯＲ／ＫＵＯＲ＊を受
信しない場合に、差動増幅器１４０および差動対１４５
の共通エミッタ電圧が変化するのを防ぐ。
【００４３】図８は、図３の読取り制御遅延ロック・ル
ープ回路４４のアービタ回路８６を、一部論理図・一部
ブロック図形式で示す。アービタ回路８６は、インバー
タ１６０，１６１，ＮＡＮＤ論理ゲート１６２，１６
３，１６４，１６５，レジスタ１６６，１６７，１６
８，およびレベル変換器１６９を含む。インバータ１６
０は、クロック信号ＣＬ２を受信する入力端子，および
出力端子を有する。インバータ１６１は、インバータ１
６０の出力端子と接続される入力端子，および出力端子
を有する。ＮＡＮＤ論理ゲート１６２は、クロック信号
ＫECL を受信する第１入力端子，インバータ１６０の出
力端子と接続される第２入力端子，および出力端子を有
する。ＮＡＮＤ論理ゲート１６３は、ダミー出力信号Ｑ
ＤＵＭＡＲを受信する第１入力端子，インバータ１６０
の出力端子と接続される第２入力端子，および出力端子
を有する。ＮＡＮＤ論理ゲート１６４は、ＮＡＮＤ論理
ゲート１６２の出力端子と接続される第１入力端子，第
２入力端子，および出力端子を有する。ＮＡＮＤ論理ゲ
ート１６５は、ＮＡＮＤ論理ゲート１６３の出力端子と
接続される第１入力端子，ＮＡＮＤ論理ゲート１６４の
出力端子と接続される第２入力端子，およびＮＡＮＤ論
理ゲート１６４の第２入力端子と接続される出力端子を
有する。レジスタ１６６は、ＮＡＮＤ論理ゲート１６４
の出力端子と接続される入力端子，インバータ１６０の
出力端子と接続される制御端子，および出力端子を有す
る。レジスタ１６７は、ＮＡＮＤ論理ゲート１６５の出
力端子と接続される入力端子，インバータ１６０の出力
端子と接続される制御端子を有する。レジスタ１６８
は、レジスタ１６６の出力端子と接続される入力端子，
インバータ１６１の出力端子と接続される制御端子，お
よび出力端子を有する。レベル変換器１６９は、レジス
タ１６８の出力端子と接続される入力端子，およびＣＭ
ＯＳレベルリタード信号ＲＥＴＲを発生する出力端子を
有する。
ープ回路４４のアービタ回路８６を、一部論理図・一部
ブロック図形式で示す。アービタ回路８６は、インバー
タ１６０，１６１，ＮＡＮＤ論理ゲート１６２，１６
３，１６４，１６５，レジスタ１６６，１６７，１６
８，およびレベル変換器１６９を含む。インバータ１６
０は、クロック信号ＣＬ２を受信する入力端子，および
出力端子を有する。インバータ１６１は、インバータ１
６０の出力端子と接続される入力端子，および出力端子
を有する。ＮＡＮＤ論理ゲート１６２は、クロック信号
ＫECL を受信する第１入力端子，インバータ１６０の出
力端子と接続される第２入力端子，および出力端子を有
する。ＮＡＮＤ論理ゲート１６３は、ダミー出力信号Ｑ
ＤＵＭＡＲを受信する第１入力端子，インバータ１６０
の出力端子と接続される第２入力端子，および出力端子
を有する。ＮＡＮＤ論理ゲート１６４は、ＮＡＮＤ論理
ゲート１６２の出力端子と接続される第１入力端子，第
２入力端子，および出力端子を有する。ＮＡＮＤ論理ゲ
ート１６５は、ＮＡＮＤ論理ゲート１６３の出力端子と
接続される第１入力端子，ＮＡＮＤ論理ゲート１６４の
出力端子と接続される第２入力端子，およびＮＡＮＤ論
理ゲート１６４の第２入力端子と接続される出力端子を
有する。レジスタ１６６は、ＮＡＮＤ論理ゲート１６４
の出力端子と接続される入力端子，インバータ１６０の
出力端子と接続される制御端子，および出力端子を有す
る。レジスタ１６７は、ＮＡＮＤ論理ゲート１６５の出
力端子と接続される入力端子，インバータ１６０の出力
端子と接続される制御端子を有する。レジスタ１６８
は、レジスタ１６６の出力端子と接続される入力端子，
インバータ１６１の出力端子と接続される制御端子，お
よび出力端子を有する。レベル変換器１６９は、レジス
タ１６８の出力端子と接続される入力端子，およびＣＭ
ＯＳレベルリタード信号ＲＥＴＲを発生する出力端子を
有する。
【００４４】ＮＡＮＤ論理ゲート１６４，１６５はクロ
ス・カップリングされ、ラッチング・フリップフロップ
として働く。このラッチング・フリップフロップがリセ
ットされて、ＮＡＮＤ論理ゲート１６４，１６５の両入
力端子が論理低のときに、論理高を発生する。フリップ
フロップがリセットされると、入力信号の１つが論理高
になるやいなや、ＮＡＮＤ論理ゲートの出力は論理低に
なり、これにより、もう１つのＮＡＮＤ論理ゲートはデ
ィスエーブルになり、このもう１つのＮＡＮＤ論理ゲー
トの出力を論理高に強制する。
ス・カップリングされ、ラッチング・フリップフロップ
として働く。このラッチング・フリップフロップがリセ
ットされて、ＮＡＮＤ論理ゲート１６４，１６５の両入
力端子が論理低のときに、論理高を発生する。フリップ
フロップがリセットされると、入力信号の１つが論理高
になるやいなや、ＮＡＮＤ論理ゲートの出力は論理低に
なり、これにより、もう１つのＮＡＮＤ論理ゲートはデ
ィスエーブルになり、このもう１つのＮＡＮＤ論理ゲー
トの出力を論理高に強制する。
【００４５】クロック信号ＣＬ２はイネーブル信号とし
て働く。クロック信号ＣＬ２が論理高のとき、ＮＡＮＤ
論理ゲート１６２，１６３がディスエーブルされる。ク
ロック信号ＣＬ２が論理低（アービタ回路８６のマスク
を解除またはイネーブルにする）のとき、ＮＡＮＤ論理
ゲート１６２，１６３がイネーブルされて、クロック信
号ＫECL およびダミー出力信号ＱＤＵＭＡＲの状態を伝
搬できる。この期間中、クロック信号ＫECL およびダミ
ー出力信号ＱＤＵＭＡＲは共に、一時的に論理高にな
り、これによりフリップフロップをリセットする。クロ
ック信号ＣＬ２が論理高になって、アービタ回路８６の
マスクを解除する直前に、入力の１つが低に降下し、ラ
ッチング・フリップフロップは、適正な状態にセットさ
れる。たとえば、クロック信号ＫECL が降下してから、
ダミー出力信号ＱＤＵＭＡＲが降下する場合には、ＮＡ
ＮＤ論理ゲート１６４の出力端子は論理低になり、ＮＡ
ＮＤ論理ゲート１６５の出力端子は論理高になる。ダミ
ー出力信号ＱＤＵＭＡＲが降下してから、クロック信号
ＫECL が降下する場合には、ＮＡＮＤ論理ゲート１６４
の出力端子は論理高になり、ＮＡＮＤ論理ゲート１６５
の出力端子は論理低になる。クロック信号ＣＬ２がひと
たび論理高に上昇すると、レジスタ１６６はＮＡＮＤ論
理ゲート１６４の出力端子の現在の論理状態をラッチ
し、この論理状態がレジスタ１６８に与えられる。クロ
ック信号ＣＬ２が再度降下するとき、レジスタ１６８
は、この情報をラッチし、この情報は比較的小信号から
ＣＭＯＳレベルのリタード信号ＲＥＴＲに、レベル変換
器１６９を介して変換される。
て働く。クロック信号ＣＬ２が論理高のとき、ＮＡＮＤ
論理ゲート１６２，１６３がディスエーブルされる。ク
ロック信号ＣＬ２が論理低（アービタ回路８６のマスク
を解除またはイネーブルにする）のとき、ＮＡＮＤ論理
ゲート１６２，１６３がイネーブルされて、クロック信
号ＫECL およびダミー出力信号ＱＤＵＭＡＲの状態を伝
搬できる。この期間中、クロック信号ＫECL およびダミ
ー出力信号ＱＤＵＭＡＲは共に、一時的に論理高にな
り、これによりフリップフロップをリセットする。クロ
ック信号ＣＬ２が論理高になって、アービタ回路８６の
マスクを解除する直前に、入力の１つが低に降下し、ラ
ッチング・フリップフロップは、適正な状態にセットさ
れる。たとえば、クロック信号ＫECL が降下してから、
ダミー出力信号ＱＤＵＭＡＲが降下する場合には、ＮＡ
ＮＤ論理ゲート１６４の出力端子は論理低になり、ＮＡ
ＮＤ論理ゲート１６５の出力端子は論理高になる。ダミ
ー出力信号ＱＤＵＭＡＲが降下してから、クロック信号
ＫECL が降下する場合には、ＮＡＮＤ論理ゲート１６４
の出力端子は論理高になり、ＮＡＮＤ論理ゲート１６５
の出力端子は論理低になる。クロック信号ＣＬ２がひと
たび論理高に上昇すると、レジスタ１６６はＮＡＮＤ論
理ゲート１６４の出力端子の現在の論理状態をラッチ
し、この論理状態がレジスタ１６８に与えられる。クロ
ック信号ＣＬ２が再度降下するとき、レジスタ１６８
は、この情報をラッチし、この情報は比較的小信号から
ＣＭＯＳレベルのリタード信号ＲＥＴＲに、レベル変換
器１６９を介して変換される。
【００４６】レジスタ１６７は、ＮＡＮＤ論理ゲート１
６４，１６５によって構成されるフリップフロップの負
荷を等化するのに使用される。クロック信号ＫECL およ
びダミー出力信号ＱＤＵＭＡＲの立上り区間または立下
り区間が、互いにごく近接した時間内に発生する場合
に、負荷の不一致によって、フリップフロップがこれら
信号の一方を選好しないようにする。ＮＡＮＤ論理ゲー
ト１６２から１６５は、ＥＣＬゲートとして実現される
ことに注意されたい。
６４，１６５によって構成されるフリップフロップの負
荷を等化するのに使用される。クロック信号ＫECL およ
びダミー出力信号ＱＤＵＭＡＲの立上り区間または立下
り区間が、互いにごく近接した時間内に発生する場合
に、負荷の不一致によって、フリップフロップがこれら
信号の一方を選好しないようにする。ＮＡＮＤ論理ゲー
ト１６２から１６５は、ＥＣＬゲートとして実現される
ことに注意されたい。
【００４７】図９に、図３の読取り制御遅延ロック・ル
ープ回路４４の電圧制御遅延（ＶＣＤ）回路８５を、回
路図形式で示す。ＶＣＤ回路８５は、差動増幅器１７
３，１９０，ダイオード１７６から１７９，Ｐ形トラン
ジスタ１８６，１８７，１８８，Ｎ形トランジスタ１８
２，１８３，２００，２０１，２０２，およびＮＰＮト
ランジスタ１９６，１９７，１９８，１９９を含む。差
動増幅器１７３は、抵抗器１７４，１７５，およびＮＰ
Ｎトランジスタ１８０，１８１を含む。差動増幅器１９
０は、抵抗器１９２，１９３，およびＮＰＮトランジス
タ１９４，１９５を含む。
ープ回路４４の電圧制御遅延（ＶＣＤ）回路８５を、回
路図形式で示す。ＶＣＤ回路８５は、差動増幅器１７
３，１９０，ダイオード１７６から１７９，Ｐ形トラン
ジスタ１８６，１８７，１８８，Ｎ形トランジスタ１８
２，１８３，２００，２０１，２０２，およびＮＰＮト
ランジスタ１９６，１９７，１９８，１９９を含む。差
動増幅器１７３は、抵抗器１７４，１７５，およびＮＰ
Ｎトランジスタ１８０，１８１を含む。差動増幅器１９
０は、抵抗器１９２，１９３，およびＮＰＮトランジス
タ１９４，１９５を含む。
【００４８】抵抗器１７４は、ＶDDと接続される第１端
子，および第２端子を有する。抵抗器１７５は、ＶDDと
接続される第１端子，および第２端子を有する。ＮＰＮ
トランジスタ１８０は、抵抗器１７４の第２端子と接続
されるコレクタ，クロック信号ＣＬ２を受信するベー
ス，およびエミッタを有する。ＮＰＮトランジスタ１８
１は、抵抗器１７５の第２端子と接続されるコレクタ，
クロック信号ＣＬ２＊を受信するベース，およびＮＰＮ
トランジスタ１８０のエミッタと接続されるエミッタを
有する。ダイオード１７６は、ＶDDと接続される第１端
子，および第２端子を有する。ダイオード１７７は、ダ
イオード１７６の第２端子と接続される第１端子，およ
びＮＰＮトランジスタ１８０のコレクタと接続される第
２端子を有する。ダイオード１７８は、ＶDDと接続され
る第１端子，および第２端子を有する。ダイオード１７
９は、ダイオード１７８の第２端子と接続される第１端
子，およびＮＰＮトランジスタ１８１のコレクタと接続
される第２端子を有する。Ｐ形トランジスタ１８８は、
ＶDDと接続されるソース，制御電圧ＰＣＯＮを受け取る
ゲート，およびドレインを有する。Ｎ形トランジスタ１
８９は、ドレイン，Ｐ形トランジスタ１８８のドレイン
と接続されるゲート，およびＶSSと接続されるソースを
有する。Ｎ形トランジスタ１８２は、ＮＰＮトランジス
タ１８０，１８１のエミッタと接続されるドレイン，Ｐ
形トランジスタ１８８のドレインと接続されるゲート，
およびＶSSと接続されるソースを有する。Ｎ形トランジ
スタ１８３は、ＮＰＮトランジスタ１８０，１８１のエ
ミッタと接続されるドレイン，バイアス電圧ＮBIASを受
け取るゲート，およびＶSSと接続されるソースを有す
る。コンデンサ１８４は、ＶDDと接続される第１プレー
ト電極，および第２プレート電極を有する。コンデンサ
１８５は、ＶDDと接続される第１プレート電極，および
第２プレート電極を有する。Ｐ形トランジスタ１８６
は、コンデンサ１８４の第２プレート電極と接続される
ソース，ゲートＰ形トランジスタ１８８と接続されて制
御電圧ＰＣＯＮを受け取るゲート，およびＮＰＮトラン
ジスタ１８０のコレクタと接続されるドレインを有す
る。Ｐ形トランジスタ１８７は、コンデンサ１８５の第
２プレート電極と接続されるソース，Ｐ形トランジスタ
１８８のゲートと接続されて制御電圧ＰＣＯＮを受け取
るゲート，およびＮＰＮトランジスタ１８１のコレクタ
と接続されるドレインを有する。
子，および第２端子を有する。抵抗器１７５は、ＶDDと
接続される第１端子，および第２端子を有する。ＮＰＮ
トランジスタ１８０は、抵抗器１７４の第２端子と接続
されるコレクタ，クロック信号ＣＬ２を受信するベー
ス，およびエミッタを有する。ＮＰＮトランジスタ１８
１は、抵抗器１７５の第２端子と接続されるコレクタ，
クロック信号ＣＬ２＊を受信するベース，およびＮＰＮ
トランジスタ１８０のエミッタと接続されるエミッタを
有する。ダイオード１７６は、ＶDDと接続される第１端
子，および第２端子を有する。ダイオード１７７は、ダ
イオード１７６の第２端子と接続される第１端子，およ
びＮＰＮトランジスタ１８０のコレクタと接続される第
２端子を有する。ダイオード１７８は、ＶDDと接続され
る第１端子，および第２端子を有する。ダイオード１７
９は、ダイオード１７８の第２端子と接続される第１端
子，およびＮＰＮトランジスタ１８１のコレクタと接続
される第２端子を有する。Ｐ形トランジスタ１８８は、
ＶDDと接続されるソース，制御電圧ＰＣＯＮを受け取る
ゲート，およびドレインを有する。Ｎ形トランジスタ１
８９は、ドレイン，Ｐ形トランジスタ１８８のドレイン
と接続されるゲート，およびＶSSと接続されるソースを
有する。Ｎ形トランジスタ１８２は、ＮＰＮトランジス
タ１８０，１８１のエミッタと接続されるドレイン，Ｐ
形トランジスタ１８８のドレインと接続されるゲート，
およびＶSSと接続されるソースを有する。Ｎ形トランジ
スタ１８３は、ＮＰＮトランジスタ１８０，１８１のエ
ミッタと接続されるドレイン，バイアス電圧ＮBIASを受
け取るゲート，およびＶSSと接続されるソースを有す
る。コンデンサ１８４は、ＶDDと接続される第１プレー
ト電極，および第２プレート電極を有する。コンデンサ
１８５は、ＶDDと接続される第１プレート電極，および
第２プレート電極を有する。Ｐ形トランジスタ１８６
は、コンデンサ１８４の第２プレート電極と接続される
ソース，ゲートＰ形トランジスタ１８８と接続されて制
御電圧ＰＣＯＮを受け取るゲート，およびＮＰＮトラン
ジスタ１８０のコレクタと接続されるドレインを有す
る。Ｐ形トランジスタ１８７は、コンデンサ１８５の第
２プレート電極と接続されるソース，Ｐ形トランジスタ
１８８のゲートと接続されて制御電圧ＰＣＯＮを受け取
るゲート，およびＮＰＮトランジスタ１８１のコレクタ
と接続されるドレインを有する。
【００４９】抵抗器１９２は、ＶDDと接続される第１端
子，および第２端子を有する。抵抗器１９３は、ＶDDと
接続される第１端子，および第２端子を有する。ＮＰＮ
トランジスタ１９４は、抵抗器１９２の第２端子と接続
されてクロック信号ＫＵを発生するコレクタ，ベースお
よびエミッタを有する。ＮＰＮトランジスタ１９５は、
抵抗器１９３の第２端子と接続されてクロック信号ＫＵ
＊を発生するコレクタ，ベース，およびＮＰＮトランジ
スタ１９４のエミッタと接続されるエミッタを有する。
ＮＰＮトランジスタ１９６は、ＶDDと接続されるコレク
タ，ＮＰＮトランジスタ１９５のコレクタと接続される
ベース，およびＮＰＮトランジスタ１９４のベースと接
続されるエミッタを有する。ＮＰＮトランジスタ１９７
は、ＶDDと接続されるコレクタ，ＮＰＮトランジスタ１
９４のコレクタと接続されるベース，およびＮＰＮトラ
ンジスタ１９５のベースと接続されるエミッタを有す
る。ＮＰＮトランジスタ１９８は、ＶDDと接続されるコ
レクタ，Ｐ形トランジスタ１８６のドレインと接続され
るベース，およびＮＰＮトランジスタ１９４のベースと
接続されるエミッタを有する。ＮＰＮトランジスタ１９
９は、ＶDDと接続されるコレクタ，Ｐ形トランジスタ１
８７のドレインと接続されるベース，およびＮＰＮトラ
ンジスタ１９５のベースと接続されるエミッタを有す
る。Ｎ形トランジスタ２００は、ＮＰＮトランジスタ１
９６，１９８のエミッタと接続されるドレイン，バイア
ス電圧ＮBIASを受け取るゲート，およびＶSSと接続され
るソースを有する。Ｎ形トランジスタ２０１は、ＮＰＮ
トランジスタ１９４，１９５のエミッタと接続されるド
レイン，バイアス電圧ＮBIASを受け取るゲート，および
ＶSSと接続されるソースを有する。Ｎ形トランジスタ２
０２は、ＮＰＮトランジスタ１９７，１９９のエミッタ
と接続されるドレイン，バイアス電圧ＮBIASを受け取る
ゲート，およびＶSSと接続されるソースを有する。
子，および第２端子を有する。抵抗器１９３は、ＶDDと
接続される第１端子，および第２端子を有する。ＮＰＮ
トランジスタ１９４は、抵抗器１９２の第２端子と接続
されてクロック信号ＫＵを発生するコレクタ，ベースお
よびエミッタを有する。ＮＰＮトランジスタ１９５は、
抵抗器１９３の第２端子と接続されてクロック信号ＫＵ
＊を発生するコレクタ，ベース，およびＮＰＮトランジ
スタ１９４のエミッタと接続されるエミッタを有する。
ＮＰＮトランジスタ１９６は、ＶDDと接続されるコレク
タ，ＮＰＮトランジスタ１９５のコレクタと接続される
ベース，およびＮＰＮトランジスタ１９４のベースと接
続されるエミッタを有する。ＮＰＮトランジスタ１９７
は、ＶDDと接続されるコレクタ，ＮＰＮトランジスタ１
９４のコレクタと接続されるベース，およびＮＰＮトラ
ンジスタ１９５のベースと接続されるエミッタを有す
る。ＮＰＮトランジスタ１９８は、ＶDDと接続されるコ
レクタ，Ｐ形トランジスタ１８６のドレインと接続され
るベース，およびＮＰＮトランジスタ１９４のベースと
接続されるエミッタを有する。ＮＰＮトランジスタ１９
９は、ＶDDと接続されるコレクタ，Ｐ形トランジスタ１
８７のドレインと接続されるベース，およびＮＰＮトラ
ンジスタ１９５のベースと接続されるエミッタを有す
る。Ｎ形トランジスタ２００は、ＮＰＮトランジスタ１
９６，１９８のエミッタと接続されるドレイン，バイア
ス電圧ＮBIASを受け取るゲート，およびＶSSと接続され
るソースを有する。Ｎ形トランジスタ２０１は、ＮＰＮ
トランジスタ１９４，１９５のエミッタと接続されるド
レイン，バイアス電圧ＮBIASを受け取るゲート，および
ＶSSと接続されるソースを有する。Ｎ形トランジスタ２
０２は、ＮＰＮトランジスタ１９７，１９９のエミッタ
と接続されるドレイン，バイアス電圧ＮBIASを受け取る
ゲート，およびＶSSと接続されるソースを有する。
【００５０】ＶＣＤ回路８５において、ＮＰＮトランジ
スタ１８０，１８１のコレクタにおける出力エクスカー
ション（output excursion）および出力スルー・レート
は、ＶＣＤ回路８５の伝搬遅延を変化させるのに使用さ
れる２つの変数である。相補性クロック信号ＣＬ２／Ｃ
Ｌ２＊は、差動増幅器１７３に与えられる。差動増幅器
１７３は、２つの電流源、すなわちＮ形トランジスタ１
８２，１８３を有する。Ｎ形トランジスタ１８３は、比
較的一定の電流源を提供する。Ｎ形トランジスタ１８２
は、可変電流源として機能する。Ｎ形トランジスタ１８
３が与える電流の量は、制御電圧ＰＣＯＮの電圧レベル
に依存して変化する。制御電圧ＰＣＯＮの電圧が低下す
る場合には、Ｎ形トランジスタ１８２が与える電流の量
は増加する。Ｎ形トランジスタ１８２が実質的に非導通
状態の場合、すなわち、制御電圧ＰＣＯＮがほぼＶDDに
等しい場合には、Ｎ形トランジスタ１８３は、差動増幅
器１７３が機能し続けるのに十分な量だけ電流を提供す
る。
スタ１８０，１８１のコレクタにおける出力エクスカー
ション（output excursion）および出力スルー・レート
は、ＶＣＤ回路８５の伝搬遅延を変化させるのに使用さ
れる２つの変数である。相補性クロック信号ＣＬ２／Ｃ
Ｌ２＊は、差動増幅器１７３に与えられる。差動増幅器
１７３は、２つの電流源、すなわちＮ形トランジスタ１
８２，１８３を有する。Ｎ形トランジスタ１８３は、比
較的一定の電流源を提供する。Ｎ形トランジスタ１８２
は、可変電流源として機能する。Ｎ形トランジスタ１８
３が与える電流の量は、制御電圧ＰＣＯＮの電圧レベル
に依存して変化する。制御電圧ＰＣＯＮの電圧が低下す
る場合には、Ｎ形トランジスタ１８２が与える電流の量
は増加する。Ｎ形トランジスタ１８２が実質的に非導通
状態の場合、すなわち、制御電圧ＰＣＯＮがほぼＶDDに
等しい場合には、Ｎ形トランジスタ１８３は、差動増幅
器１７３が機能し続けるのに十分な量だけ電流を提供す
る。
【００５１】抵抗器１７４，１７５は、値が固定され、
その両端の電圧は、Ｎ形トランジスタ１８２が与える電
流に依存して変化する。ダイオード１７６，１７７，１
７８，１７９は、抵抗器１７４，１７５の両端の電圧
を、約２ベース・エミッタ・ダイオード電圧降下
（ＶBE）から、約２と２分の１ＶBEにクランプするのに
使用される。これを行うのは、ＶＣＤ回路８５が、比較
的高い電源電圧を受け取るときに、ＮＰＮトランジスタ
１８０，１８１が、飽和状態で動作しないよう保護する
ためである。
その両端の電圧は、Ｎ形トランジスタ１８２が与える電
流に依存して変化する。ダイオード１７６，１７７，１
７８，１７９は、抵抗器１７４，１７５の両端の電圧
を、約２ベース・エミッタ・ダイオード電圧降下
（ＶBE）から、約２と２分の１ＶBEにクランプするのに
使用される。これを行うのは、ＶＣＤ回路８５が、比較
的高い電源電圧を受け取るときに、ＮＰＮトランジスタ
１８０，１８１が、飽和状態で動作しないよう保護する
ためである。
【００５２】制御電圧ＰＣＯＮが、約ＶDDに等しい電圧
のとき、Ｐ形トランジスタ１８６，１８７は実質的に非
導通状態になり、ＮＰＮトランジスタ１８０，１８１の
コレクタは、コンデンサ１８４，１８５から電気的に切
り離される。Ｎ形トランジスタ１８３のみが導通状態に
あるので、抵抗器１７４，１７５の両端のエクスカーシ
ョン電圧は小さい、すなわち、好適な実施例では、２０
０ミリボルト未満である。しかしながら、制御電圧ＰＣ
ＯＮが、ＶDDからＰ形しきい電圧を引いた電圧より低い
電圧である場合には、抵抗器１７４，１７５の両端の電
圧スイングが大きくなり、ＮＰＮトランジスタ１８０，
１８１のコレクタの立上り時間は、コンデンサ１８４，
１８５によってさらに容量性負荷が与えられることによ
って遅くなる。
のとき、Ｐ形トランジスタ１８６，１８７は実質的に非
導通状態になり、ＮＰＮトランジスタ１８０，１８１の
コレクタは、コンデンサ１８４，１８５から電気的に切
り離される。Ｎ形トランジスタ１８３のみが導通状態に
あるので、抵抗器１７４，１７５の両端のエクスカーシ
ョン電圧は小さい、すなわち、好適な実施例では、２０
０ミリボルト未満である。しかしながら、制御電圧ＰＣ
ＯＮが、ＶDDからＰ形しきい電圧を引いた電圧より低い
電圧である場合には、抵抗器１７４，１７５の両端の電
圧スイングが大きくなり、ＮＰＮトランジスタ１８０，
１８１のコレクタの立上り時間は、コンデンサ１８４，
１８５によってさらに容量性負荷が与えられることによ
って遅くなる。
【００５３】ＮＰＮトランジスタ１８０，１８１のコレ
クタの電圧は、ＮＰＮトランジスタ１９８，１９９を介
して、差動増幅器１９０に与えられる。この段階におい
て、ＮＰＮトランジスタ１８０，１８１のコレクタの電
圧は、ＮＰＮトランジスタ１９４，１９５のコレクタの
電圧と比較される。ＮＰＮトランジスタ１８０，１８１
のコレクタの電圧が、ＮＰＮトランジスタ１９４，１９
５のコレクタの電圧より高い場合には、ＮＰＮトランジ
スタ１９４，１９５のコレクタの電圧が無視され、ＮＰ
Ｎトランジスタ１８０，１８１のコレクタの電圧が変化
するときに、差動クロック信号ＫＵおよびＫＵ＊が論理
状態を変化させる。ＮＰＮトランジスタ１８０，１８１
のいずれかのコレクタの電圧が、ＮＰＮトランジスタ１
９４，１９５のコレクタの電圧の高い方よりも低い場合
には、クロック信号ＫＵおよびＫＵ＊は、ＮＰＮトラン
ジスタ１８０，１８１のコレクタからの低い電圧が、Ｎ
ＰＮトランジスタ１９４，１９５の電圧の高い方の電圧
をパスするときにだけ、状態を変化させる。抵抗器１７
４，１７５の両端のエクスカーション電圧が上昇し、Ｎ
ＰＮトランジスタ１８０，１８１のコレクタの電圧の立
上り時間が遅くなることによって、ＶＣＤ回路８５の伝
搬遅延が増加する。
クタの電圧は、ＮＰＮトランジスタ１９８，１９９を介
して、差動増幅器１９０に与えられる。この段階におい
て、ＮＰＮトランジスタ１８０，１８１のコレクタの電
圧は、ＮＰＮトランジスタ１９４，１９５のコレクタの
電圧と比較される。ＮＰＮトランジスタ１８０，１８１
のコレクタの電圧が、ＮＰＮトランジスタ１９４，１９
５のコレクタの電圧より高い場合には、ＮＰＮトランジ
スタ１９４，１９５のコレクタの電圧が無視され、ＮＰ
Ｎトランジスタ１８０，１８１のコレクタの電圧が変化
するときに、差動クロック信号ＫＵおよびＫＵ＊が論理
状態を変化させる。ＮＰＮトランジスタ１８０，１８１
のいずれかのコレクタの電圧が、ＮＰＮトランジスタ１
９４，１９５のコレクタの電圧の高い方よりも低い場合
には、クロック信号ＫＵおよびＫＵ＊は、ＮＰＮトラン
ジスタ１８０，１８１のコレクタからの低い電圧が、Ｎ
ＰＮトランジスタ１９４，１９５の電圧の高い方の電圧
をパスするときにだけ、状態を変化させる。抵抗器１７
４，１７５の両端のエクスカーション電圧が上昇し、Ｎ
ＰＮトランジスタ１８０，１８１のコレクタの電圧の立
上り時間が遅くなることによって、ＶＣＤ回路８５の伝
搬遅延が増加する。
【００５４】ＶＣＤ回路８５の１つの特徴は、制御電圧
ＰＣＯＮが低くて、伝搬遅延が、クロック信号ＣＬ２の
期間の２分の１よりも長いとき、ＶＣＤ回路８５がコラ
ップスすることである。前述のように、これが発生する
のは、クロック信号（ＣＬ２／ＣＬ２＊）はトグルする
が、遅延クロック信号（ＫＵ）が結果的に変化しない場
合である。これは、Ｐ形トランジスタ１８６，１８７を
それぞれ介して、ＮＰＮトランジスタ１８０，１８１の
コレクタと結合される容量性負荷が大きすぎることによ
って発生する。この特性のために、好適な実施例では、
遅延クロック信号ＫＵは、クロック信号ＣＬ２の位相か
ら１８０度を超えて外れることはない。このため、遅延
ロック・ループ回路４４は、遅延クロック信号ＫＵの長
すぎる遅延を防止される。遅延クロック信号ＫＵの遅延
が長すぎた場合には、遅延ロック・ループ４４は、後の
サイクル、たとえば、位相が３６０度以上外れて発生す
るサイクルに誤って同期される可能性がある。
ＰＣＯＮが低くて、伝搬遅延が、クロック信号ＣＬ２の
期間の２分の１よりも長いとき、ＶＣＤ回路８５がコラ
ップスすることである。前述のように、これが発生する
のは、クロック信号（ＣＬ２／ＣＬ２＊）はトグルする
が、遅延クロック信号（ＫＵ）が結果的に変化しない場
合である。これは、Ｐ形トランジスタ１８６，１８７を
それぞれ介して、ＮＰＮトランジスタ１８０，１８１の
コレクタと結合される容量性負荷が大きすぎることによ
って発生する。この特性のために、好適な実施例では、
遅延クロック信号ＫＵは、クロック信号ＣＬ２の位相か
ら１８０度を超えて外れることはない。このため、遅延
ロック・ループ回路４４は、遅延クロック信号ＫＵの長
すぎる遅延を防止される。遅延クロック信号ＫＵの遅延
が長すぎた場合には、遅延ロック・ループ４４は、後の
サイクル、たとえば、位相が３６０度以上外れて発生す
るサイクルに誤って同期される可能性がある。
【００５５】ＶＣＤ回路８５では、小信号レベルまたは
ＥＣＬレベルの信号が使用されて、ＥＣＬレベル信号を
ＣＭＯＳ論理レベルにレベル変換する必要性を排除す
る。また、ＶＣＤ回路８５は、先行技術の分路コンデン
サＶＣＤと比較して、最大遅延／最小遅延比が比較的高
く、先行技術のスターブド・インバータ（starved-inve
rter）ＶＣＤと比較して、ノイズに対する感度が低い。
ＥＣＬレベルの信号が使用されて、ＥＣＬレベル信号を
ＣＭＯＳ論理レベルにレベル変換する必要性を排除す
る。また、ＶＣＤ回路８５は、先行技術の分路コンデン
サＶＣＤと比較して、最大遅延／最小遅延比が比較的高
く、先行技術のスターブド・インバータ（starved-inve
rter）ＶＣＤと比較して、ノイズに対する感度が低い。
【００５６】図１０は、図３の読取り制御遅延ロック・
ループ回路４４のＶＣＤ制御回路８７を、回路図形式で
示す。ＶＣＤ制御回路８７は、リタード信号ＲＥＴＲを
受信し、これに応答して、電圧制御遅延回路８５のため
に制御電圧ＰＣＯＮを生成する。ＶＣＤ制御回路８７
は、Ｐ形トランジスタ２０５，２０６，２０９，２１
０，Ｎ形トランジスタ２０７，２０８，インバータ２１
１，およびコンデンサ２１２を含む。
ループ回路４４のＶＣＤ制御回路８７を、回路図形式で
示す。ＶＣＤ制御回路８７は、リタード信号ＲＥＴＲを
受信し、これに応答して、電圧制御遅延回路８５のため
に制御電圧ＰＣＯＮを生成する。ＶＣＤ制御回路８７
は、Ｐ形トランジスタ２０５，２０６，２０９，２１
０，Ｎ形トランジスタ２０７，２０８，インバータ２１
１，およびコンデンサ２１２を含む。
【００５７】Ｐ形トランジスタ２０５は、ＶDDと接続さ
れるソース，バイアス電圧ＰBIASを受け取るゲート，お
よびドレインを有する。Ｐ形トランジスタ２０６は、Ｐ
形トランジスタ２０５のドレインと接続されるソース，
リタード信号ＲＥＴＲを受信するゲート，および制御電
圧ＰＣＯＮを発生するドレインを有する。Ｎ形トランジ
スタ２０７は、Ｐ形トランジスタ２０６のドレインと接
続されるドレイン，Ｐ形トランジスタ２０６のゲートと
接続されるゲート，およびソースを有する。Ｎ形トラン
ジスタ２０８は、Ｎ形トランジスタ２０７のソースと接
続されるドレイン，バイアス電圧ＮBIASを受け取るゲー
ト，およびＶSSと接続されるソースを有する。Ｐ形トラ
ンジスタ２０９は、ＶDDと接続されるソース，Ｐ形トラ
ンジスタ２０５のゲートと接続されてバイアス電圧Ｐ
BIASを受け取るゲート，およびドレインを有する。Ｐ形
トランジスタ２１０は、Ｐ形トランジスタ２０９のドレ
インと接続されるソース，ゲート，およびＰ形トランジ
スタ２０６のドレインと接続されるドレインを有する。
コンデンサ２１２は、ＶDDと接続される第１プレート電
極，およびＰ形トランジスタ２０６のドレインと接続さ
れる第２プレート電極を有する。インバータ２１１は、
コラップス検出器出力信号ＦＩＢＲを受信する入力端
子，およびＰ形トランジスタ２１０のゲートと接続され
る出力端子を有する。
れるソース，バイアス電圧ＰBIASを受け取るゲート，お
よびドレインを有する。Ｐ形トランジスタ２０６は、Ｐ
形トランジスタ２０５のドレインと接続されるソース，
リタード信号ＲＥＴＲを受信するゲート，および制御電
圧ＰＣＯＮを発生するドレインを有する。Ｎ形トランジ
スタ２０７は、Ｐ形トランジスタ２０６のドレインと接
続されるドレイン，Ｐ形トランジスタ２０６のゲートと
接続されるゲート，およびソースを有する。Ｎ形トラン
ジスタ２０８は、Ｎ形トランジスタ２０７のソースと接
続されるドレイン，バイアス電圧ＮBIASを受け取るゲー
ト，およびＶSSと接続されるソースを有する。Ｐ形トラ
ンジスタ２０９は、ＶDDと接続されるソース，Ｐ形トラ
ンジスタ２０５のゲートと接続されてバイアス電圧Ｐ
BIASを受け取るゲート，およびドレインを有する。Ｐ形
トランジスタ２１０は、Ｐ形トランジスタ２０９のドレ
インと接続されるソース，ゲート，およびＰ形トランジ
スタ２０６のドレインと接続されるドレインを有する。
コンデンサ２１２は、ＶDDと接続される第１プレート電
極，およびＰ形トランジスタ２０６のドレインと接続さ
れる第２プレート電極を有する。インバータ２１１は、
コラップス検出器出力信号ＦＩＢＲを受信する入力端
子，およびＰ形トランジスタ２１０のゲートと接続され
る出力端子を有する。
【００５８】ＶＣＤ制御回路８７の目的は、アナログ制
御電圧ＰＣＯＮを生成することである。制御電圧ＰＣＯ
Ｎを使用して、ＶＣＤ回路８５が与える伝搬遅延を制御
する。リタード信号ＲＥＴＲが論理高のとき、Ｎ形トラ
ンジスタ２０７は導通状態になり、Ｐ形トランジスタ２
０６は実質的に非導通状態になって、少量の電荷が、コ
ンデンサ２１２からＶSSへと漏れ、これにより制御電圧
ＰＣＯＮは、ＶSSへと比較的少量低下する。Ｎ形トラン
ジスタ２０８の相対的サイズ，バイアス電圧ＮBIASおよ
びＰBIASの電圧レベル，コンデンサ２１２の相対的サイ
ズ，およびリタード信号ＲＥＴＲが論理高になる時間に
よって、制御電圧ＰＣＯＮが変化する速度が決まり、こ
れらの要素が調整されて、所要の性能を得る。同様に、
リタード信号ＲＥＴＲが低電圧のとき、Ｎ形トランジス
タ２０７はオフ、Ｐ形トランジスタ２０６はオンにな
り、少量の電流がＰ形トランジスタ２０５，２０６を介
して流れ、これによりコンデンサ２１２を充電し、制御
電圧ＰＣＯＮの電圧を、ＶDDへと比較的少量上昇させ
る。
御電圧ＰＣＯＮを生成することである。制御電圧ＰＣＯ
Ｎを使用して、ＶＣＤ回路８５が与える伝搬遅延を制御
する。リタード信号ＲＥＴＲが論理高のとき、Ｎ形トラ
ンジスタ２０７は導通状態になり、Ｐ形トランジスタ２
０６は実質的に非導通状態になって、少量の電荷が、コ
ンデンサ２１２からＶSSへと漏れ、これにより制御電圧
ＰＣＯＮは、ＶSSへと比較的少量低下する。Ｎ形トラン
ジスタ２０８の相対的サイズ，バイアス電圧ＮBIASおよ
びＰBIASの電圧レベル，コンデンサ２１２の相対的サイ
ズ，およびリタード信号ＲＥＴＲが論理高になる時間に
よって、制御電圧ＰＣＯＮが変化する速度が決まり、こ
れらの要素が調整されて、所要の性能を得る。同様に、
リタード信号ＲＥＴＲが低電圧のとき、Ｎ形トランジス
タ２０７はオフ、Ｐ形トランジスタ２０６はオンにな
り、少量の電流がＰ形トランジスタ２０５，２０６を介
して流れ、これによりコンデンサ２１２を充電し、制御
電圧ＰＣＯＮの電圧を、ＶDDへと比較的少量上昇させ
る。
【００５９】正常動作中、遅延クロック信号ＫＵは常に
トグルしており、コラップス検出器信号ＦＩＢＲは論理
低である。しかしながら、ＶＣＤ回路８５が（前述のよ
うに）コラップスするとき、コラップス検出器信号ＦＩ
ＢＲは論理高になり、その結果、Ｐ形トランジスタ２１
０は導通状態になる。Ｐ形トランジスタ２０９はＰ形ト
ランジスタ２０５よりも大きくなるので、より多くの電
流がコンデンサ２１２に流れ、これにより、制御電圧Ｐ
ＣＯＮがより急速に上昇する。コラップス検出器信号Ｆ
ＩＢＲは、遅延クロック信号ＫＵが再度論理状態を定期
的に変化させるまで、論理高状態を続ける。
トグルしており、コラップス検出器信号ＦＩＢＲは論理
低である。しかしながら、ＶＣＤ回路８５が（前述のよ
うに）コラップスするとき、コラップス検出器信号ＦＩ
ＢＲは論理高になり、その結果、Ｐ形トランジスタ２１
０は導通状態になる。Ｐ形トランジスタ２０９はＰ形ト
ランジスタ２０５よりも大きくなるので、より多くの電
流がコンデンサ２１２に流れ、これにより、制御電圧Ｐ
ＣＯＮがより急速に上昇する。コラップス検出器信号Ｆ
ＩＢＲは、遅延クロック信号ＫＵが再度論理状態を定期
的に変化させるまで、論理高状態を続ける。
【００６０】図１１は、図３の遅延ロック・ループ回路
４４のコラップス検出器回路８８を、一部論理図・一部
回路図形式で示す。コラップス検出器回路８８は、レベ
ル変換器第１段２１５，レベル変換器第２段２３０，お
よびコラップス検出器２３５を含む。レベル変換器第１
段２１５は、差動増幅器２１６，エミッタ・ホロワ・ト
ランジスタ２２１，２２２，２２３，２２４，およびＮ
形トランジスタ２２５から２２９を含む。差動増幅器２
１６は、抵抗器２１７，２１８，およびＮＰＮトランジ
スタ２１９，２２０を含む。レベル変換器第２段は、Ｐ
形トランジスタ２３１，２３２，およびＮ形トランジス
タ２３３，２３４を含む。コラップス検出器２３５は、
Ｐ形トランジスタ２３６，２３７，２４１，２４２，２
４９，Ｎ形トランジスタ２４０，２４３，２４８，イン
バータ２３８，２３９，２４４，２４５，２５０，２５
２，２５３，２５４，２５６，コンデンサ２４６，２４
７，およびＮＡＮＤ論理ゲート２５１，２５５を含む。
４４のコラップス検出器回路８８を、一部論理図・一部
回路図形式で示す。コラップス検出器回路８８は、レベ
ル変換器第１段２１５，レベル変換器第２段２３０，お
よびコラップス検出器２３５を含む。レベル変換器第１
段２１５は、差動増幅器２１６，エミッタ・ホロワ・ト
ランジスタ２２１，２２２，２２３，２２４，およびＮ
形トランジスタ２２５から２２９を含む。差動増幅器２
１６は、抵抗器２１７，２１８，およびＮＰＮトランジ
スタ２１９，２２０を含む。レベル変換器第２段は、Ｐ
形トランジスタ２３１，２３２，およびＮ形トランジス
タ２３３，２３４を含む。コラップス検出器２３５は、
Ｐ形トランジスタ２３６，２３７，２４１，２４２，２
４９，Ｎ形トランジスタ２４０，２４３，２４８，イン
バータ２３８，２３９，２４４，２４５，２５０，２５
２，２５３，２５４，２５６，コンデンサ２４６，２４
７，およびＮＡＮＤ論理ゲート２５１，２５５を含む。
【００６１】抵抗器２１７は、ＶDDと接続される第１端
子，および第２端子を有する。抵抗器２１８は、ＶDDと
接続される第１端子，および第２端子を有する。ＮＰＮ
トランジスタ２１９は、抵抗器２１７の第２端子と接続
されるコレクタ，ベース，およびエミッタを有する。Ｎ
ＰＮトランジスタ２２０は、抵抗器２１８の第２端子と
接続されるコレクタ，ベース，およびＮＰＮトランジス
タ２１９のエミッタと接続されるエミッタを有する。エ
ミッタ・ホロワ・トランジスタ２２１は、ＶDDと接続さ
れるコレクタ，抵抗器２１７の第２端子と接続されるベ
ース，およびエミッタを有する。エミッタ・ホロワ・ト
ランジスタ２２２は、ＶDDと接続されるコレクタ，抵抗
器２１８の第２端子と接続されるベース，およびエミッ
タを有する。エミッタ・ホロワ・トランジスタ２２３
は、ＶDDと接続されるコレクタ，クロック信号ＫＵを受
信するベース，およびＮＰＮトランジスタ２１９のベー
スと接続されるエミッタを有する。エミッタ・ホロワ・
トランジスタ２２４は、ＶDDと接続されるコレクタ，ク
ロック信号ＫＵ＊を受信するベース，およびＮＰＮトラ
ンジスタ２２０のベースと接続されるエミッタを有す
る。Ｎ形トランジスタ２２５は、エミッタ・ホロワ・ト
ランジスタ２２３のエミッタと接続されるドレイン，バ
イアス電圧ＮBIASを受け取るゲート，およびＶSSと接続
されるソースを有する。Ｎ形トランジスタ２２６は、エ
ミッタ・ホロワ・トランジスタ２２１のエミッタと接続
されるドレイン，バイアス電圧ＮBIASを受け取るゲー
ト，およびＶSSと接続されるソースを有する。Ｎ形トラ
ンジスタ２２７は、ＮＰＮトランジスタ２１９，２２０
のエミッタと接続されるドレイン，バイアス電圧ＮBIAS
を受け取るゲート，およびＶSSと接続されるソースを有
する。Ｎ形トランジスタ２２８は、エミッタ・ホロワ・
トランジスタ２２２のエミッタと接続されるドレイン，
バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接
続されるソースを有する。Ｎ形トランジスタ２２９は、
エミッタ・ホロワ・トランジスタ２２４のエミッタと接
続されるドレイン，バイアス電圧ＮBIASを受け取るゲー
ト，およびＶSSと接続されるソースを有する。
子，および第２端子を有する。抵抗器２１８は、ＶDDと
接続される第１端子，および第２端子を有する。ＮＰＮ
トランジスタ２１９は、抵抗器２１７の第２端子と接続
されるコレクタ，ベース，およびエミッタを有する。Ｎ
ＰＮトランジスタ２２０は、抵抗器２１８の第２端子と
接続されるコレクタ，ベース，およびＮＰＮトランジス
タ２１９のエミッタと接続されるエミッタを有する。エ
ミッタ・ホロワ・トランジスタ２２１は、ＶDDと接続さ
れるコレクタ，抵抗器２１７の第２端子と接続されるベ
ース，およびエミッタを有する。エミッタ・ホロワ・ト
ランジスタ２２２は、ＶDDと接続されるコレクタ，抵抗
器２１８の第２端子と接続されるベース，およびエミッ
タを有する。エミッタ・ホロワ・トランジスタ２２３
は、ＶDDと接続されるコレクタ，クロック信号ＫＵを受
信するベース，およびＮＰＮトランジスタ２１９のベー
スと接続されるエミッタを有する。エミッタ・ホロワ・
トランジスタ２２４は、ＶDDと接続されるコレクタ，ク
ロック信号ＫＵ＊を受信するベース，およびＮＰＮトラ
ンジスタ２２０のベースと接続されるエミッタを有す
る。Ｎ形トランジスタ２２５は、エミッタ・ホロワ・ト
ランジスタ２２３のエミッタと接続されるドレイン，バ
イアス電圧ＮBIASを受け取るゲート，およびＶSSと接続
されるソースを有する。Ｎ形トランジスタ２２６は、エ
ミッタ・ホロワ・トランジスタ２２１のエミッタと接続
されるドレイン，バイアス電圧ＮBIASを受け取るゲー
ト，およびＶSSと接続されるソースを有する。Ｎ形トラ
ンジスタ２２７は、ＮＰＮトランジスタ２１９，２２０
のエミッタと接続されるドレイン，バイアス電圧ＮBIAS
を受け取るゲート，およびＶSSと接続されるソースを有
する。Ｎ形トランジスタ２２８は、エミッタ・ホロワ・
トランジスタ２２２のエミッタと接続されるドレイン，
バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接
続されるソースを有する。Ｎ形トランジスタ２２９は、
エミッタ・ホロワ・トランジスタ２２４のエミッタと接
続されるドレイン，バイアス電圧ＮBIASを受け取るゲー
ト，およびＶSSと接続されるソースを有する。
【００６２】Ｐ形トランジスタ２３１は、ＶDDと接続さ
れるソース，エミッタ・ホロワ・トランジスタ２２１の
エミッタと接続されるゲート，およびドレインを有す
る。Ｎ形トランジスタ２３３は、Ｐ形トランジスタ２３
１のドレインと接続されるドレイン，ゲート，およびＶ
SSと接続されるソースを有する。Ｐ形トランジスタ２３
２は、ＶDDと接続されるソース，エミッタ・ホロワ・ト
ランジスタ２２２のエミッタと接続されるゲート，およ
びドレインを有する。Ｎ形トランジスタ２３４は、ドレ
イン，Ｐ形トランジスタ２３２のドレインと接続される
ゲート，およびＶSSと接続されるソースを有する。
れるソース，エミッタ・ホロワ・トランジスタ２２１の
エミッタと接続されるゲート，およびドレインを有す
る。Ｎ形トランジスタ２３３は、Ｐ形トランジスタ２３
１のドレインと接続されるドレイン，ゲート，およびＶ
SSと接続されるソースを有する。Ｐ形トランジスタ２３
２は、ＶDDと接続されるソース，エミッタ・ホロワ・ト
ランジスタ２２２のエミッタと接続されるゲート，およ
びドレインを有する。Ｎ形トランジスタ２３４は、ドレ
イン，Ｐ形トランジスタ２３２のドレインと接続される
ゲート，およびＶSSと接続されるソースを有する。
【００６３】Ｐ形トランジスタ２３６は、ＶDDと接続さ
れるソース，バイアス電圧ＰBIASを受け取るゲート，お
よびドレインを有する。Ｐ形トランジスタ２３７は、Ｐ
形トランジスタ２３６のドレインと接続されるソース，
ゲート，およびドレインを有する。Ｎ形トランジスタ２
４０は、Ｐ形トランジスタ２３７のドレインと接続され
るドレイン，Ｐ形トランジスタ２３７のゲートと接続さ
れるゲート，およびＶSSと接続されるソースを有する。
インバータ２３８は、Ｐ形トランジスタ２３１のドレイ
ンと接続される入力端子，および出力端子を有する。イ
ンバータ２３９は、インバータ２３８の出力端子と接続
される入力端子，およびＰ形トランジスタ２３７のゲー
トと接続される出力端子を有する。Ｐ形トランジスタ２
４１は、ＶDDと接続されるソース，ゲートおよびドレイ
ンを有する。Ｎ形トランジスタ２４２は、Ｐ形トランジ
スタ２４１のドレインと接続されるドレイン，Ｐ形トラ
ンジスタ２４１のゲートと接続されるゲート，およびソ
ースを有する。Ｎ形トランジスタ２４３は、Ｎ形トラン
ジスタ２４２のソースと接続されるドレイン，バイアス
電圧ＮBIASを受け取るゲート，およびＶSSと接続される
ソースを有する。インバータ２４４は、Ｐ形トランジス
タ２３１のドレインと接続される入力端子，および出力
端子を有する。インバータ２４５は、インバータ２４４
の出力端子と接続される入力端子，および出力端子を有
する。コンデンサ２４６は、Ｐ形トランジスタ２３７の
ドレインと接続される第１プレート電極，およびＶSSと
接続される第２プレート電極を有する。コンデンサ２４
７は、ＶDDと接続される第１プレート電極，およびＰ形
トランジスタ２４１のドレインと接続される第２プレー
ト電極を有する。Ｎ形トランジスタ２４８は、Ｐ形トラ
ンジスタ２３７のドレインと接続されるドレイン，ゲー
ト，およびＶSSと接続されるソースを有する。Ｐ形トラ
ンジスタ２４９は、ＶDDと接続されるソース，モード制
御信号ＡＳＹＮＣ＊を受信するゲート，およびＰ形トラ
ンジスタ２４１のドレインと接続されるドレインを有す
る。インバータ２５０は、Ｐ形トランジスタ２３７のド
レインと接続される入力端子，および出力端子を有す
る。インバータ２５３は、Ｐ形トランジスタ２４１のド
レインと接続される入力端子，および出力端子を有す
る。インバータ２５４は、インバータ２５３の出力端子
と接続される入力端子，および出力端子を有する。ＮＡ
ＮＤ論理ゲート２５１は、インバータ２５０の出力端子
と接続される第１入力端子，インバータ２５４の出力端
子と接続される第２入力端子，および出力端子を有す
る。ＮＡＮＤ論理ゲート２５５は、ＮＡＮＤ論理ゲート
２５１の出力端子と接続される第１入力端子，モード制
御信号ＡＳＹＮＣ＊を受信する第２入力端子，および出
力端子を有する。インバータ２５２は、ＮＡＮＤ論理ゲ
ート２５５の第２入力端子と接続されてモード制御信号
ＡＳＹＮＣ＊を受信する入力端子，およびＮ形トランジ
スタ２４８のゲートと接続される出力端子を有する。イ
ンバータ２５６は、ＮＡＮＤ論理ゲート２５５の出力端
子と接続される入力端子，およびコラップス検出器出力
信号ＦＩＢＲを発生する出力端子を有する。
れるソース，バイアス電圧ＰBIASを受け取るゲート，お
よびドレインを有する。Ｐ形トランジスタ２３７は、Ｐ
形トランジスタ２３６のドレインと接続されるソース，
ゲート，およびドレインを有する。Ｎ形トランジスタ２
４０は、Ｐ形トランジスタ２３７のドレインと接続され
るドレイン，Ｐ形トランジスタ２３７のゲートと接続さ
れるゲート，およびＶSSと接続されるソースを有する。
インバータ２３８は、Ｐ形トランジスタ２３１のドレイ
ンと接続される入力端子，および出力端子を有する。イ
ンバータ２３９は、インバータ２３８の出力端子と接続
される入力端子，およびＰ形トランジスタ２３７のゲー
トと接続される出力端子を有する。Ｐ形トランジスタ２
４１は、ＶDDと接続されるソース，ゲートおよびドレイ
ンを有する。Ｎ形トランジスタ２４２は、Ｐ形トランジ
スタ２４１のドレインと接続されるドレイン，Ｐ形トラ
ンジスタ２４１のゲートと接続されるゲート，およびソ
ースを有する。Ｎ形トランジスタ２４３は、Ｎ形トラン
ジスタ２４２のソースと接続されるドレイン，バイアス
電圧ＮBIASを受け取るゲート，およびＶSSと接続される
ソースを有する。インバータ２４４は、Ｐ形トランジス
タ２３１のドレインと接続される入力端子，および出力
端子を有する。インバータ２４５は、インバータ２４４
の出力端子と接続される入力端子，および出力端子を有
する。コンデンサ２４６は、Ｐ形トランジスタ２３７の
ドレインと接続される第１プレート電極，およびＶSSと
接続される第２プレート電極を有する。コンデンサ２４
７は、ＶDDと接続される第１プレート電極，およびＰ形
トランジスタ２４１のドレインと接続される第２プレー
ト電極を有する。Ｎ形トランジスタ２４８は、Ｐ形トラ
ンジスタ２３７のドレインと接続されるドレイン，ゲー
ト，およびＶSSと接続されるソースを有する。Ｐ形トラ
ンジスタ２４９は、ＶDDと接続されるソース，モード制
御信号ＡＳＹＮＣ＊を受信するゲート，およびＰ形トラ
ンジスタ２４１のドレインと接続されるドレインを有す
る。インバータ２５０は、Ｐ形トランジスタ２３７のド
レインと接続される入力端子，および出力端子を有す
る。インバータ２５３は、Ｐ形トランジスタ２４１のド
レインと接続される入力端子，および出力端子を有す
る。インバータ２５４は、インバータ２５３の出力端子
と接続される入力端子，および出力端子を有する。ＮＡ
ＮＤ論理ゲート２５１は、インバータ２５０の出力端子
と接続される第１入力端子，インバータ２５４の出力端
子と接続される第２入力端子，および出力端子を有す
る。ＮＡＮＤ論理ゲート２５５は、ＮＡＮＤ論理ゲート
２５１の出力端子と接続される第１入力端子，モード制
御信号ＡＳＹＮＣ＊を受信する第２入力端子，および出
力端子を有する。インバータ２５２は、ＮＡＮＤ論理ゲ
ート２５５の第２入力端子と接続されてモード制御信号
ＡＳＹＮＣ＊を受信する入力端子，およびＮ形トランジ
スタ２４８のゲートと接続される出力端子を有する。イ
ンバータ２５６は、ＮＡＮＤ論理ゲート２５５の出力端
子と接続される入力端子，およびコラップス検出器出力
信号ＦＩＢＲを発生する出力端子を有する。
【００６４】前述したように、コラップス検出器８８の
機能は、ＶＣＤ回路８５が「コラップス」するか否かを
検出することである。ＶＣＤ回路８５は、制御電圧ＰＣ
ＯＮの電圧が誤った値のときにコラップスして、これに
よりＶＣＤ回路８５は伝搬遅延が多すぎるようになり、
クロック信号ＣＬ２は、遅延クロック信号ＫＵが論理状
態を変化できる前に、反対の論理状態に切り替わる。Ｖ
ＣＤ回路８５は、内部回路ノードが未知の状態のときで
あるパワー・アップ中に、コラップスする可能性があ
る。ＶＣＤ回路８５がコラップスし、ダミー出力信号Ｑ
ＤＵＭＡＲが論理低の場合には、アービタ回路８６は、
ダミー出力信号ＱＤＵＭＡＲがクロック信号ＫECL より
高速だと判断する可能性がある。これは、ダミー出力信
号ＱＤＵＭＡＲが論理高電圧に遷移して、ＮＡＮＤ論理
ゲート１６４，１６５（図８）によって構成されるフリ
ップフロップをリセットしないからである。その結果、
アービタ回路８６は、失速した遅延クロック信号ＫＵの
伝搬遅延を増加させるため、リタード信号ＲＥＴＲをＶ
ＣＤ制御回路８７に誤って与える。この結果、ＶＣＤ回
路８５はコラップスした状態を続ける。
機能は、ＶＣＤ回路８５が「コラップス」するか否かを
検出することである。ＶＣＤ回路８５は、制御電圧ＰＣ
ＯＮの電圧が誤った値のときにコラップスして、これに
よりＶＣＤ回路８５は伝搬遅延が多すぎるようになり、
クロック信号ＣＬ２は、遅延クロック信号ＫＵが論理状
態を変化できる前に、反対の論理状態に切り替わる。Ｖ
ＣＤ回路８５は、内部回路ノードが未知の状態のときで
あるパワー・アップ中に、コラップスする可能性があ
る。ＶＣＤ回路８５がコラップスし、ダミー出力信号Ｑ
ＤＵＭＡＲが論理低の場合には、アービタ回路８６は、
ダミー出力信号ＱＤＵＭＡＲがクロック信号ＫECL より
高速だと判断する可能性がある。これは、ダミー出力信
号ＱＤＵＭＡＲが論理高電圧に遷移して、ＮＡＮＤ論理
ゲート１６４，１６５（図８）によって構成されるフリ
ップフロップをリセットしないからである。その結果、
アービタ回路８６は、失速した遅延クロック信号ＫＵの
伝搬遅延を増加させるため、リタード信号ＲＥＴＲをＶ
ＣＤ制御回路８７に誤って与える。この結果、ＶＣＤ回
路８５はコラップスした状態を続ける。
【００６５】ＶＣＤ回路８５がコラップスするのを防ぐ
ため、コラップス検出器回路８８は、差動遅延クロック
信号ＫＵ／ＫＵ＊をモニタする。遅延クロック信号ＫＵ
／ＫＵ＊は、レベル変換器第１段２１５およびレベル変
換器第２段２３０によって、ＥＣＬレベル信号からＣＭ
ＯＳレベル信号に変換される。遅延クロック信号ＫＵ／
ＫＵ＊に対応するＣＭＯＳレベル信号が、コラップス検
出器２３５のインバータ２３８，２４４に与えられる。
遅延クロック信号ＫＵ／ＫＵ＊がトグルするとき、Ｎ形
トランジスタ２４０のドレインは、ほぼＶSSに等しい電
圧を有し、Ｐ形トランジスタ２４１のドレインは、ほぼ
ＶDDに等しい電圧を有する。Ｎ形トランジスタ２４０お
よびＰ形トランジスタ２４１のサイズは、Ｐ形トランジ
スタ２３７，２３６，およびＮ形トランジスタ２４２，
２４３のサイズよりも大きく、Ｎ形トランジスタ２４０
およびＰ形トランジスタ２４１が、実質的に非導通状態
のとき、Ｐ形トランジスタ２３７，２３６，およびＮ形
トランジスタ２４２，２４３が、Ｎ形トランジスタ２４
０およびＰ形トランジスタ２４１のドレインの電圧にほ
とんど影響を与えないようにする。しかしながら、クロ
ック信号ＫＵおよびＫＵ＊がトグルしていないときに
は、Ｐ形トランジスタ２３７またはＮ形トランジスタ２
４２の一方だけが導通状態になり、他方のトランジスタ
は実質的に非導通状態になる。クロック信号ＫＵおよび
ＫＵ＊が、比較的長い期間（好適な実施例では、約２０
０ナノ秒を超える）、論理状態を変化しない場合には、
Ｎ形トランジスタ２４０のドレインは、Ｐ形トランジス
タ２３７が導通状態なら、ほぼＶDDに等しい電圧まで充
電されるか、またはＮ形トランジスタ２４２が導通状態
なら、ほぼＶSSへとリーク・ダウン（leak down ）され
る。コンデンサ２４６，２４７の静電容量は、コラップ
ス検出器２３５が、ＶＣＤ回路８５のコラップスを知ら
せるまでに待つ時間の量を決定する。好適な実施例で
は、約２００ナノ秒経って、クロック信号ＫＵが論理状
態を変化しない場合に、コラップスが発生する。ひとた
びコラップスが発生すると、コラップス検出器信号ＦＩ
ＢＲが論理高としてアサートされる。しかしながら、非
同期動作モード中は、クロック信号ＣＬＫの期間が２０
０ナノ秒を超える場合がある。そのため、非同期動作モ
ードの間は、制御信号ＡＳＹＮＣ＊が論理低としてアサ
ートされて、コラップス検出器２３５をディスエーブル
する。
ため、コラップス検出器回路８８は、差動遅延クロック
信号ＫＵ／ＫＵ＊をモニタする。遅延クロック信号ＫＵ
／ＫＵ＊は、レベル変換器第１段２１５およびレベル変
換器第２段２３０によって、ＥＣＬレベル信号からＣＭ
ＯＳレベル信号に変換される。遅延クロック信号ＫＵ／
ＫＵ＊に対応するＣＭＯＳレベル信号が、コラップス検
出器２３５のインバータ２３８，２４４に与えられる。
遅延クロック信号ＫＵ／ＫＵ＊がトグルするとき、Ｎ形
トランジスタ２４０のドレインは、ほぼＶSSに等しい電
圧を有し、Ｐ形トランジスタ２４１のドレインは、ほぼ
ＶDDに等しい電圧を有する。Ｎ形トランジスタ２４０お
よびＰ形トランジスタ２４１のサイズは、Ｐ形トランジ
スタ２３７，２３６，およびＮ形トランジスタ２４２，
２４３のサイズよりも大きく、Ｎ形トランジスタ２４０
およびＰ形トランジスタ２４１が、実質的に非導通状態
のとき、Ｐ形トランジスタ２３７，２３６，およびＮ形
トランジスタ２４２，２４３が、Ｎ形トランジスタ２４
０およびＰ形トランジスタ２４１のドレインの電圧にほ
とんど影響を与えないようにする。しかしながら、クロ
ック信号ＫＵおよびＫＵ＊がトグルしていないときに
は、Ｐ形トランジスタ２３７またはＮ形トランジスタ２
４２の一方だけが導通状態になり、他方のトランジスタ
は実質的に非導通状態になる。クロック信号ＫＵおよび
ＫＵ＊が、比較的長い期間（好適な実施例では、約２０
０ナノ秒を超える）、論理状態を変化しない場合には、
Ｎ形トランジスタ２４０のドレインは、Ｐ形トランジス
タ２３７が導通状態なら、ほぼＶDDに等しい電圧まで充
電されるか、またはＮ形トランジスタ２４２が導通状態
なら、ほぼＶSSへとリーク・ダウン（leak down ）され
る。コンデンサ２４６，２４７の静電容量は、コラップ
ス検出器２３５が、ＶＣＤ回路８５のコラップスを知ら
せるまでに待つ時間の量を決定する。好適な実施例で
は、約２００ナノ秒経って、クロック信号ＫＵが論理状
態を変化しない場合に、コラップスが発生する。ひとた
びコラップスが発生すると、コラップス検出器信号ＦＩ
ＢＲが論理高としてアサートされる。しかしながら、非
同期動作モード中は、クロック信号ＣＬＫの期間が２０
０ナノ秒を超える場合がある。そのため、非同期動作モ
ードの間は、制御信号ＡＳＹＮＣ＊が論理低としてアサ
ートされて、コラップス検出器２３５をディスエーブル
する。
【００６６】図１２は、図１のメモリ２０の書込み制御
遅延ロック・ループ５２を、ブロック図形式で示す。書
込み制御遅延ロック・ループ５２は、ＶＣＤ回路２６
０，二分割回路２６３，アービタ回路２６４，ＶＣＤ制
御回路２６５，およびコラップス検出器２６６を含む。
ＶＣＤ回路２６０は、第１ＶＣＤ２６１および第２ＶＣ
Ｄ２６２を含む。
遅延ロック・ループ５２を、ブロック図形式で示す。書
込み制御遅延ロック・ループ５２は、ＶＣＤ回路２６
０，二分割回路２６３，アービタ回路２６４，ＶＣＤ制
御回路２６５，およびコラップス検出器２６６を含む。
ＶＣＤ回路２６０は、第１ＶＣＤ２６１および第２ＶＣ
Ｄ２６２を含む。
【００６７】第１ＶＣＤ２６１は、クロック信号ＫCMOS
を受信する入力端子，「ＶＣＯＮ」と称される制御電圧
を受け取る制御端子，およびクロック信号ＫＳＤを発生
する出力端子を有する。第２ＶＣＤ回路２６２は、クロ
ック信号ＫＳＤを受信する入力端子，制御電圧ＶＣＯＮ
を受け取る制御端子，および「ＫＳＤ２＊」と称される
クロック信号を発生する出力端子を有する。二分割回路
２６３は、クロック信号ＫCMOSを受信する入力端子，お
よび「ＫＸ」と称されるクロック信号を発生する出力端
子を有する。アービタ回路２６４は、クロック信号Ｋ
CMOSを受信する第１入力端子，第２ＶＣＤ回路２６２の
出力端子と接続されてクロック信号ＫＳＤ２＊を受信す
る第２入力端子，二分割回路２６３の出力端子と接続さ
れてクロック信号ＫＸを受信する制御端子，および「Ｒ
ＥＴＷ」と称されるリタード書込み信号を発生する出力
端子を有する。ＶＣＤ制御回路２６５は、アービタ回路
２６４の出力端子と接続されて書込みリタード信号ＲＥ
ＴＷを受信する入力端子，「ＦＩＢＷ」と称されるコラ
ップス検出器信号を受信する第２入力端子，および制御
電圧ＶＣＯＮを発生する出力端子を有する。コラップス
検出器２６６は、第１ＶＣＤ回路２６１の出力端子と接
続されてクロック信号ＫＳＤを受信する第１入力端子，
第２ＶＣＤ２６２の出力端子と結合されてクロック信号
ＫＳＤ２＊を受信する第２入力端子，およびＶＣＤ制御
回路２６５の第２入力端子と接続されてコラップス検出
器出力信号ＦＩＢＷを発生する出力端子を有する。
を受信する入力端子，「ＶＣＯＮ」と称される制御電圧
を受け取る制御端子，およびクロック信号ＫＳＤを発生
する出力端子を有する。第２ＶＣＤ回路２６２は、クロ
ック信号ＫＳＤを受信する入力端子，制御電圧ＶＣＯＮ
を受け取る制御端子，および「ＫＳＤ２＊」と称される
クロック信号を発生する出力端子を有する。二分割回路
２６３は、クロック信号ＫCMOSを受信する入力端子，お
よび「ＫＸ」と称されるクロック信号を発生する出力端
子を有する。アービタ回路２６４は、クロック信号Ｋ
CMOSを受信する第１入力端子，第２ＶＣＤ回路２６２の
出力端子と接続されてクロック信号ＫＳＤ２＊を受信す
る第２入力端子，二分割回路２６３の出力端子と接続さ
れてクロック信号ＫＸを受信する制御端子，および「Ｒ
ＥＴＷ」と称されるリタード書込み信号を発生する出力
端子を有する。ＶＣＤ制御回路２６５は、アービタ回路
２６４の出力端子と接続されて書込みリタード信号ＲＥ
ＴＷを受信する入力端子，「ＦＩＢＷ」と称されるコラ
ップス検出器信号を受信する第２入力端子，および制御
電圧ＶＣＯＮを発生する出力端子を有する。コラップス
検出器２６６は、第１ＶＣＤ回路２６１の出力端子と接
続されてクロック信号ＫＳＤを受信する第１入力端子，
第２ＶＣＤ２６２の出力端子と結合されてクロック信号
ＫＳＤ２＊を受信する第２入力端子，およびＶＣＤ制御
回路２６５の第２入力端子と接続されてコラップス検出
器出力信号ＦＩＢＷを発生する出力端子を有する。
【００６８】図１２は、メモリ２０の書込みサイクルを
制御するのに使用される遅延ロック・ループ回路を示
す。第１ＶＣＤ２６１は、ＣＭＯＳレベルのクロック信
号ＫCMOSを受信し、これを９０度遅延させて、ＣＭＯＳ
レベルの遅延クロック信号ＫＳＤを生成する。ＶＣＤ回
路２６０によって与えられる遅延は、制御電圧ＶＣＯＮ
の値によって制御される。制御電圧ＶＣＯＮが高いと
き、ＶＣＤ回路２６０の遅延は比較的大きく、制御電圧
ＶＣＯＮが低いとき、ＶＣＤ回路２６０の遅延は比較的
小さい。第２ＶＣＤ２６２は、ＣＭＯＳ信号ＫＳＤを受
信して、これをさらに９０度遅延させて、遅延クロック
信号ＫＳＤ２＊を生成し、この信号は、クロック信号Ｋ
CMOSから１８０度遅延する。二分割回路２６３は、クロ
ック信号ＫCMOSを受信して、ＫCMOSの周波数の２分の１
であるクロック信号ＫＸを生成する。アービタ回路２６
４は、クロック信号ＫCMOS，ＫＳＤ２＊およびＫＸを受
信して、クロック信号ＫＸが論理高のとき、クロック信
号ＫCMOSのタイミングと、クロック信号ＫＳＤ２＊を比
較する。クロック信号ＫＳＤ２＊の立上りが、クロック
信号ＫCMOSの前にくる場合には、クロック信号ＫＳＤ２
＊は早すぎ、リタード信号ＲＥＴＷは、そのサイクルに
対して論理高として発生する。クロック信号ＫＳＤ２＊
の立上り区間がクロック信号ＫCMOSの後にくる場合に
は、クロック信号ＫＳＤ２＊は遅すぎ、リタード信号Ｒ
ＥＴＷは、そのサイクルに対して、論理低として発生す
る。
制御するのに使用される遅延ロック・ループ回路を示
す。第１ＶＣＤ２６１は、ＣＭＯＳレベルのクロック信
号ＫCMOSを受信し、これを９０度遅延させて、ＣＭＯＳ
レベルの遅延クロック信号ＫＳＤを生成する。ＶＣＤ回
路２６０によって与えられる遅延は、制御電圧ＶＣＯＮ
の値によって制御される。制御電圧ＶＣＯＮが高いと
き、ＶＣＤ回路２６０の遅延は比較的大きく、制御電圧
ＶＣＯＮが低いとき、ＶＣＤ回路２６０の遅延は比較的
小さい。第２ＶＣＤ２６２は、ＣＭＯＳ信号ＫＳＤを受
信して、これをさらに９０度遅延させて、遅延クロック
信号ＫＳＤ２＊を生成し、この信号は、クロック信号Ｋ
CMOSから１８０度遅延する。二分割回路２６３は、クロ
ック信号ＫCMOSを受信して、ＫCMOSの周波数の２分の１
であるクロック信号ＫＸを生成する。アービタ回路２６
４は、クロック信号ＫCMOS，ＫＳＤ２＊およびＫＸを受
信して、クロック信号ＫＸが論理高のとき、クロック信
号ＫCMOSのタイミングと、クロック信号ＫＳＤ２＊を比
較する。クロック信号ＫＳＤ２＊の立上りが、クロック
信号ＫCMOSの前にくる場合には、クロック信号ＫＳＤ２
＊は早すぎ、リタード信号ＲＥＴＷは、そのサイクルに
対して論理高として発生する。クロック信号ＫＳＤ２＊
の立上り区間がクロック信号ＫCMOSの後にくる場合に
は、クロック信号ＫＳＤ２＊は遅すぎ、リタード信号Ｒ
ＥＴＷは、そのサイクルに対して、論理低として発生す
る。
【００６９】ＶＣＤ制御回路２６５は、リタード信号Ｒ
ＥＴＷおよびコラップス検出器信号ＦＩＢＷを受信し
て、リタード信号ＲＥＴＷが論理高なら、制御電圧ＶＣ
ＯＮの電圧を上昇させる、或いはリタード信号ＲＥＴＷ
が論理低なら、制御電圧ＶＣＯＮの値を低下させる。
ＥＴＷおよびコラップス検出器信号ＦＩＢＷを受信し
て、リタード信号ＲＥＴＷが論理高なら、制御電圧ＶＣ
ＯＮの電圧を上昇させる、或いはリタード信号ＲＥＴＷ
が論理低なら、制御電圧ＶＣＯＮの値を低下させる。
【００７０】コラップス検出器２６６は、遅延クロック
信号ＫＳＤおよびクロック信号ＫCM OSを受信し、クロッ
ク信号ＫＳＤ２＊に与えられた遅延が、アービタ回路２
６４の動作範囲を超える場合を検出する。これに当ては
まる場合には、コラップス検出器信号ＦＩＢＷは論理高
に駆動され、これによって、ＶＣＤ制御回路２６５は制
御電圧ＶＣＯＮを低く駆動できる。制御電圧ＶＣＯＮが
低下する場合には、ＶＣＤ回路２６０によって与えられ
る伝搬遅延は減少し、遅延クロック信号ＫＳＤの発生を
早める。
信号ＫＳＤおよびクロック信号ＫCM OSを受信し、クロッ
ク信号ＫＳＤ２＊に与えられた遅延が、アービタ回路２
６４の動作範囲を超える場合を検出する。これに当ては
まる場合には、コラップス検出器信号ＦＩＢＷは論理高
に駆動され、これによって、ＶＣＤ制御回路２６５は制
御電圧ＶＣＯＮを低く駆動できる。制御電圧ＶＣＯＮが
低下する場合には、ＶＣＤ回路２６０によって与えられ
る伝搬遅延は減少し、遅延クロック信号ＫＳＤの発生を
早める。
【００７１】書込み制御論理５４は、復号された書込み
制御信号ＷＣＱを発生する。書込み制御信号ＷＣＱは、
論理高としてアクティブになるパルスである。このパル
スの幅は、遅延クロック信号ＫＳＤの論理高パルス幅と
等しい。書込み制御信号ＷＣＱが論理高のとき、ビット
・ライン負荷／書込みドライバ３０は、データをメモリ
・アレー２２に書き込む。書込み制御信号ＷＣＱが論理
低に復帰すると、書込みサイクルが終了して、書込みリ
カバリが行われる。書込み動作は、メモリ・アレーの復
号と並行して行われ、この復号は、クロック信号ＫCMOS
が論理高になるときに開始される。
制御信号ＷＣＱを発生する。書込み制御信号ＷＣＱは、
論理高としてアクティブになるパルスである。このパル
スの幅は、遅延クロック信号ＫＳＤの論理高パルス幅と
等しい。書込み制御信号ＷＣＱが論理高のとき、ビット
・ライン負荷／書込みドライバ３０は、データをメモリ
・アレー２２に書き込む。書込み制御信号ＷＣＱが論理
低に復帰すると、書込みサイクルが終了して、書込みリ
カバリが行われる。書込み動作は、メモリ・アレーの復
号と並行して行われ、この復号は、クロック信号ＫCMOS
が論理高になるときに開始される。
【００７２】クロック信号ＫCMOSに関して、第１ＶＣＤ
２６１によって生成された９０度の遅延によって、クロ
ック信号ＫCMOSのサイクル・タイムが増加する場合に
は、書込みサイクルのサイクル・タイムは、クロック信
号ＫCMOSが増加する量の２５パーセント増加する。書込
みサイクルの持続期間は、クロック信号ＫCMOSが論理高
である時間と同じ量だけ増加し、この時間はサイクル・
タイムの約５０パーセントにあたる。書込みサイクルの
終わりから次の読取りサイクルまでの時間（書込みリカ
バリ時間）は、クロック信号ＫCMOSのサイクル・タイム
の増加の２５パーセントだけ、増加する。
２６１によって生成された９０度の遅延によって、クロ
ック信号ＫCMOSのサイクル・タイムが増加する場合に
は、書込みサイクルのサイクル・タイムは、クロック信
号ＫCMOSが増加する量の２５パーセント増加する。書込
みサイクルの持続期間は、クロック信号ＫCMOSが論理高
である時間と同じ量だけ増加し、この時間はサイクル・
タイムの約５０パーセントにあたる。書込みサイクルの
終わりから次の読取りサイクルまでの時間（書込みリカ
バリ時間）は、クロック信号ＫCMOSのサイクル・タイム
の増加の２５パーセントだけ、増加する。
【００７３】書込みサイクルのタイミングを変更可能に
することにより、書込みタイミング・マージンを、サイ
クル・タイムの増加に正比例して増加できる。このた
め、メモリ２０の製造プロセスの偏差は、メモリ２０の
書込みサイクル・タイムを調整することによって補償で
きる。これは、性能の貧弱な部品を、読取りサイクルお
よび書込みサイクルのパラメータの緩い仕様に合わせて
試験できるような、種々のスピード・ビン（speed bin
）を有する同期ＳＲＡＭに類似する。
することにより、書込みタイミング・マージンを、サイ
クル・タイムの増加に正比例して増加できる。このた
め、メモリ２０の製造プロセスの偏差は、メモリ２０の
書込みサイクル・タイムを調整することによって補償で
きる。これは、性能の貧弱な部品を、読取りサイクルお
よび書込みサイクルのパラメータの緩い仕様に合わせて
試験できるような、種々のスピード・ビン（speed bin
）を有する同期ＳＲＡＭに類似する。
【００７４】遅延クロック信号ＫＳＤが固定遅延によっ
て生成された場合には、書込みサイクルの開始は、クロ
ック・サイクル・タイムが変化しても変化しない。ま
た、メモリ２０の温度，電源電圧，およびプロセスの変
更によって、書込みサイクルの発生が早すぎるような競
合状態が発生して、以前復号されたメモリ・アレーの位
置に、不注意に書き込みが行われる可能性がある。書込
み制御遅延ロック・ループ５２を使用すると、メモリ２
０の書込みサイクル・タイムを調整することによって競
合状態を回避して、書込みサイクルのタイミングの一部
が増加しても、書込みタイミング・マージン全部が増加
するようにする。試験中、メモリ２０の書込みサイクル
・タイムを調整することにより、プロセス・パラメータ
および動作条件の変更を補償して、これにより、メモリ
２０の製造中の歩留まりを向上できる。
て生成された場合には、書込みサイクルの開始は、クロ
ック・サイクル・タイムが変化しても変化しない。ま
た、メモリ２０の温度，電源電圧，およびプロセスの変
更によって、書込みサイクルの発生が早すぎるような競
合状態が発生して、以前復号されたメモリ・アレーの位
置に、不注意に書き込みが行われる可能性がある。書込
み制御遅延ロック・ループ５２を使用すると、メモリ２
０の書込みサイクル・タイムを調整することによって競
合状態を回避して、書込みサイクルのタイミングの一部
が増加しても、書込みタイミング・マージン全部が増加
するようにする。試験中、メモリ２０の書込みサイクル
・タイムを調整することにより、プロセス・パラメータ
および動作条件の変更を補償して、これにより、メモリ
２０の製造中の歩留まりを向上できる。
【００７５】図１３は、図１２の書込み制御遅延ロック
・ループ５２のＶＣＤ回路２６０を、一部回路図・一部
論理図の形式で示す。ＶＣＤ回路２６０は、第１ＶＣＤ
２６１および第２ＶＣＤ２６２を含む。第１ＶＣＤ２６
１は、インバータ２７０，２７１，２８６，２８７，差
動増幅器２７２，２７９，Ｎ形トランジスタ２７７，２
８４，およびコンデンサ２７８，２８５を含む。差動増
幅器２７２は、Ｐ形トランジスタ２７３，２７４，およ
びＮ形トランジスタ２７５，２７６を含む。差動増幅器
２７９は、Ｐ形トランジスタ２８０，２８１，およびＮ
形トランジスタ２８２，２８３を有する。第２ＶＣＤ回
路２６２は、インバータ２８８，２８９，３０４，３０
５，差動増幅器２９０，２９７，Ｎ形トランジスタ２９
５，３０２，およびコンデンサ２９６，３０３を含む。
差動増幅器２９０は、Ｐ形トランジスタ２９１，２９
２，およびＮ形トランジスタ２９３，２９４を含む。差
動増幅器２９７は、Ｐ形トランジスタ２９８，２９９，
およびＮ形トランジスタ３００，３０１を含む。
・ループ５２のＶＣＤ回路２６０を、一部回路図・一部
論理図の形式で示す。ＶＣＤ回路２６０は、第１ＶＣＤ
２６１および第２ＶＣＤ２６２を含む。第１ＶＣＤ２６
１は、インバータ２７０，２７１，２８６，２８７，差
動増幅器２７２，２７９，Ｎ形トランジスタ２７７，２
８４，およびコンデンサ２７８，２８５を含む。差動増
幅器２７２は、Ｐ形トランジスタ２７３，２７４，およ
びＮ形トランジスタ２７５，２７６を含む。差動増幅器
２７９は、Ｐ形トランジスタ２８０，２８１，およびＮ
形トランジスタ２８２，２８３を有する。第２ＶＣＤ回
路２６２は、インバータ２８８，２８９，３０４，３０
５，差動増幅器２９０，２９７，Ｎ形トランジスタ２９
５，３０２，およびコンデンサ２９６，３０３を含む。
差動増幅器２９０は、Ｐ形トランジスタ２９１，２９
２，およびＮ形トランジスタ２９３，２９４を含む。差
動増幅器２９７は、Ｐ形トランジスタ２９８，２９９，
およびＮ形トランジスタ３００，３０１を含む。
【００７６】Ｐ形トランジスタ２７３は、ＶDDと接続さ
れるソース，ゲート，およびドレインを有する。Ｎ形ト
ランジスタ２７５は、Ｐ形トランジスタ２７３のドレイ
ンと接続されるドレイン，ゲート，およびＶSSと接続さ
れるソースを有する。Ｐ形トランジスタ２７４は、ＶDD
と接続されるソース，Ｐ形トランジスタ２７３のゲート
と接続されるゲート，およびドレインを有する。Ｎ形ト
ランジスタ２７６は、Ｐ形トランジスタ２７４のドレイ
ンと接続されるドレイン，ゲート，およびＶSSと接続さ
れるソースを有する。インバータ２７０は、クロック信
号ＫCMOSを受信する入力端子，およびＮ形トランジスタ
２７５のゲートと接続される出力端子を有する。Ｎ形ト
ランジスタ２７７は、インバータ２７０の出力端子と接
続されるドレイン，制御電圧ＶＣＯＮを受け取るゲー
ト，およびソースを有する。コンデンサ２７８は、Ｎ形
トランジスタ２７７のソースと接続される第１プレート
電極，およびＶSSと接続される第２プレート電極を有す
る。インバータ２７１は、クロック信号ＫCMOSを受信す
る入力端子，およびＮ形トランジスタ２７６のゲートと
接続される出力端子を有する。Ｎ形トランジスタ２８４
は、インバータ２７１の出力端子と接続されるドレイ
ン，制御電圧ＶＣＯＮを受け取るゲート，およびソース
を有する。コンデンサ２８５は、Ｎ形トランジスタ２８
４のソースと接続される第１プレート電極，およびＶSS
と接続される第２プレート電極を有する。Ｐ形トランジ
スタ２８０は、ＶDDと接続されるソース，ゲートおよび
ドレインを有する。Ｎ形トランジスタ２８２は、Ｐ形ト
ランジスタ２８０のドレインおよびゲートの両方と接続
されるドレイン，インバータ２７１の出力端子と接続さ
れるゲート，およびＶSSと接続されるソースを有する。
Ｐ形トランジスタ２８１は、ＶDDと接続されるソース，
Ｐ形トランジスタ２８０のゲートと接続されるゲート，
およびドレインを有する。Ｎ形トランジスタ２８３は、
Ｐ形トランジスタ２８１のドレインと接続されるドレイ
ン，インバータ２７０の出力端子と接続されるゲートを
有する。インバータ２８７は、Ｐ形トランジスタ２８１
のドレインと接続される入力端子，およびクロック信号
ＫＳＤ＊を発生する出力端子を有する。
れるソース，ゲート，およびドレインを有する。Ｎ形ト
ランジスタ２７５は、Ｐ形トランジスタ２７３のドレイ
ンと接続されるドレイン，ゲート，およびＶSSと接続さ
れるソースを有する。Ｐ形トランジスタ２７４は、ＶDD
と接続されるソース，Ｐ形トランジスタ２７３のゲート
と接続されるゲート，およびドレインを有する。Ｎ形ト
ランジスタ２７６は、Ｐ形トランジスタ２７４のドレイ
ンと接続されるドレイン，ゲート，およびＶSSと接続さ
れるソースを有する。インバータ２７０は、クロック信
号ＫCMOSを受信する入力端子，およびＮ形トランジスタ
２７５のゲートと接続される出力端子を有する。Ｎ形ト
ランジスタ２７７は、インバータ２７０の出力端子と接
続されるドレイン，制御電圧ＶＣＯＮを受け取るゲー
ト，およびソースを有する。コンデンサ２７８は、Ｎ形
トランジスタ２７７のソースと接続される第１プレート
電極，およびＶSSと接続される第２プレート電極を有す
る。インバータ２７１は、クロック信号ＫCMOSを受信す
る入力端子，およびＮ形トランジスタ２７６のゲートと
接続される出力端子を有する。Ｎ形トランジスタ２８４
は、インバータ２７１の出力端子と接続されるドレイ
ン，制御電圧ＶＣＯＮを受け取るゲート，およびソース
を有する。コンデンサ２８５は、Ｎ形トランジスタ２８
４のソースと接続される第１プレート電極，およびＶSS
と接続される第２プレート電極を有する。Ｐ形トランジ
スタ２８０は、ＶDDと接続されるソース，ゲートおよび
ドレインを有する。Ｎ形トランジスタ２８２は、Ｐ形ト
ランジスタ２８０のドレインおよびゲートの両方と接続
されるドレイン，インバータ２７１の出力端子と接続さ
れるゲート，およびＶSSと接続されるソースを有する。
Ｐ形トランジスタ２８１は、ＶDDと接続されるソース，
Ｐ形トランジスタ２８０のゲートと接続されるゲート，
およびドレインを有する。Ｎ形トランジスタ２８３は、
Ｐ形トランジスタ２８１のドレインと接続されるドレイ
ン，インバータ２７０の出力端子と接続されるゲートを
有する。インバータ２８７は、Ｐ形トランジスタ２８１
のドレインと接続される入力端子，およびクロック信号
ＫＳＤ＊を発生する出力端子を有する。
【００７７】インバータ２８８は、インバータ２８６の
出力端子と接続される入力端子，および出力端子を有す
る。Ｎ形トランジスタ２９５は、インバータ２８８の出
力端子と接続されるドレイン，制御電圧ＶＣＯＮを受け
取るゲート，およびソースを有する。コンデンサ２９６
は、Ｎ形トランジスタ２９５のソースと接続される第１
プレート電極，およびＶSSと接続される第２プレート電
極を有する。Ｐ形トランジスタ２９１は、ＶDD接続され
るソース，ゲート，およびドレインを有する。Ｐ形トラ
ンジスタ２９２は、ＶDDと接続されるソース，Ｐ形トラ
ンジスタ２９１のゲートとドレインの両方と接続される
ゲート，およびドレインを有する。Ｎ形トランジスタ２
９４は、Ｐ形トランジスタ２９２のドレインと接続され
るドレイン，ゲート，およびＶSSと接続されるソースを
有する。インバータ３０４は、Ｐ形トランジスタ２９２
のドレインと接続される入力端子，およびクロック信号
ＫＳＤ２を発生する出力端子を有する。インバータ２８
９は、インバータ２８７の出力端子と接続される入力端
子，およびＮ形トランジスタ２９４のゲートと接続され
る出力端子を有する。Ｎ形トランジスタ３０２は、イン
バータ２８９の出力端子と接続されるドレイン，制御電
圧ＶＣＯＮを受け取るゲート，およびソースを有する。
コンデンサ３０３は、Ｎ形トランジスタ３０２のソース
と接続される第１プレート電極，およびＶSSと接続され
る第２プレート電極を有する。Ｐ形トランジスタ２９８
は、ＶDDと接続されるソース，ゲートおよびドレインを
有する。Ｎ形トランジスタ３００は、Ｐ形トランジスタ
２９８のドレインと接続されるドレイン，インバータ２
８９の出力端子と接続されるゲート，およびＶSSと接続
されるソースを有する。Ｐ形トランジスタ２９９は、Ｖ
DDと接続されるソース，Ｐ形トランジスタ２９８のゲー
トとドレインの両方と接続されるゲート，およびドレイ
ンを有する。Ｎ形トランジスタ３０１は、Ｐ形トランジ
スタ２９９のドレインと接続されるドレイン，Ｎ形トラ
ンジスタ２９３のゲートと接続されるゲート，およびＶ
SSと接続されるソースを有する。インバータ３０５は、
Ｐ形トランジスタ２９９のドレインと接続される入力端
子，およびクロック信号ＫＳＤ２＊を発生する出力端子
を有する。
出力端子と接続される入力端子，および出力端子を有す
る。Ｎ形トランジスタ２９５は、インバータ２８８の出
力端子と接続されるドレイン，制御電圧ＶＣＯＮを受け
取るゲート，およびソースを有する。コンデンサ２９６
は、Ｎ形トランジスタ２９５のソースと接続される第１
プレート電極，およびＶSSと接続される第２プレート電
極を有する。Ｐ形トランジスタ２９１は、ＶDD接続され
るソース，ゲート，およびドレインを有する。Ｐ形トラ
ンジスタ２９２は、ＶDDと接続されるソース，Ｐ形トラ
ンジスタ２９１のゲートとドレインの両方と接続される
ゲート，およびドレインを有する。Ｎ形トランジスタ２
９４は、Ｐ形トランジスタ２９２のドレインと接続され
るドレイン，ゲート，およびＶSSと接続されるソースを
有する。インバータ３０４は、Ｐ形トランジスタ２９２
のドレインと接続される入力端子，およびクロック信号
ＫＳＤ２を発生する出力端子を有する。インバータ２８
９は、インバータ２８７の出力端子と接続される入力端
子，およびＮ形トランジスタ２９４のゲートと接続され
る出力端子を有する。Ｎ形トランジスタ３０２は、イン
バータ２８９の出力端子と接続されるドレイン，制御電
圧ＶＣＯＮを受け取るゲート，およびソースを有する。
コンデンサ３０３は、Ｎ形トランジスタ３０２のソース
と接続される第１プレート電極，およびＶSSと接続され
る第２プレート電極を有する。Ｐ形トランジスタ２９８
は、ＶDDと接続されるソース，ゲートおよびドレインを
有する。Ｎ形トランジスタ３００は、Ｐ形トランジスタ
２９８のドレインと接続されるドレイン，インバータ２
８９の出力端子と接続されるゲート，およびＶSSと接続
されるソースを有する。Ｐ形トランジスタ２９９は、Ｖ
DDと接続されるソース，Ｐ形トランジスタ２９８のゲー
トとドレインの両方と接続されるゲート，およびドレイ
ンを有する。Ｎ形トランジスタ３０１は、Ｐ形トランジ
スタ２９９のドレインと接続されるドレイン，Ｎ形トラ
ンジスタ２９３のゲートと接続されるゲート，およびＶ
SSと接続されるソースを有する。インバータ３０５は、
Ｐ形トランジスタ２９９のドレインと接続される入力端
子，およびクロック信号ＫＳＤ２＊を発生する出力端子
を有する。
【００７８】制御電圧ＶＣＯＮは、ＶＣＤ制御回路２６
５によって生成され、インバータ２７０，２７１，２８
８，２８９の出力端子に付加される容量性負荷の量を決
定する。付加される遅延の量は、第１ＶＣＤ２６１およ
び第２ＶＣＤ２６２の両方で同じである。好適な実施例
では、遅延クロック信号ＫＳＤは、クロック信号ＫCMOS
の１／４サイクル後に生成される。ＶＣＤ回路２６０
は、先行技術の分路コンデンサＶＣＤとは、差動増幅器
２７２，２７９，２９０，２９８が、ドライバ段のイン
バータ２７０，２７１，２８８，２８９のそれぞれの後
に付加される点が異なる。差動増幅器２７２，２７９，
２９０，２９７の目的は、遅延クロック信号ＫＳＤ，Ｋ
ＳＤ２＊を再正規化もしくはバッファすることである。
たとえば、制御電圧ＶＣＯＮが比較的高レベル（ＶDD付
近）のとき、ＶＣＤ回路２６０によって与えられる伝搬
遅延は最大値になる。伝搬遅延が最大値のとき、差動増
幅器２７２，２７９，２９０，２９７は、遅延クロック
信号ＫＳＤおよびＫＳＤ２＊が歪み、ランプ速度が遅く
なるのを防ぐ。これらの差動増幅器は、遅延クロック信
号ＫＳＤおよびＫＳＤ２＊の歪んだ波形を修正して、こ
れらを再度正規化して、ランプ速度を改善する。
５によって生成され、インバータ２７０，２７１，２８
８，２８９の出力端子に付加される容量性負荷の量を決
定する。付加される遅延の量は、第１ＶＣＤ２６１およ
び第２ＶＣＤ２６２の両方で同じである。好適な実施例
では、遅延クロック信号ＫＳＤは、クロック信号ＫCMOS
の１／４サイクル後に生成される。ＶＣＤ回路２６０
は、先行技術の分路コンデンサＶＣＤとは、差動増幅器
２７２，２７９，２９０，２９８が、ドライバ段のイン
バータ２７０，２７１，２８８，２８９のそれぞれの後
に付加される点が異なる。差動増幅器２７２，２７９，
２９０，２９７の目的は、遅延クロック信号ＫＳＤ，Ｋ
ＳＤ２＊を再正規化もしくはバッファすることである。
たとえば、制御電圧ＶＣＯＮが比較的高レベル（ＶDD付
近）のとき、ＶＣＤ回路２６０によって与えられる伝搬
遅延は最大値になる。伝搬遅延が最大値のとき、差動増
幅器２７２，２７９，２９０，２９７は、遅延クロック
信号ＫＳＤおよびＫＳＤ２＊が歪み、ランプ速度が遅く
なるのを防ぐ。これらの差動増幅器は、遅延クロック信
号ＫＳＤおよびＫＳＤ２＊の歪んだ波形を修正して、こ
れらを再度正規化して、ランプ速度を改善する。
【００７９】Ｎ形トランジスタ２７６，２８３のゲー
ト，およびＮ形トランジスタ２９４，３０１のゲートは
クロス・カップリングされる。これは、遅延クロック信
号ＫＳＤおよびＫＳＤ２＊が５０パーセントのデューテ
ィ・サイクルを持つよう確保するためである。インバー
タ２８６，２８７は、信号を第２ＶＣＤ２６２にバッフ
ァするのに使用される。インバータ２７０，２７１，２
８８，２８９の負荷は実質的に同一なので、クロック信
号ＫCMOSから遅延差動クロック信号ＫＳＤ／ＫＳＤ＊お
よびＫＳＤ２／ＫＳＤ２＊までの伝搬遅延はほぼ同じに
なり、この遅延は、等しい量ずつ変化する。これによっ
て、書込みマージンを等しい量ずつ変化できる。好適な
実施例では、書込みセットアップ・マージンは、書込み
サイクル・タイムの約１／４であり、実際の書込みは、
書込みサイクル・タイムの約１／２サイクルを要する。
書込みリカバリが残りの１／４サイクルを使用する。書
込みマージンを、書込みサイクル・タイムに依存させる
ことによって、設計者は、メモリ２０が高速のクロック
・サイクルで故障する場合でも、より低速のクロック・
サイクルで、メモリ２０をデバッグできる。
ト，およびＮ形トランジスタ２９４，３０１のゲートは
クロス・カップリングされる。これは、遅延クロック信
号ＫＳＤおよびＫＳＤ２＊が５０パーセントのデューテ
ィ・サイクルを持つよう確保するためである。インバー
タ２８６，２８７は、信号を第２ＶＣＤ２６２にバッフ
ァするのに使用される。インバータ２７０，２７１，２
８８，２８９の負荷は実質的に同一なので、クロック信
号ＫCMOSから遅延差動クロック信号ＫＳＤ／ＫＳＤ＊お
よびＫＳＤ２／ＫＳＤ２＊までの伝搬遅延はほぼ同じに
なり、この遅延は、等しい量ずつ変化する。これによっ
て、書込みマージンを等しい量ずつ変化できる。好適な
実施例では、書込みセットアップ・マージンは、書込み
サイクル・タイムの約１／４であり、実際の書込みは、
書込みサイクル・タイムの約１／２サイクルを要する。
書込みリカバリが残りの１／４サイクルを使用する。書
込みマージンを、書込みサイクル・タイムに依存させる
ことによって、設計者は、メモリ２０が高速のクロック
・サイクルで故障する場合でも、より低速のクロック・
サイクルで、メモリ２０をデバッグできる。
【００８０】図１４は、図１２の書込み制御遅延ロック
・ループ５２のアービタ回路２６４を、一部回路図・一
部論理図形式で示す。アービタ回路２６４は、ＮＡＮＤ
論理ゲート３１０，３１１，３１２，３１３，伝送ゲー
ト３１４，３１７，３１８，３１９，３２２，３２３，
インバータ３２４，３２５，３２６，３２７，Ｐ形トラ
ンジスタ３２８，およびＮ形トランジスタ３２９を含
む。各伝送ゲートは、１つのＰ形トランジスタと１つの
Ｎ形トランジスタを含む。例を示せば、伝送ゲート３１
４は、Ｎ形トランジスタ３１４と並列に接続されたＰ形
トランジスタ３１５を含む。ＮＡＮＤ論理ゲート３１０
は、クロック信号ＫCMOSを受信する第１入力端子，クロ
ック信号ＫＸを受信する第２入力端子，および出力端子
を有する。ＮＡＮＤ論理ゲート３１１は、クロック信号
ＫＳＤ２＊を受信する第１入力端子，クロック信号ＫＸ
を受信する第２入力端子，および出力端子を有する。Ｎ
ＡＮＤ論理ゲート３１２は、第１入力端子，ＮＡＮＤ論
理ゲート３１０の出力端子と接続される第２入力端子，
および出力端子を有する。ＮＡＮＤ論理ゲート３１３
は、ＮＡＮＤ論理ゲート３１２の出力端子と接続される
第１入力端子，およびＮＡＮＤ論理ゲート３１１の出力
端子と接続される第２入力端子，およびＮＡＮＤ論理ゲ
ート３１２の第１入力端子と接続される出力端子を有す
る。伝送ゲート３１４は、ＮＡＮＤ論理ゲート３１２の
出力端子と接続される入力端子，クロック信号ＫＸを受
信する第１制御端子，クロック信号ＫＸ＊を受信する第
２制御端子，および出力端子を有する。伝送ゲート３１
７は、ＮＡＮＤ論理ゲート３１３の出力端子と接続され
る入力端子，クロック信号ＫＸを受信する第１制御端
子，クロック信号ＫＸ＊を受信する第２制御端子，およ
び出力端子を有する。インバータ３２０は、伝送ゲート
３１４の出力端子と接続される入力端子，および出力端
子を有する。インバータ３２１は、伝送ゲート３１７の
出力端子と接続される入力端子，および出力端子を有す
る。伝送ゲート３１８は、インバータ３２１の出力端子
と接続される入力端子，クロック信号ＫＸ＊を受信する
第１制御端子，クロック信号ＫＸを受信する第２制御端
子，およびインバータ３２０の入力端子と接続される出
力端子を有する。伝送ゲート３１９は、インバータ３２
０の出力端子と接続される入力端子，クロック信号ＫＸ
＊を受信する第１制御端子，クロック信号ＫＸを受信す
る第２制御端子，およびインバータ３２１の入力端子と
接続される出力端子を有する。伝送ゲート３２２は、イ
ンバータ３２０の出力端子と接続される入力端子，クロ
ック信号ＫＸ＊を受信する第１制御端子，クロック信号
ＫＸを受信する第２制御端子，および出力端子を有す
る。インバータ３２４は、伝送ゲート３２２の出力端子
と接続される入力端子，および出力端子を有する。イン
バータ３２５は、インバータ３２４の出力端子と接続さ
れる入力端子，および出力端子を有する。伝送ゲート３
２３は、インバータ３２５の出力端子と接続される入力
端子，クロック信号ＫＸを受信する第１制御端子，クロ
ック信号ＫＸ＊を受信する第２制御端子，およびインバ
ータ３２４の入力端子と接続される出力端子を有する。
インバータ３２６は、インバータ３２４の出力端子と接
続される入力端子，および出力端子を有する。インバー
タ３２７は、インバータ３２６の出力端子と接続される
入力端子，およびリタード信号ＲＥＴＷを発生する出力
端子を有する。Ｐ形トランジスタ３２８は、共にＶDDと
接続されるソースおよびドレイン，およびクロック信号
ＫＸ＊を受信するゲートを有する。Ｎ形トランジスタ３
２９は、共にＶSSと接続されるドレインおよびソース，
およびクロック信号ＫＸ＊を受信するゲートを有する。
アービタ回路２６４は、図８のアービタ回路８６と同
様の方法で動作するが、アービタ回路２６４がＣＭＯＳ
実現であるのに対して、アービタ回路８６はＥＣＬを用
いて実現される点は異なる。クロック信号ＫＸは、クロ
ック信号ＫCMOSの周波数の２分の１に等しい周波数を有
する。クロック信号ＫＸは、クロック信号ＫＸが論理高
のとき、アービタ回路２６４をイネーブルにし、論理低
のとき、アービタ回路２６４をディスエーブルする。Ｐ
形トランジスタ３２８およびＮ形トランジスタ３２９
は、差動クロック信号ＫＸおよびＫＸ＊の負荷を等化す
るのに使用される。
・ループ５２のアービタ回路２６４を、一部回路図・一
部論理図形式で示す。アービタ回路２６４は、ＮＡＮＤ
論理ゲート３１０，３１１，３１２，３１３，伝送ゲー
ト３１４，３１７，３１８，３１９，３２２，３２３，
インバータ３２４，３２５，３２６，３２７，Ｐ形トラ
ンジスタ３２８，およびＮ形トランジスタ３２９を含
む。各伝送ゲートは、１つのＰ形トランジスタと１つの
Ｎ形トランジスタを含む。例を示せば、伝送ゲート３１
４は、Ｎ形トランジスタ３１４と並列に接続されたＰ形
トランジスタ３１５を含む。ＮＡＮＤ論理ゲート３１０
は、クロック信号ＫCMOSを受信する第１入力端子，クロ
ック信号ＫＸを受信する第２入力端子，および出力端子
を有する。ＮＡＮＤ論理ゲート３１１は、クロック信号
ＫＳＤ２＊を受信する第１入力端子，クロック信号ＫＸ
を受信する第２入力端子，および出力端子を有する。Ｎ
ＡＮＤ論理ゲート３１２は、第１入力端子，ＮＡＮＤ論
理ゲート３１０の出力端子と接続される第２入力端子，
および出力端子を有する。ＮＡＮＤ論理ゲート３１３
は、ＮＡＮＤ論理ゲート３１２の出力端子と接続される
第１入力端子，およびＮＡＮＤ論理ゲート３１１の出力
端子と接続される第２入力端子，およびＮＡＮＤ論理ゲ
ート３１２の第１入力端子と接続される出力端子を有す
る。伝送ゲート３１４は、ＮＡＮＤ論理ゲート３１２の
出力端子と接続される入力端子，クロック信号ＫＸを受
信する第１制御端子，クロック信号ＫＸ＊を受信する第
２制御端子，および出力端子を有する。伝送ゲート３１
７は、ＮＡＮＤ論理ゲート３１３の出力端子と接続され
る入力端子，クロック信号ＫＸを受信する第１制御端
子，クロック信号ＫＸ＊を受信する第２制御端子，およ
び出力端子を有する。インバータ３２０は、伝送ゲート
３１４の出力端子と接続される入力端子，および出力端
子を有する。インバータ３２１は、伝送ゲート３１７の
出力端子と接続される入力端子，および出力端子を有す
る。伝送ゲート３１８は、インバータ３２１の出力端子
と接続される入力端子，クロック信号ＫＸ＊を受信する
第１制御端子，クロック信号ＫＸを受信する第２制御端
子，およびインバータ３２０の入力端子と接続される出
力端子を有する。伝送ゲート３１９は、インバータ３２
０の出力端子と接続される入力端子，クロック信号ＫＸ
＊を受信する第１制御端子，クロック信号ＫＸを受信す
る第２制御端子，およびインバータ３２１の入力端子と
接続される出力端子を有する。伝送ゲート３２２は、イ
ンバータ３２０の出力端子と接続される入力端子，クロ
ック信号ＫＸ＊を受信する第１制御端子，クロック信号
ＫＸを受信する第２制御端子，および出力端子を有す
る。インバータ３２４は、伝送ゲート３２２の出力端子
と接続される入力端子，および出力端子を有する。イン
バータ３２５は、インバータ３２４の出力端子と接続さ
れる入力端子，および出力端子を有する。伝送ゲート３
２３は、インバータ３２５の出力端子と接続される入力
端子，クロック信号ＫＸを受信する第１制御端子，クロ
ック信号ＫＸ＊を受信する第２制御端子，およびインバ
ータ３２４の入力端子と接続される出力端子を有する。
インバータ３２６は、インバータ３２４の出力端子と接
続される入力端子，および出力端子を有する。インバー
タ３２７は、インバータ３２６の出力端子と接続される
入力端子，およびリタード信号ＲＥＴＷを発生する出力
端子を有する。Ｐ形トランジスタ３２８は、共にＶDDと
接続されるソースおよびドレイン，およびクロック信号
ＫＸ＊を受信するゲートを有する。Ｎ形トランジスタ３
２９は、共にＶSSと接続されるドレインおよびソース，
およびクロック信号ＫＸ＊を受信するゲートを有する。
アービタ回路２６４は、図８のアービタ回路８６と同
様の方法で動作するが、アービタ回路２６４がＣＭＯＳ
実現であるのに対して、アービタ回路８６はＥＣＬを用
いて実現される点は異なる。クロック信号ＫＸは、クロ
ック信号ＫCMOSの周波数の２分の１に等しい周波数を有
する。クロック信号ＫＸは、クロック信号ＫＸが論理高
のとき、アービタ回路２６４をイネーブルにし、論理低
のとき、アービタ回路２６４をディスエーブルする。Ｐ
形トランジスタ３２８およびＮ形トランジスタ３２９
は、差動クロック信号ＫＸおよびＫＸ＊の負荷を等化す
るのに使用される。
【００８１】図１５は、図１２の書込み制御遅延ロック
・ループ５２のＶＣＤ制御回路２６５を、一部回路図・
一部論理図形式で示す。ＶＣＤ制御回路２６５は、Ｐ形
トランジスタ３３５，３３７，Ｎ形トランジスタ３３
８，３３９，３４０，インバータ３３６，およびコンデ
ンサ３４１を含む。Ｐ形トランジスタ３３５は、ＶDDと
接続されるソース，バイアス電圧ＰBIASを受け取るゲー
ト，およびドレインを有する。Ｐ形トランジスタ３３７
は、Ｐ形トランジスタ３３５のドレインと接続されるソ
ース，ゲート，および制御電圧ＶＣＯＮを発生するドレ
インを有する。インバータ３３６は、リタード信号ＲＥ
ＴＷを受信する入力端子，およびＰ形トランジスタのゲ
ートと接続される出力端子を有する。Ｎ形トランジスタ
３３８は、Ｐ形トランジスタ３３７のドレインと接続さ
れるドレイン，Ｐ形トランジスタ３３７のゲートと接続
されるゲート，およびソースを有する。Ｎ形トランジス
タ３３９は、Ｎ形トランジスタ３３８のソースと接続さ
れるドレイン，バイアス電圧ＮBIASを受け取るゲート，
およびＶSSと接続されるソースを有する。Ｎ形トランジ
スタ３４０は、Ｐ形トランジスタ３３７のドレインと接
続されるドレイン，コラップス検出器出力信号ＦＩＢＷ
を受信するゲート，およびＶSSと接続されるソースを有
する。コンデンサ３４１は、Ｐ形トランジスタ３３７の
ドレインと接続される第１プレート電極，およびＶSSと
接続される第２プレート電極を有する。ＶＣＤ制御回路
２６５は、図１０のＶＣＤ制御回路８７と同様の方法で
動作する。リタード信号ＲＥＴＷが論理高のとき、制御
電圧ＶＣＯＮは、比較的少量ずつ上昇し、リタード信号
ＲＥＴＷが論理低のとき、制御電圧ＶＣＯＮは、比較的
少量ずつ低下する。コラップス検出器出力信号ＦＩＢＷ
は、図１２の遅延クロック信号ＫＳＤ／ＫＳＤ＊がトグ
ルされないときに、論理高になる。コラップス検出器出
力信号ＦＩＢＷが論理高のとき、制御電圧ＶＣＯＮは、
差動遅延クロック信号ＫＳＤ／ＫＳＤ＊がトグルを再開
するまで、ＶSSへと比較的急速に低下る。
・ループ５２のＶＣＤ制御回路２６５を、一部回路図・
一部論理図形式で示す。ＶＣＤ制御回路２６５は、Ｐ形
トランジスタ３３５，３３７，Ｎ形トランジスタ３３
８，３３９，３４０，インバータ３３６，およびコンデ
ンサ３４１を含む。Ｐ形トランジスタ３３５は、ＶDDと
接続されるソース，バイアス電圧ＰBIASを受け取るゲー
ト，およびドレインを有する。Ｐ形トランジスタ３３７
は、Ｐ形トランジスタ３３５のドレインと接続されるソ
ース，ゲート，および制御電圧ＶＣＯＮを発生するドレ
インを有する。インバータ３３６は、リタード信号ＲＥ
ＴＷを受信する入力端子，およびＰ形トランジスタのゲ
ートと接続される出力端子を有する。Ｎ形トランジスタ
３３８は、Ｐ形トランジスタ３３７のドレインと接続さ
れるドレイン，Ｐ形トランジスタ３３７のゲートと接続
されるゲート，およびソースを有する。Ｎ形トランジス
タ３３９は、Ｎ形トランジスタ３３８のソースと接続さ
れるドレイン，バイアス電圧ＮBIASを受け取るゲート，
およびＶSSと接続されるソースを有する。Ｎ形トランジ
スタ３４０は、Ｐ形トランジスタ３３７のドレインと接
続されるドレイン，コラップス検出器出力信号ＦＩＢＷ
を受信するゲート，およびＶSSと接続されるソースを有
する。コンデンサ３４１は、Ｐ形トランジスタ３３７の
ドレインと接続される第１プレート電極，およびＶSSと
接続される第２プレート電極を有する。ＶＣＤ制御回路
２６５は、図１０のＶＣＤ制御回路８７と同様の方法で
動作する。リタード信号ＲＥＴＷが論理高のとき、制御
電圧ＶＣＯＮは、比較的少量ずつ上昇し、リタード信号
ＲＥＴＷが論理低のとき、制御電圧ＶＣＯＮは、比較的
少量ずつ低下する。コラップス検出器出力信号ＦＩＢＷ
は、図１２の遅延クロック信号ＫＳＤ／ＫＳＤ＊がトグ
ルされないときに、論理高になる。コラップス検出器出
力信号ＦＩＢＷが論理高のとき、制御電圧ＶＣＯＮは、
差動遅延クロック信号ＫＳＤ／ＫＳＤ＊がトグルを再開
するまで、ＶSSへと比較的急速に低下る。
【００８２】図１６は、図１２の書込み制御遅延ロック
・ループ５２のコラップス検出器２６６を、一部回路図
・一部論理図形式で示す。コラップス検出器２６６は、
予め定められた時間を超えるクロック信号ＫＳＤの遅延
を検出し、またクロック信号ＫＳＤが、クロック信号Ｋ
CMOSから１８０度以上位相が外れる場合を検出する。コ
ラップス検出器２６６は、コラップス検出器部分３４
５，および１８０度移相検出器部分３６５を含む。
・ループ５２のコラップス検出器２６６を、一部回路図
・一部論理図形式で示す。コラップス検出器２６６は、
予め定められた時間を超えるクロック信号ＫＳＤの遅延
を検出し、またクロック信号ＫＳＤが、クロック信号Ｋ
CMOSから１８０度以上位相が外れる場合を検出する。コ
ラップス検出器２６６は、コラップス検出器部分３４
５，および１８０度移相検出器部分３６５を含む。
【００８３】Ｐ形トランジスタ３４６は、ＶDDと接続さ
れるソース，バイアス電圧ＰBIASを受け取るゲート，お
よびドレインを有する。Ｐ形トランジスタ３４７は、Ｐ
形トランジスタ３４６のドレインと接続されるソース，
ゲートおよびドレインを有する。Ｎ形トランジスタ３４
８は、Ｐ形トランジスタ３４７のドレインと接続される
ドレイン，Ｐ形トランジスタ３４７のゲートと接続され
るゲート，およびＶSSと接続されるソースを有する。イ
ンバータ３４９は、クロック信号ＫＳＤ２を受信する入
力端子，および出力端子を有する。インバータ３５０
は、インバータ３４９の出力端子と接続される入力端
子，およびＰ形トランジスタ３４７とＮ形トランジスタ
３４８の両方のゲートと接続される出力端子を有する。
インバータ３５１は、クロック信号ＫＳＤ２を受信する
入力端子，および出力端子を有する。インバータ３５２
は、インバータ３５１の出力端子と接続される入力端
子，および出力端子を有する。Ｐ形トランジスタ３５３
は、ＶDDと接続されるソース，インバータ３５２の出力
端子と接続されるゲート，およびドレインを有する。Ｎ
形トランジスタ３５４は、Ｐ形トランジスタ３５３のド
レインと接続されるドレイン，Ｐ形トランジスタ３５３
のゲートと接続されるゲート，およびソースを有する。
Ｎ形トランジスタ３５５は、Ｎ形トランジスタ３５４の
ソースと接続されるドレイン，バイアス電圧ＮBIASを受
け取るゲート，およびＶSSと接続されるソースを有す
る。コンデンサ３５６は、Ｐ形トランジスタ３４７のド
レインと接続される第１プレート電極，およびＶSSと接
続される第２プレート電極を有する。コンデンサ３５７
は、ＶDDと接続される第１プレート電極，およびＰ形ト
ランジスタ３５３のドレインと接続される第２プレート
電極を有する。インバータ３５８は、Ｐ形トランジスタ
３４７のドレインと接続される入力端子，および出力端
子を有する。インバータ３５９は、Ｐ形トランジスタ３
５３のドレインと接続される入力端子，および出力端子
を有する。インバータ３６０は、インバータ３５９の出
力端子と接続される入力端子，および出力端子を有す
る。ＮＡＮＤ論理ゲート３６１は、インバータ３５８の
出力端子と接続される第１入力端子，インバータ３６０
の出力端子と接続される第２入力端子，および出力端子
を有する。ＮＡＮＤ論理ゲート３６２は、モード制御信
号ＡＳＹＮＣ＊を受信する第１入力端子，およびＮＡＮ
Ｄ論理ゲート３６１の出力端子と接続される第２入力端
子，および出力端子を有する。ＮＡＮＤ論理ゲート３７
４は、ＮＡＮＤ論理ゲート３６２の出力端子と接続され
る第１入力端子，第２入力端子，および出力端子を有す
る。インバータ３７５は、ＮＡＮＤ論理ゲート３７４の
出力端子と接続される入力端子，および出力端子を有す
る。インバータ３７６は、インバータ３７５の出力端子
と接続される入力端子，およびコラップス検出器出力信
号ＦＩＢＷを発生する出力端子を有する。
れるソース，バイアス電圧ＰBIASを受け取るゲート，お
よびドレインを有する。Ｐ形トランジスタ３４７は、Ｐ
形トランジスタ３４６のドレインと接続されるソース，
ゲートおよびドレインを有する。Ｎ形トランジスタ３４
８は、Ｐ形トランジスタ３４７のドレインと接続される
ドレイン，Ｐ形トランジスタ３４７のゲートと接続され
るゲート，およびＶSSと接続されるソースを有する。イ
ンバータ３４９は、クロック信号ＫＳＤ２を受信する入
力端子，および出力端子を有する。インバータ３５０
は、インバータ３４９の出力端子と接続される入力端
子，およびＰ形トランジスタ３４７とＮ形トランジスタ
３４８の両方のゲートと接続される出力端子を有する。
インバータ３５１は、クロック信号ＫＳＤ２を受信する
入力端子，および出力端子を有する。インバータ３５２
は、インバータ３５１の出力端子と接続される入力端
子，および出力端子を有する。Ｐ形トランジスタ３５３
は、ＶDDと接続されるソース，インバータ３５２の出力
端子と接続されるゲート，およびドレインを有する。Ｎ
形トランジスタ３５４は、Ｐ形トランジスタ３５３のド
レインと接続されるドレイン，Ｐ形トランジスタ３５３
のゲートと接続されるゲート，およびソースを有する。
Ｎ形トランジスタ３５５は、Ｎ形トランジスタ３５４の
ソースと接続されるドレイン，バイアス電圧ＮBIASを受
け取るゲート，およびＶSSと接続されるソースを有す
る。コンデンサ３５６は、Ｐ形トランジスタ３４７のド
レインと接続される第１プレート電極，およびＶSSと接
続される第２プレート電極を有する。コンデンサ３５７
は、ＶDDと接続される第１プレート電極，およびＰ形ト
ランジスタ３５３のドレインと接続される第２プレート
電極を有する。インバータ３５８は、Ｐ形トランジスタ
３４７のドレインと接続される入力端子，および出力端
子を有する。インバータ３５９は、Ｐ形トランジスタ３
５３のドレインと接続される入力端子，および出力端子
を有する。インバータ３６０は、インバータ３５９の出
力端子と接続される入力端子，および出力端子を有す
る。ＮＡＮＤ論理ゲート３６１は、インバータ３５８の
出力端子と接続される第１入力端子，インバータ３６０
の出力端子と接続される第２入力端子，および出力端子
を有する。ＮＡＮＤ論理ゲート３６２は、モード制御信
号ＡＳＹＮＣ＊を受信する第１入力端子，およびＮＡＮ
Ｄ論理ゲート３６１の出力端子と接続される第２入力端
子，および出力端子を有する。ＮＡＮＤ論理ゲート３７
４は、ＮＡＮＤ論理ゲート３６２の出力端子と接続され
る第１入力端子，第２入力端子，および出力端子を有す
る。インバータ３７５は、ＮＡＮＤ論理ゲート３７４の
出力端子と接続される入力端子，および出力端子を有す
る。インバータ３７６は、インバータ３７５の出力端子
と接続される入力端子，およびコラップス検出器出力信
号ＦＩＢＷを発生する出力端子を有する。
【００８４】伝送ゲート３６６は、クロック信号ＫＳＤ
を受信する入力端子，クロック信号ＫCMOS＊を受信する
第１制御端子，クロック信号ＫCMOSを受信する第２制御
端子，および出力端子を有する。伝送ゲート３６７は、
クロック信号ＫＳＤ＊を受信する入力端子，クロック信
号ＫCMOS＊を受信する第１制御端子，クロック信号Ｋ
CMOSを受信する第２制御端子，および出力端子を有す
る。伝送ゲート３６８は、入力端子，クロック信号Ｋ
CMOSを受信する第１制御端子，クロック信号ＫCMOS＊を
受信する第２制御端子，および伝送ゲート３６６の出力
端子と接続される出力端子を有する。伝送ゲート３６９
は、入力端子，クロック信号ＫCMOSを受信する第１制御
端子，クロック信号ＫCMOS＊を受信する第２制御端子，
および伝送ゲート３６７の出力端子と接続される出力端
子を有する。インバータ３７０は、伝送ゲート３６６の
出力端子と接続される入力端子，および伝送ゲート３６
９の入力端子と接続される出力端子を有する。インバー
タ３７１は、伝送ゲート３６７の出力端子と接続される
入力端子，および伝送ゲート３６８の入力端子と接続さ
れる出力端子を有する。伝送ゲート３７２は、インバー
タ３７０の出力端子と接続される入力端子，クロック信
号ＫCMOSを受信する第１制御端子，クロック信号ＫCMOS
＊を受信する第２制御端子，および出力端子を有する。
インバータ３７３は、伝送ゲート３７２の出力端子と接
続される入力端子，およびＮＡＮＤ論理ゲート３７４の
第２入力端子と接続される出力端子を有する。
を受信する入力端子，クロック信号ＫCMOS＊を受信する
第１制御端子，クロック信号ＫCMOSを受信する第２制御
端子，および出力端子を有する。伝送ゲート３６７は、
クロック信号ＫＳＤ＊を受信する入力端子，クロック信
号ＫCMOS＊を受信する第１制御端子，クロック信号Ｋ
CMOSを受信する第２制御端子，および出力端子を有す
る。伝送ゲート３６８は、入力端子，クロック信号Ｋ
CMOSを受信する第１制御端子，クロック信号ＫCMOS＊を
受信する第２制御端子，および伝送ゲート３６６の出力
端子と接続される出力端子を有する。伝送ゲート３６９
は、入力端子，クロック信号ＫCMOSを受信する第１制御
端子，クロック信号ＫCMOS＊を受信する第２制御端子，
および伝送ゲート３６７の出力端子と接続される出力端
子を有する。インバータ３７０は、伝送ゲート３６６の
出力端子と接続される入力端子，および伝送ゲート３６
９の入力端子と接続される出力端子を有する。インバー
タ３７１は、伝送ゲート３６７の出力端子と接続される
入力端子，および伝送ゲート３６８の入力端子と接続さ
れる出力端子を有する。伝送ゲート３７２は、インバー
タ３７０の出力端子と接続される入力端子，クロック信
号ＫCMOSを受信する第１制御端子，クロック信号ＫCMOS
＊を受信する第２制御端子，および出力端子を有する。
インバータ３７３は、伝送ゲート３７２の出力端子と接
続される入力端子，およびＮＡＮＤ論理ゲート３７４の
第２入力端子と接続される出力端子を有する。
【００８５】コラップス検出器２６６は、図１１のコラ
ップス検出器８８と同様の方法で動作するが、コラップ
ス検出器回路２６６が、１８０度移相検出器部分３６５
を含む点は異なる。コラップス検出器回路２６６はＣＭ
ＯＳレベル信号を受信するので、コラップス検出器回路
８８で必要とされるような、レベル変換器回路は必要な
い。遅延クロック信号ＫＳＤは、図１２に示すようにク
ロック信号ＫCMOSから生成されることに注意されたい。
ップス検出器８８と同様の方法で動作するが、コラップ
ス検出器回路２６６が、１８０度移相検出器部分３６５
を含む点は異なる。コラップス検出器回路２６６はＣＭ
ＯＳレベル信号を受信するので、コラップス検出器回路
８８で必要とされるような、レベル変換器回路は必要な
い。遅延クロック信号ＫＳＤは、図１２に示すようにク
ロック信号ＫCMOSから生成されることに注意されたい。
【００８６】１８０度移相検出器部分３６５は、遅延ク
ロック信号ＫＳＤが、クロック信号ＫCMOSから１８０度
以上位相が外れているか否かを検出する働きをする。ク
ロック信号ＫCMOS＊が論理低で、クロック信号ＫCMOSが
論理高のとき、伝送ゲート３６６，３６７は導通状態に
なり、これにより遅延クロック信号ＫＳＤおよびＫＳＤ
＊の状態を伝搬できる。クロック信号ＫCMOS＊が立上
り、クロック信号ＫCMOSが立下るとき、伝送ゲート３６
６，３６７は実質的に非導通状態になり、遅延クロック
信号ＫＳＤおよびＫＳＤ＊の状態が、伝送ゲート３６
８，３６９およびインバータ３７０，３７１によってラ
ッチされる。ついで、遅延クロック信号ＫＳＤ／ＫＳＤ
＊のラッチされた論理状態が、伝送ゲート３７２を介し
てＮＡＮＤ論理ゲート３７４に与えられる。このため、
遅延クロック信号ＫＳＤが、クロック信号ＫCMOSから１
８０度以上位相が外れる場合には、クロック信号ＫCMOS
が立下るとき、遅延クロック信号ＫＳＤの論理状態は論
理低になる。クロック信号ＫＳＤが、クロック信号Ｋ
CMOSとの位相外れが０度から１８０度の間の場合には、
クロック信号ＫＳＤの論理状態は論理高になる。好適な
実施例では、遅延クロック信号ＫＳＤは常に０度以上に
なる。それは、クロック信号ＫCMOSから遅延クロック信
号ＫＳＤまでの遅延が最小になるからである。ひとたび
遅延クロック信号ＫＳＤの論理状態がラッチされると、
１８０度移相検出器部分３６５は、遅延クロック信号Ｋ
ＳＤが、クロック信号ＫCMOSから１８０度以上位相が外
れるか否かを判断できる。遅延クロック信号ＫＳＤが、
クロック信号ＫCMOSから１８０度以上位相が外れる場合
には、遅延クロック信号ＫＳＤの伝搬遅延を少なくする
ため、コラップス検出器出力信号ＦＩＢＷが、論理高と
してアサートされる。これによって、制御遅延ロック・
ループ５２が、誤ったクロック・サイクルと同期され
て、データがメモリ・アレー２２の誤ったメモリ・セル
に書き込まれるのを防ぐ。遅延クロック信号ＫＳＤが、
クロック信号ＫCMOSから１８０度以内にあって、リター
ド信号ＦＩＢＷが論理低にある場合には、Ｎ形トランジ
スタ３４０（図１５）は非導通状態になり、制御電圧Ｖ
ＣＯＮの値に影響を及ぼさない。
ロック信号ＫＳＤが、クロック信号ＫCMOSから１８０度
以上位相が外れているか否かを検出する働きをする。ク
ロック信号ＫCMOS＊が論理低で、クロック信号ＫCMOSが
論理高のとき、伝送ゲート３６６，３６７は導通状態に
なり、これにより遅延クロック信号ＫＳＤおよびＫＳＤ
＊の状態を伝搬できる。クロック信号ＫCMOS＊が立上
り、クロック信号ＫCMOSが立下るとき、伝送ゲート３６
６，３６７は実質的に非導通状態になり、遅延クロック
信号ＫＳＤおよびＫＳＤ＊の状態が、伝送ゲート３６
８，３６９およびインバータ３７０，３７１によってラ
ッチされる。ついで、遅延クロック信号ＫＳＤ／ＫＳＤ
＊のラッチされた論理状態が、伝送ゲート３７２を介し
てＮＡＮＤ論理ゲート３７４に与えられる。このため、
遅延クロック信号ＫＳＤが、クロック信号ＫCMOSから１
８０度以上位相が外れる場合には、クロック信号ＫCMOS
が立下るとき、遅延クロック信号ＫＳＤの論理状態は論
理低になる。クロック信号ＫＳＤが、クロック信号Ｋ
CMOSとの位相外れが０度から１８０度の間の場合には、
クロック信号ＫＳＤの論理状態は論理高になる。好適な
実施例では、遅延クロック信号ＫＳＤは常に０度以上に
なる。それは、クロック信号ＫCMOSから遅延クロック信
号ＫＳＤまでの遅延が最小になるからである。ひとたび
遅延クロック信号ＫＳＤの論理状態がラッチされると、
１８０度移相検出器部分３６５は、遅延クロック信号Ｋ
ＳＤが、クロック信号ＫCMOSから１８０度以上位相が外
れるか否かを判断できる。遅延クロック信号ＫＳＤが、
クロック信号ＫCMOSから１８０度以上位相が外れる場合
には、遅延クロック信号ＫＳＤの伝搬遅延を少なくする
ため、コラップス検出器出力信号ＦＩＢＷが、論理高と
してアサートされる。これによって、制御遅延ロック・
ループ５２が、誤ったクロック・サイクルと同期され
て、データがメモリ・アレー２２の誤ったメモリ・セル
に書き込まれるのを防ぐ。遅延クロック信号ＫＳＤが、
クロック信号ＫCMOSから１８０度以内にあって、リター
ド信号ＦＩＢＷが論理低にある場合には、Ｎ形トランジ
スタ３４０（図１５）は非導通状態になり、制御電圧Ｖ
ＣＯＮの値に影響を及ぼさない。
【００８７】モード制御信号ＡＳＹＮＣ＊は、それが論
理低のとき、コラップス検出器回路２６６をディスエー
ブルにして、メモリ２０が、非同期モードで動作してい
ることを示す。
理低のとき、コラップス検出器回路２６６をディスエー
ブルにして、メモリ２０が、非同期モードで動作してい
ることを示す。
【００８８】図１７は、ビット・ライン負荷３８０を一
部回路図形式、一部論理図形式で示したもので、この負
荷は、図１のビット・ライン負荷／書込みドライバ３０
の一部分である。ビット・ライン負荷３８０は、Ｐ形ト
ランジスタ３８１，３８４，３８７，３８８，３９０，
３９１，３９３，３９４，３９６，３９９，４０２，４
０４，Ｎ形トランジスタ３８２，３８３，３８５，３８
６，３９２，３９７，３９８，４００，４０１，ＮＰＮ
トランジスタ３８９，４０３，およびＮＡＮＤ論理ゲー
ト３９５を含む。
部回路図形式、一部論理図形式で示したもので、この負
荷は、図１のビット・ライン負荷／書込みドライバ３０
の一部分である。ビット・ライン負荷３８０は、Ｐ形ト
ランジスタ３８１，３８４，３８７，３８８，３９０，
３９１，３９３，３９４，３９６，３９９，４０２，４
０４，Ｎ形トランジスタ３８２，３８３，３８５，３８
６，３９２，３９７，３９８，４００，４０１，ＮＰＮ
トランジスタ３８９，４０３，およびＮＡＮＤ論理ゲー
ト３９５を含む。
【００８９】Ｐ形トランジスタ３８１は、書込み制御信
号ＷＣＱを受信する第１ドレイン／ソース端子，データ
信号ＤＡＴＡを受信するゲート，および第２ドレイン／
ソース端子を有する。Ｎ形トランジスタ３８２は、Ｐ形
トランジスタ３８１の第２ドレイン／ソース端子と接続
されるドレイン，バイアス電圧ＮBIASを受け取るゲー
ト，およびＶSSと接続されるソースを有する。Ｎ形トラ
ンジスタ３８３は、Ｐ形トランジスタ３８１の第２ドレ
イン／ソース端子と接続されるドレイン，ゲート，およ
びＶSSと接続されるソースを有する。Ｐ形トランジスタ
３８４は、ＶDDと接続されるソース，Ｎ形トランジスタ
３８３のドレインと接続されるゲート，およびドレイン
を有する。Ｎ形トランジスタ３８５は、Ｐ形トランジス
タ３８４のドレインと接続されるドレイン，Ｎ形トラン
ジスタ３８３のドレインと接続されるゲート，およびＶ
SSと接続されるソースを有する。Ｎ形トランジスタ３８
６は、ビット・ラインＢＬと接続されるドレイン，Ｎ形
トランジスタ３８５のゲートと接続されるゲート，およ
びＶssと接続されるソースを有する。Ｐ形トランジスタ
３８７は、Ｎ形トランジスタ３８５のドレインと接続さ
れる第１ドレイン／ソース端子，書込み制御信号ＷＣＱ
を受信するゲート，および第２ドレイン／ソース端子を
有する。Ｐ形トランジスタ３８８は、Ｎ形トランジスタ
３８５のドレインと接続される第１ドレイン／ソース端
子，ＶSSと接続されるゲート，およびビット・ラインＢ
Ｌと接続される第２ドレイン／ソース端子を有する。Ｎ
ＰＮトランジスタ３８９は、ＶDDと接続されるコレク
タ，Ｎ形トランジスタ３８５のドレインと接続されるベ
ース，およびビット・ラインＢＬと接続されるエミッタ
を有する。Ｐ形トランジスタ３９０は、ＶDDと接続され
るソース，書込み制御信号ＷＣＱを受信するゲート，お
よびビット・ラインＢＬと接続されるドレインを有す
る。Ｐ形トランジスタ３９１は、ＶDDと接続されるソー
ス，ゲート，およびドレインを有する。Ｎ形トランジス
タ３９２は、Ｐ形トランジスタ３９１のドレインと接続
されるドレイン，Ｐ形トランジスタ３９１のゲートと接
続されるゲート，および書込み制御信号ＷＣＱを受信す
るソースを有する。Ｐ形トランジスタ３９３は、ビット
・ラインＢＬと接続される第１ドレイン／ソース端子，
Ｐ形トランジスタ３９１のドレインと接続されるゲー
ト，およびビット・ラインＢＬ＊と接続される第２ドレ
イン／ソース端子を有する。Ｐ形トランジスタ３９４
は、ビット・ラインＢＬと接続される第１ドレイン／ソ
ース端子，「ＧＥＱ＊」と称される大域等化信号を受信
するゲート，およびビット・ラインＢＬ＊と接続される
第２ドレイン／ソース端子を有する。ＮＡＮＤ論理ゲー
ト３９５は、ビット・ラインＢＬと接続される第１入力
端子，ビット・ラインＢＬ＊と接続される第２入力端
子，およびＮ形トランジスタ３８３のゲート、およびＰ
形トランジスタ３９１とＮ形トランジスタ３９２の両方
のゲートと接続される出力端子を有する。Ｐ形トランジ
スタ３９６は、書込み制御信号ＷＣＱを受信する第１ド
レイン／ソース端子，データ信号ＤＡＴＡ＊を受信する
ゲート，および第２ドレイン／ソース端子を有する。Ｎ
形トランジスタ３９７は、Ｐ形トランジスタ３９６の第
２ドレイン／ソース端子と接続されるドレイン，バイア
ス電圧ＮBIASを受け取るゲート，およびＶSSと接続され
るソースを有する。Ｎ形トランジスタ３９８は、Ｎ形ト
ランジスタ３９７のドレインと接続されるドレイン，Ｎ
ＡＮＤ論理ゲート３９５の出力端子と接続されるゲー
ト，およびＶSSと接続されるソースを有する。Ｐ形トラ
ンジスタ３９９は、ＶDDと接続されるソース，Ｎ形トラ
ンジスタ３９７のドレインと接続されるゲート，および
Ｐ形トランジスタ３８７の第２ドレイン／ソース端子と
接続されるドレインを有する。Ｎ形トランジスタ４００
は、Ｐ形トランジスタ３９９のドレインと接続されるド
レイン，Ｐ形トランジスタ３９９のゲートと接続される
ゲート，およびＶSSと接続されるソースを有する。Ｎ形
トランジスタ４０１は、ビット・ラインＢＬ＊と接続さ
れるドレイン，Ｐ形トランジスタ３９９のゲートと接続
されるゲート，およびＶSSと接続されるソースを有す
る。Ｐ形トランジスタ４０２は、Ｐ形トランジスタ３９
９のドレインと接続される第１ドレイン／ソース端子，
ＶSSと接続されるゲート，およびビット・ラインＢＬ＊
と接続される第２ドレイン／ソース端子を有する。ＮＰ
Ｎトランジスタ４０３は、ＶDDと接続されるコレクタ，
Ｎ形トランジスタ４００のドレインと接続されるベー
ス，およびビット・ラインＢＬ＊と接続されるエミッタ
を有する。Ｐ形トランジスタ４０４は、ＶDDと接続され
るソース，書込み制御信号ＷＣＱを受信するゲート，お
よびビット・ラインＢＬ＊と接続されるドレインを有す
る。
号ＷＣＱを受信する第１ドレイン／ソース端子，データ
信号ＤＡＴＡを受信するゲート，および第２ドレイン／
ソース端子を有する。Ｎ形トランジスタ３８２は、Ｐ形
トランジスタ３８１の第２ドレイン／ソース端子と接続
されるドレイン，バイアス電圧ＮBIASを受け取るゲー
ト，およびＶSSと接続されるソースを有する。Ｎ形トラ
ンジスタ３８３は、Ｐ形トランジスタ３８１の第２ドレ
イン／ソース端子と接続されるドレイン，ゲート，およ
びＶSSと接続されるソースを有する。Ｐ形トランジスタ
３８４は、ＶDDと接続されるソース，Ｎ形トランジスタ
３８３のドレインと接続されるゲート，およびドレイン
を有する。Ｎ形トランジスタ３８５は、Ｐ形トランジス
タ３８４のドレインと接続されるドレイン，Ｎ形トラン
ジスタ３８３のドレインと接続されるゲート，およびＶ
SSと接続されるソースを有する。Ｎ形トランジスタ３８
６は、ビット・ラインＢＬと接続されるドレイン，Ｎ形
トランジスタ３８５のゲートと接続されるゲート，およ
びＶssと接続されるソースを有する。Ｐ形トランジスタ
３８７は、Ｎ形トランジスタ３８５のドレインと接続さ
れる第１ドレイン／ソース端子，書込み制御信号ＷＣＱ
を受信するゲート，および第２ドレイン／ソース端子を
有する。Ｐ形トランジスタ３８８は、Ｎ形トランジスタ
３８５のドレインと接続される第１ドレイン／ソース端
子，ＶSSと接続されるゲート，およびビット・ラインＢ
Ｌと接続される第２ドレイン／ソース端子を有する。Ｎ
ＰＮトランジスタ３８９は、ＶDDと接続されるコレク
タ，Ｎ形トランジスタ３８５のドレインと接続されるベ
ース，およびビット・ラインＢＬと接続されるエミッタ
を有する。Ｐ形トランジスタ３９０は、ＶDDと接続され
るソース，書込み制御信号ＷＣＱを受信するゲート，お
よびビット・ラインＢＬと接続されるドレインを有す
る。Ｐ形トランジスタ３９１は、ＶDDと接続されるソー
ス，ゲート，およびドレインを有する。Ｎ形トランジス
タ３９２は、Ｐ形トランジスタ３９１のドレインと接続
されるドレイン，Ｐ形トランジスタ３９１のゲートと接
続されるゲート，および書込み制御信号ＷＣＱを受信す
るソースを有する。Ｐ形トランジスタ３９３は、ビット
・ラインＢＬと接続される第１ドレイン／ソース端子，
Ｐ形トランジスタ３９１のドレインと接続されるゲー
ト，およびビット・ラインＢＬ＊と接続される第２ドレ
イン／ソース端子を有する。Ｐ形トランジスタ３９４
は、ビット・ラインＢＬと接続される第１ドレイン／ソ
ース端子，「ＧＥＱ＊」と称される大域等化信号を受信
するゲート，およびビット・ラインＢＬ＊と接続される
第２ドレイン／ソース端子を有する。ＮＡＮＤ論理ゲー
ト３９５は、ビット・ラインＢＬと接続される第１入力
端子，ビット・ラインＢＬ＊と接続される第２入力端
子，およびＮ形トランジスタ３８３のゲート、およびＰ
形トランジスタ３９１とＮ形トランジスタ３９２の両方
のゲートと接続される出力端子を有する。Ｐ形トランジ
スタ３９６は、書込み制御信号ＷＣＱを受信する第１ド
レイン／ソース端子，データ信号ＤＡＴＡ＊を受信する
ゲート，および第２ドレイン／ソース端子を有する。Ｎ
形トランジスタ３９７は、Ｐ形トランジスタ３９６の第
２ドレイン／ソース端子と接続されるドレイン，バイア
ス電圧ＮBIASを受け取るゲート，およびＶSSと接続され
るソースを有する。Ｎ形トランジスタ３９８は、Ｎ形ト
ランジスタ３９７のドレインと接続されるドレイン，Ｎ
ＡＮＤ論理ゲート３９５の出力端子と接続されるゲー
ト，およびＶSSと接続されるソースを有する。Ｐ形トラ
ンジスタ３９９は、ＶDDと接続されるソース，Ｎ形トラ
ンジスタ３９７のドレインと接続されるゲート，および
Ｐ形トランジスタ３８７の第２ドレイン／ソース端子と
接続されるドレインを有する。Ｎ形トランジスタ４００
は、Ｐ形トランジスタ３９９のドレインと接続されるド
レイン，Ｐ形トランジスタ３９９のゲートと接続される
ゲート，およびＶSSと接続されるソースを有する。Ｎ形
トランジスタ４０１は、ビット・ラインＢＬ＊と接続さ
れるドレイン，Ｐ形トランジスタ３９９のゲートと接続
されるゲート，およびＶSSと接続されるソースを有す
る。Ｐ形トランジスタ４０２は、Ｐ形トランジスタ３９
９のドレインと接続される第１ドレイン／ソース端子，
ＶSSと接続されるゲート，およびビット・ラインＢＬ＊
と接続される第２ドレイン／ソース端子を有する。ＮＰ
Ｎトランジスタ４０３は、ＶDDと接続されるコレクタ，
Ｎ形トランジスタ４００のドレインと接続されるベー
ス，およびビット・ラインＢＬ＊と接続されるエミッタ
を有する。Ｐ形トランジスタ４０４は、ＶDDと接続され
るソース，書込み制御信号ＷＣＱを受信するゲート，お
よびビット・ラインＢＬ＊と接続されるドレインを有す
る。
【００９０】メモリ２０の読取りサイクル中、書込み制
御信号ＷＣＱは論理低になり、これにより、Ｐ形負荷ト
ランジスタ３９０，４０４は導通状態になる。Ｐ形負荷
トランジスタ３９０，４０４は、ビット・ラインＢＬ，
ＢＬ＊をＶDDへと引き上げ、メモリ・アレー２２のメモ
リ・セルの負荷デバイスとして機能する。大域等化信号
ＧＥＱ＊は論理高になり、Ｐ形トランジスタ３９４を実
質的に非導通状態にする。書込み動作を実施すべきと
き、差動データ信号ＤＡＴＡおよびＤＡＴＡ＊は最初、
選択したメモリ・セルに書き込まれるデータに対応する
論理状態に設定され、ついで書込み制御信号ＷＣＱが論
理高として発生し、これにより、データ信号ＤＡＴＡ／
ＤＡＴＡ＊が、Ｐ形トランジスタ３８４，３９９のゲー
トに与えられる。論理高信号は、データ信号ＤＡＴＡま
たはＤＡＴＡ＊のどちらが論理低であるかに依存して、
Ｐ形トランジスタ３８１，３９６のいずれかを介して転
送される。論理高信号は、Ｐ形トランジスタ３８４をオ
フ、またはＮ形トランジスタ３８６をオンにするか（ビ
ット・ラインＢＬは低になる）、またはＰ形トランジス
タ３９９をオフ、Ｎ形トランジスタ４０１をオンにする
（この場合はビット・ラインＢＬ＊は低に下げられる）
方向に進む。低の値は、メモリ・アレー２２の選択した
メモリ・セルに転送される。ビット・ラインＢＬまたは
ＢＬ＊の１つが低に下げられるとき、ＮＡＮＤ論理ゲー
ト３９５の出力端子は論理高にされ、これにより、Ｎ形
トランジスタ３８３，３９８がオンになる。
御信号ＷＣＱは論理低になり、これにより、Ｐ形負荷ト
ランジスタ３９０，４０４は導通状態になる。Ｐ形負荷
トランジスタ３９０，４０４は、ビット・ラインＢＬ，
ＢＬ＊をＶDDへと引き上げ、メモリ・アレー２２のメモ
リ・セルの負荷デバイスとして機能する。大域等化信号
ＧＥＱ＊は論理高になり、Ｐ形トランジスタ３９４を実
質的に非導通状態にする。書込み動作を実施すべきと
き、差動データ信号ＤＡＴＡおよびＤＡＴＡ＊は最初、
選択したメモリ・セルに書き込まれるデータに対応する
論理状態に設定され、ついで書込み制御信号ＷＣＱが論
理高として発生し、これにより、データ信号ＤＡＴＡ／
ＤＡＴＡ＊が、Ｐ形トランジスタ３８４，３９９のゲー
トに与えられる。論理高信号は、データ信号ＤＡＴＡま
たはＤＡＴＡ＊のどちらが論理低であるかに依存して、
Ｐ形トランジスタ３８１，３９６のいずれかを介して転
送される。論理高信号は、Ｐ形トランジスタ３８４をオ
フ、またはＮ形トランジスタ３８６をオンにするか（ビ
ット・ラインＢＬは低になる）、またはＰ形トランジス
タ３９９をオフ、Ｎ形トランジスタ４０１をオンにする
（この場合はビット・ラインＢＬ＊は低に下げられる）
方向に進む。低の値は、メモリ・アレー２２の選択した
メモリ・セルに転送される。ビット・ラインＢＬまたは
ＢＬ＊の１つが低に下げられるとき、ＮＡＮＤ論理ゲー
ト３９５の出力端子は論理高にされ、これにより、Ｎ形
トランジスタ３８３，３９８がオンになる。
【００９１】書込み制御信号ＷＣＱが論理低に復帰し
て、書込みサイクルの終わりを知らせるとき、Ｎ形トラ
ンジスタ３８３，３９８のドレインのうち、書込みサイ
クル中、論理高だったものが放電され、Ｐ形トランジス
タ３８４，３９９のいずれか，およびＮＰＮトランジス
タ３８９，４０３のいずれかをオンにする。これによ
り、低ビット・ラインは論理高に復帰する。また、Ｐ形
トランジスタ３８７はオンになって、バイポーラ・トラ
ンジスタ４０３，３８９のベースを短絡させるのを助け
て、ビット・ラインＢＬおよびＢＬ＊の等化向上を達成
する。また、論理低の書込み制御信号ＷＣＱは、Ｐ形ト
ランジスタ３９０，４０４をオンにして、ビット・ライ
ンＢＬおよびＢＬ＊を論理高に戻すまたはプリチャージ
（prechargeするのを助ける。ＮＡＮＤ論理ゲート３９
５の出力端子が論理高になるのは、ＢＬまたはＢＬ＊の
いずれかが論理低のときの結果であり、Ｎ形トランジス
タ３９２をオンにして、これにより、Ｐ形トランジスタ
３９３のゲートを低に引き下げて、Ｐ形トランジスタ３
９３を導通状態にする。Ｐ形トランジスタ３９３は、ビ
ット・ラインＢＬおよびＢＬ＊の差動電圧を等化する。
ＮＡＮＤ論理ゲート３９５の出力端子は、ビット・ライ
ンＢＬおよびＢＬ＊の差動電圧が等化されるときに、論
理低に復帰する。ビット・ライン対の状態を検出し、書
き込まれたまたは読み取られたビット・ライン対のプリ
チャージおよび等化を自動的に開始することにより、ビ
ット・ライン対は、次の読取りサイクルに対する準備が
早く整う。大域等化信号ＧＥＱ＊は、書込みサイクルの
終わりに生成されて、書込みが行われていたメモリ・ア
レー２２のブロック内のすべてのカラムを等化する。こ
の信号は、隣接するビット・ライン対への書込みから生
成されたノイズによって発生したビット・ライン対の差
動電圧を等化する。
て、書込みサイクルの終わりを知らせるとき、Ｎ形トラ
ンジスタ３８３，３９８のドレインのうち、書込みサイ
クル中、論理高だったものが放電され、Ｐ形トランジス
タ３８４，３９９のいずれか，およびＮＰＮトランジス
タ３８９，４０３のいずれかをオンにする。これによ
り、低ビット・ラインは論理高に復帰する。また、Ｐ形
トランジスタ３８７はオンになって、バイポーラ・トラ
ンジスタ４０３，３８９のベースを短絡させるのを助け
て、ビット・ラインＢＬおよびＢＬ＊の等化向上を達成
する。また、論理低の書込み制御信号ＷＣＱは、Ｐ形ト
ランジスタ３９０，４０４をオンにして、ビット・ライ
ンＢＬおよびＢＬ＊を論理高に戻すまたはプリチャージ
（prechargeするのを助ける。ＮＡＮＤ論理ゲート３９
５の出力端子が論理高になるのは、ＢＬまたはＢＬ＊の
いずれかが論理低のときの結果であり、Ｎ形トランジス
タ３９２をオンにして、これにより、Ｐ形トランジスタ
３９３のゲートを低に引き下げて、Ｐ形トランジスタ３
９３を導通状態にする。Ｐ形トランジスタ３９３は、ビ
ット・ラインＢＬおよびＢＬ＊の差動電圧を等化する。
ＮＡＮＤ論理ゲート３９５の出力端子は、ビット・ライ
ンＢＬおよびＢＬ＊の差動電圧が等化されるときに、論
理低に復帰する。ビット・ライン対の状態を検出し、書
き込まれたまたは読み取られたビット・ライン対のプリ
チャージおよび等化を自動的に開始することにより、ビ
ット・ライン対は、次の読取りサイクルに対する準備が
早く整う。大域等化信号ＧＥＱ＊は、書込みサイクルの
終わりに生成されて、書込みが行われていたメモリ・ア
レー２２のブロック内のすべてのカラムを等化する。こ
の信号は、隣接するビット・ライン対への書込みから生
成されたノイズによって発生したビット・ライン対の差
動電圧を等化する。
【００９２】プルダウンＮ形トランジスタ３８３，３９
８のソースを、ＶSSと直接接続させることによって、ビ
ット・ライン負荷回路３８０は、メモリ２０の書込みサ
イクルを高速で発生できる。また、ビット・ライン対
は、一般に余り駆動能力を持たないＭＯＳトランジスタ
より寧ろ、ＮＰＮトランジスタ３８９，４０３を使用す
ることにより、高速でプリチャージできる。またビット
・ラインＢＬおよびＢＬ＊の状態を検出して、読取りサ
イクル後にビット・ライン対を自動的に等化することに
より、書込みリカバリが最小遅延で発生する。
８のソースを、ＶSSと直接接続させることによって、ビ
ット・ライン負荷回路３８０は、メモリ２０の書込みサ
イクルを高速で発生できる。また、ビット・ライン対
は、一般に余り駆動能力を持たないＭＯＳトランジスタ
より寧ろ、ＮＰＮトランジスタ３８９，４０３を使用す
ることにより、高速でプリチャージできる。またビット
・ラインＢＬおよびＢＬ＊の状態を検出して、読取りサ
イクル後にビット・ライン対を自動的に等化することに
より、書込みリカバリが最小遅延で発生する。
【００９３】図１８は、３段パイプライン・モードにお
ける図１のメモリ２０の各種信号のタイミング・ダイヤ
グラムを示す。但し、図１８のタイミング・ダイヤグラ
ムは一定の縮尺で描かれてはいない。クロック信号ＣＬ
Ｋの立上り区間が、データ信号ＭＵＸを生成する。クロ
ック信号ＣＬＫの立下り区間がクロック信号ＭＤ９０を
生成する。内部メモリ伝搬遅延後、データ信号ＭＵＸが
状態を変化し、またダミー経路４６（図４）を介した遅
延後、クロック信号ＭＤ９０が状態を変化する。クロッ
ク信号ＭＤ９０は、データ信号ＭＵＸのデータ有効時間
の中央ポイントで状態を変化させる。データ信号ＭＵＸ
は、クロック信号ＭＤ９０が論理高のときにデータ信号
ＭＵＸ１になる。データ信号ＭＵＸ２は、クロック信号
ＭＤ９０が論理低のときに発生する。ついでクロック信
号ＫＵは、データ信号ＭＵＸ１およびＭＵＸ２を捕捉
し、これらを、データ信号ＱＰＡＤとして出力に与え
る。データ信号ＭＵＸ１およびＭＵＸ２は、データ信号
ＭＵＸの周波数の約２分の１で変化しているので、遅延
クロック信号ＫＵは、データ信号ＭＵＸ１およびＭＵＸ
２を捕捉する妥当性ウインドウがより広い。３段パイプ
ライン・モードでは、サイクル０でアドレスＡ０に対応
するデータは、サイクル「３」の有効出力データである
ので、３段パイプラインを提供する。ダミー出力信号Ｑ
ＤＵＭは、遅延クロック信号ＫＵから生成され、遅延ク
ロック信号ＫＵの遅延を追跡して、遅延クロック信号Ｋ
Ｕの遅延を制御する。データ信号ＱＰＡＤと異なり、ダ
ミー出力信号ＱＤＵＭは、遅延クロック信号ＫＵの各サ
イクル中に状態を変化させる。データ信号ＱＰＡＤは、
どのクロック・サイクルでも変化する必要がないので、
アービタ回路８６によって使用されない。
ける図１のメモリ２０の各種信号のタイミング・ダイヤ
グラムを示す。但し、図１８のタイミング・ダイヤグラ
ムは一定の縮尺で描かれてはいない。クロック信号ＣＬ
Ｋの立上り区間が、データ信号ＭＵＸを生成する。クロ
ック信号ＣＬＫの立下り区間がクロック信号ＭＤ９０を
生成する。内部メモリ伝搬遅延後、データ信号ＭＵＸが
状態を変化し、またダミー経路４６（図４）を介した遅
延後、クロック信号ＭＤ９０が状態を変化する。クロッ
ク信号ＭＤ９０は、データ信号ＭＵＸのデータ有効時間
の中央ポイントで状態を変化させる。データ信号ＭＵＸ
は、クロック信号ＭＤ９０が論理高のときにデータ信号
ＭＵＸ１になる。データ信号ＭＵＸ２は、クロック信号
ＭＤ９０が論理低のときに発生する。ついでクロック信
号ＫＵは、データ信号ＭＵＸ１およびＭＵＸ２を捕捉
し、これらを、データ信号ＱＰＡＤとして出力に与え
る。データ信号ＭＵＸ１およびＭＵＸ２は、データ信号
ＭＵＸの周波数の約２分の１で変化しているので、遅延
クロック信号ＫＵは、データ信号ＭＵＸ１およびＭＵＸ
２を捕捉する妥当性ウインドウがより広い。３段パイプ
ライン・モードでは、サイクル０でアドレスＡ０に対応
するデータは、サイクル「３」の有効出力データである
ので、３段パイプラインを提供する。ダミー出力信号Ｑ
ＤＵＭは、遅延クロック信号ＫＵから生成され、遅延ク
ロック信号ＫＵの遅延を追跡して、遅延クロック信号Ｋ
Ｕの遅延を制御する。データ信号ＱＰＡＤと異なり、ダ
ミー出力信号ＱＤＵＭは、遅延クロック信号ＫＵの各サ
イクル中に状態を変化させる。データ信号ＱＰＡＤは、
どのクロック・サイクルでも変化する必要がないので、
アービタ回路８６によって使用されない。
【００９４】図１９は、２段パイプライン・モードにお
ける、図１のメモリ２０の各種信号のタイミング・ダイ
ヤグラムを示す。但し、図１８のダイミング・ダイヤグ
ラムは一定の縮尺で描かれていない。２段パイプライン
・モードでは、アドレスＡ０に対応するデータはサイク
ル「０」で捕捉され、サイクル「２」で有効な出力デー
タとして与えられ、これにより、２段パイプラインを提
供する。図２を参照して述べたように、これを達成する
には、遅延クロック信号ＫＵの内部状態を反転させて、
データ信号ＭＵＸ１およびＭＵＸ２がＫＵの反対のエッ
ジで捕捉されて、これらデータ信号を２サイクル後にメ
モリ２０の出力に与えるようにする。図１９を見て分か
るように、これによって、３段パイプライン・モードと
比較して、クロック信号ＫＵが誤ったデータを捕捉する
までのクロック信号ＣＬＫの周波数が低くなり、クロッ
ク・サイクル・タイムの最高制限を上昇できる。
ける、図１のメモリ２０の各種信号のタイミング・ダイ
ヤグラムを示す。但し、図１８のダイミング・ダイヤグ
ラムは一定の縮尺で描かれていない。２段パイプライン
・モードでは、アドレスＡ０に対応するデータはサイク
ル「０」で捕捉され、サイクル「２」で有効な出力デー
タとして与えられ、これにより、２段パイプラインを提
供する。図２を参照して述べたように、これを達成する
には、遅延クロック信号ＫＵの内部状態を反転させて、
データ信号ＭＵＸ１およびＭＵＸ２がＫＵの反対のエッ
ジで捕捉されて、これらデータ信号を２サイクル後にメ
モリ２０の出力に与えるようにする。図１９を見て分か
るように、これによって、３段パイプライン・モードと
比較して、クロック信号ＫＵが誤ったデータを捕捉する
までのクロック信号ＣＬＫの周波数が低くなり、クロッ
ク・サイクル・タイムの最高制限を上昇できる。
【００９５】図２０は、非同期モードにおける読取りサ
イクルおよび書込みサイクル中の、図１のメモリ２０の
各種信号のタイミング・ダイヤグラムを示す。但し、図
１８は一定の縮尺で描かれていない。非同期モードで
は、データ信号ＱＰＡＤは、クロック信号ＣＬＫの立上
り区間の後、可能な限り早く有効になる。これは、出力
レジスタ３４が、フロー・スルー・モードにあるからで
ある。書込みサイクル中、出力イネーブル・レジスタ４
８もフロー・スルー・モードにあるので、メモリ２０の
出力は、書込みイネーブル信号Ｗ＊が論理低として与え
られてから比較的早期に、論理低になる。また、書込み
サイクル中、遅延クロック信号ＫＳＤは、最大伝搬遅延
の後に発生し、その結果、書込みアドレス・セットアッ
プ時間，書込みパルス幅時間，および書込みアドレス保
持時間のマージンが比較的大きくなる。書込み制御信号
ＷＣＱの幅は、クロック信号ＣＬＫのサイクルの約２分
の１に等しいことに注意されたい。
イクルおよび書込みサイクル中の、図１のメモリ２０の
各種信号のタイミング・ダイヤグラムを示す。但し、図
１８は一定の縮尺で描かれていない。非同期モードで
は、データ信号ＱＰＡＤは、クロック信号ＣＬＫの立上
り区間の後、可能な限り早く有効になる。これは、出力
レジスタ３４が、フロー・スルー・モードにあるからで
ある。書込みサイクル中、出力イネーブル・レジスタ４
８もフロー・スルー・モードにあるので、メモリ２０の
出力は、書込みイネーブル信号Ｗ＊が論理低として与え
られてから比較的早期に、論理低になる。また、書込み
サイクル中、遅延クロック信号ＫＳＤは、最大伝搬遅延
の後に発生し、その結果、書込みアドレス・セットアッ
プ時間，書込みパルス幅時間，および書込みアドレス保
持時間のマージンが比較的大きくなる。書込み制御信号
ＷＣＱの幅は、クロック信号ＣＬＫのサイクルの約２分
の１に等しいことに注意されたい。
【００９６】並列データ経路の使用によって、メモリ２
０のデータ出力におけるデータ有効時間が増加する。図
１８は、データ信号ＭＵＸ１およびＭＵＸ２のデータ有
効時間が、データ信号ＭＵＸのデータ有効時間より長い
ことを示しており、これは、データ信号ＭＵＸ１および
ＭＵＸ２が、データ信号ＭＵＸの半分の頻度でしか変化
しないからである。またクロック信号ＭＤ９０は、ダミ
ー経路４６によって内部メモリ遅延と相関されており、
プロセス，電源，および温度の変化に関してデータ信号
ＭＵＸを追跡する。また、クロック信号ＣＬＫの周波数
が低下する場合でも、クロック信号ＭＤ９０はデータ有
効時間の中央ポイントに留まり、データ有効ウインドウ
が大きくなる。このため、遅延クロック信号ＫＵが出力
データを捕捉して、この出力データを、所要の時間に出
力データ・パッド（図示せず）に与えるのが大幅に簡単
になる。
０のデータ出力におけるデータ有効時間が増加する。図
１８は、データ信号ＭＵＸ１およびＭＵＸ２のデータ有
効時間が、データ信号ＭＵＸのデータ有効時間より長い
ことを示しており、これは、データ信号ＭＵＸ１および
ＭＵＸ２が、データ信号ＭＵＸの半分の頻度でしか変化
しないからである。またクロック信号ＭＤ９０は、ダミ
ー経路４６によって内部メモリ遅延と相関されており、
プロセス，電源，および温度の変化に関してデータ信号
ＭＵＸを追跡する。また、クロック信号ＣＬＫの周波数
が低下する場合でも、クロック信号ＭＤ９０はデータ有
効時間の中央ポイントに留まり、データ有効ウインドウ
が大きくなる。このため、遅延クロック信号ＫＵが出力
データを捕捉して、この出力データを、所要の時間に出
力データ・パッド（図示せず）に与えるのが大幅に簡単
になる。
【００９７】本発明は好適な実施例に即して説明してき
たが、当業者には、本発明が多くの方法で変形でき、上
記に具体的に説明した以外に多くの実施例を想定できる
ことは明かであろう。たとえば、クロック信号ＭＤ９０
を生成するのに、つぎのような他の方法を使用できる：
３つ以上の並列データ経路の使用；クロック信号ＣＬＫ
に関して、データを異なる方法で出力に与える；各種の
深さのパイプラインの実現；パイプライン・モードを変
更するのに、電気もしくは金属オプションを使用；ＣＭ
ＯＳ回路をＥＣＬで実現、またはＥＣＬ回路をＣＭＯＳ
で実現。したがって添付請求の範囲は、本発明の真正の
意図および範囲に属する本発明のすべての変形をカバー
することを意図している。
たが、当業者には、本発明が多くの方法で変形でき、上
記に具体的に説明した以外に多くの実施例を想定できる
ことは明かであろう。たとえば、クロック信号ＭＤ９０
を生成するのに、つぎのような他の方法を使用できる：
３つ以上の並列データ経路の使用；クロック信号ＣＬＫ
に関して、データを異なる方法で出力に与える；各種の
深さのパイプラインの実現；パイプライン・モードを変
更するのに、電気もしくは金属オプションを使用；ＣＭ
ＯＳ回路をＥＣＬで実現、またはＥＣＬ回路をＣＭＯＳ
で実現。したがって添付請求の範囲は、本発明の真正の
意図および範囲に属する本発明のすべての変形をカバー
することを意図している。
【図１】本発明によるメモリをブロック図形式で示す。
【図２】図１のメモリの一部を、一部ブロック図・一部
論理図形式で示す。
論理図形式で示す。
【図３】図１の読取り制御遅延ロック・ループをブロッ
ク図形式で示す。
ク図形式で示す。
【図４】図１のダミー経路をブロック図形式で示す。
【図５】図２の出力経路レジスタを回路図形式で示す。
【図６】図２の出力イネーブル・レジスタを回路図形式
で示す。
で示す。
【図７】図２の終段増幅器を回路図形式で示す。
【図８】図３のアービタ回路を一部論理図・一部ブロッ
ク図形式で示す。
ク図形式で示す。
【図９】図３の電圧制御遅延回路を回路図形式で示す。
【図１０】図３のＶＣＤ制御回路を回路図形式で示す。
【図１１】図３のコラップス検出器回路を一部論理図・
一部回路図形式で示す。
一部回路図形式で示す。
【図１２】図１の書込み制御遅延ロック・ループをブロ
ック図形式で示す。
ック図形式で示す。
【図１３】図１２の電圧制御遅延回路を一部回路図・一
部論理図形式で示す。
部論理図形式で示す。
【図１４】図１２のアービタ回路を一部回路図・一部論
理図形式で示す。
理図形式で示す。
【図１５】図１２のＶＣＤ制御回路を一部回路図・一部
論理図形式で示す。
論理図形式で示す。
【図１６】図１２のコラップス検出器回路を一部回路図
・一部論理図形式で示す。
・一部論理図形式で示す。
【図１７】図１のビット・ライン負荷回路を一部回路図
・一部論理図形式で示す。
・一部論理図形式で示す。
【図１８】３段パイプライン・モードにおける図１のメ
モリの各種信号のタイミング・ダイヤグラムを示す。
モリの各種信号のタイミング・ダイヤグラムを示す。
【図１９】２段パイプライン・モードにおける図１のメ
モリの各種信号のタイミング・ダイヤグラムを示す。
モリの各種信号のタイミング・ダイヤグラムを示す。
【図２０】非同期モードにおける読取りサイクルおよび
書込みサイクル中の、図１のメモリの各種信号のタイミ
ング・ダイヤグラムを示す。
書込みサイクル中の、図１のメモリの各種信号のタイミ
ング・ダイヤグラムを示す。
２０ メモリ ２２ メモリ・アレー ２４ メモリ・セル ２６ アドレス・レジスタ ２８ 行デコーダ ３０ ビット・ライン負荷／書込みドライバ ３２ カラム復号／センス増幅器 ３４ 出力レジスタ ３６ 出力バッファ ３８ クロック・バッファ ４０ レベル変換器 ４２ 二分割回路 ４４ 読取り制御遅延ロック・ループ回路 ４６ ダミー経路 ４８ 出力イネーブル・レジスタ ５０ モード制御回路 ５２ 書込み制御遅延ロック・ループ ５４ 書込み制御論理 ５５，６５，６６ インバータ ５６，５７，６０，６１ レジスタ ５８，５９，６４ スイッチ ６２ 終段増幅器 ７０，７２，７９，８１ インバータ ７１，８０ ＮＡＮＤ論理ゲート ７３，７４，７５，７６，７７，７８ レジスタ ８５ 電圧制御遅延（ＶＣＤ）回路 ８６ アービタ回路 ８７ ＶＣＤ制御回路 ８８ コラップス検出器 ８９ ダミー・レジスタ ９０ ダミー出力バッファ ９１ 負荷 ９２ ＥＣＬバッファ ９５ ダミー・アドレス・バッファ ９６ ダミー行プレデコーダ／ラッチ ９７ ＤＲＰ負荷 ９８ ダミー行選択 ９９ ＤＲＳ負荷 １００ ダミー・ワード・ライン・ドライバ １０１ ＤＷＬ負荷 １０２ ダミー・セル １０３ ダミー・データ・ライン・デコーダ １０４ ＤＤＩＦ負荷 １０５ ダミー第１段増幅器 １０６ ＤＧＤＬ負荷 １０７ ＤＧＤＬマルチプレクサ １１０ 差動増幅器 １１１，１１２ 抵抗器 １１３，１１４，１１６，１１７，１１９，１２０ Ｎ
ＰＮトランジスタ １１５，１１８ 差動対 １２１，１２２，１２５，１２６，１２７，１２８，１
２９ Ｎ形トランジスタ １２３，１２４ エミッタ・ホロワ・トランジスタ １３５ 差動増幅器 １３６，１３７ 抵抗器 １３８，１３９，１４１，１４２，１４４，１４５ Ｎ
ＰＮトランジスタ １４０，１４３ 差動対 １４６，１４７ エミッタ・ホロワ・トランジスタ １４８，１４９，１５０，１５１，１５２ Ｎ形トラン
ジスタ １４０ 差動増幅器（図７） １４１，１４２ 抵抗器（図７） １４３，１４４，１４６，１４７，１４９，１５０ Ｎ
ＰＮトランジスタ（図７） １５１，１５２，１５５，１５６，１５７，１５８，１
５９ Ｎ形トランジスタ（図７） １５３，１５４ エミッタ・ホロワ・トランジスタ（図
７） １６０，１６１ インバータ １６２，１６３，１６４，１６５ ＮＡＮＤ論理ゲート １６６，１６７，１６８ レジスタ １６９ レベル変換器 １７３ 差動増幅器 １７４，１７５，１９１，１９２，１９３ 抵抗器 １７６，１７７，１７８，１７９ ダイオード １８０，１８１，１９４，１９５，１９６，１９７，１
９８，１９９ ＮＰＮトランジスタ １８２，１８３，１８９，２００，２０１，２０２ Ｎ
形トランジスタ １８４，１８５ コンデンサ １８６，１８７，１８８ Ｐ形トランジスタ ２０５，２０６，２０９，２１０ Ｐ形トランジスタ ２０７，２０８ Ｎ形トランジスタ ２１１ インバータ ２１２ コンデンサ ２１５ レベル変換器第１段 ２１６ 差動増幅器 ２１７，２１８ 抵抗器 ２１９，２２０ ＮＰＮトランジスタ ２２１，２２２，２２３，２２４ エミッタ・ホロワ・
トランジスタ ２３０ レベル変換器第２段 ２３１，２３２，２３６，２３７，２４１，２４９ Ｐ
形トランジスタ ２２５，２２６，２２７，２２８，２２９，２３３ ２
３４，２４０，２４２，２４３，２４８ Ｎ形トランジ
スタ ２３８，２３９，２４４，２４５，２５０，２５２，２
５３，２５４，２５６インバータ ２４６，２４７ コンデンサ ２５１，２５５ ＮＡＮＤ論理ゲート ２６０ ＶＣＤ回路 ２６１ 第１ＶＣＤ ２６２ 第２ＶＣＤ ２６３ 二分割回路 ２６４ アービタ回路 ２６５ ＶＣＤ制御回路 ２６６ コラップス検出器 ２７０，２７１，２８６，２８７，２８８，２８９，３
０４，３０５ インバータ ２７２，２９０，２９７ 差動増幅器 ２７３，２７４，２８０，２８１，２９１，２９２，２
９８，２９９ Ｐ形トランジスタ ２７５，２７６，２７７，２８２，２８３，２８４，２
９０，２９４，２９５，３００，３０１，３０２ Ｎ形
トランジスタ ２７８，２８５，２９６，３０３ コンデンサ ３１０，３１１，３１２，３１３ ＮＡＮＤ論理ゲート ３１４，３１７，３１８，３１９，３２３ 伝送ゲート ３１５，３２８ Ｐ形トランジスタ ３１６，３２９ Ｎ形トランジスタ ３２０，３２１，３２４，３２５，３２６，３２７ イ
ンバータ ３３５，３３７ Ｐ形トランジスタ ３３６ インバータ ３３８，３３９，３４０ Ｎ形トランジスタ ３４１ コンデンサ ３４５ コラップス検出器部分 ３４６，３４７，３５３ Ｐ形トランジスタ ３４８，３５４，３５５ Ｎ形トランジスタ ３４９，３５０，３５１，３５２，３５８，３５９，３
６０，３７０，３７１，３７３，３７５，３７６ イン
バータ ３５６，３５７ コンデンサ ３６１，３６２，３７４ ＮＡＮＤ論理ゲート ３６５ １８０度移相検出器部分 ３６６，３６７，３６８，３６９，３７２ 伝送ゲート ３８０ ビット・ライン負荷回路 ３８１，３８４，３８７，３８８，３９０，３９１，３
９３，３９４，３９６，３９９，４０２，４０４ Ｐ形
トランジスタ ３８２，３８３，３８５，３８６，３９２，３９７，３
９８，４００，４０１Ｎ形トランジスタ ３８９，４０３ ＮＰＮトランジスタ ３９５ ＮＡＮＤ論理ゲート
ＰＮトランジスタ １１５，１１８ 差動対 １２１，１２２，１２５，１２６，１２７，１２８，１
２９ Ｎ形トランジスタ １２３，１２４ エミッタ・ホロワ・トランジスタ １３５ 差動増幅器 １３６，１３７ 抵抗器 １３８，１３９，１４１，１４２，１４４，１４５ Ｎ
ＰＮトランジスタ １４０，１４３ 差動対 １４６，１４７ エミッタ・ホロワ・トランジスタ １４８，１４９，１５０，１５１，１５２ Ｎ形トラン
ジスタ １４０ 差動増幅器（図７） １４１，１４２ 抵抗器（図７） １４３，１４４，１４６，１４７，１４９，１５０ Ｎ
ＰＮトランジスタ（図７） １５１，１５２，１５５，１５６，１５７，１５８，１
５９ Ｎ形トランジスタ（図７） １５３，１５４ エミッタ・ホロワ・トランジスタ（図
７） １６０，１６１ インバータ １６２，１６３，１６４，１６５ ＮＡＮＤ論理ゲート １６６，１６７，１６８ レジスタ １６９ レベル変換器 １７３ 差動増幅器 １７４，１７５，１９１，１９２，１９３ 抵抗器 １７６，１７７，１７８，１７９ ダイオード １８０，１８１，１９４，１９５，１９６，１９７，１
９８，１９９ ＮＰＮトランジスタ １８２，１８３，１８９，２００，２０１，２０２ Ｎ
形トランジスタ １８４，１８５ コンデンサ １８６，１８７，１８８ Ｐ形トランジスタ ２０５，２０６，２０９，２１０ Ｐ形トランジスタ ２０７，２０８ Ｎ形トランジスタ ２１１ インバータ ２１２ コンデンサ ２１５ レベル変換器第１段 ２１６ 差動増幅器 ２１７，２１８ 抵抗器 ２１９，２２０ ＮＰＮトランジスタ ２２１，２２２，２２３，２２４ エミッタ・ホロワ・
トランジスタ ２３０ レベル変換器第２段 ２３１，２３２，２３６，２３７，２４１，２４９ Ｐ
形トランジスタ ２２５，２２６，２２７，２２８，２２９，２３３ ２
３４，２４０，２４２，２４３，２４８ Ｎ形トランジ
スタ ２３８，２３９，２４４，２４５，２５０，２５２，２
５３，２５４，２５６インバータ ２４６，２４７ コンデンサ ２５１，２５５ ＮＡＮＤ論理ゲート ２６０ ＶＣＤ回路 ２６１ 第１ＶＣＤ ２６２ 第２ＶＣＤ ２６３ 二分割回路 ２６４ アービタ回路 ２６５ ＶＣＤ制御回路 ２６６ コラップス検出器 ２７０，２７１，２８６，２８７，２８８，２８９，３
０４，３０５ インバータ ２７２，２９０，２９７ 差動増幅器 ２７３，２７４，２８０，２８１，２９１，２９２，２
９８，２９９ Ｐ形トランジスタ ２７５，２７６，２７７，２８２，２８３，２８４，２
９０，２９４，２９５，３００，３０１，３０２ Ｎ形
トランジスタ ２７８，２８５，２９６，３０３ コンデンサ ３１０，３１１，３１２，３１３ ＮＡＮＤ論理ゲート ３１４，３１７，３１８，３１９，３２３ 伝送ゲート ３１５，３２８ Ｐ形トランジスタ ３１６，３２９ Ｎ形トランジスタ ３２０，３２１，３２４，３２５，３２６，３２７ イ
ンバータ ３３５，３３７ Ｐ形トランジスタ ３３６ インバータ ３３８，３３９，３４０ Ｎ形トランジスタ ３４１ コンデンサ ３４５ コラップス検出器部分 ３４６，３４７，３５３ Ｐ形トランジスタ ３４８，３５４，３５５ Ｎ形トランジスタ ３４９，３５０，３５１，３５２，３５８，３５９，３
６０，３７０，３７１，３７３，３７５，３７６ イン
バータ ３５６，３５７ コンデンサ ３６１，３６２，３７４ ＮＡＮＤ論理ゲート ３６５ １８０度移相検出器部分 ３６６，３６７，３６８，３６９，３７２ 伝送ゲート ３８０ ビット・ライン負荷回路 ３８１，３８４，３８７，３８８，３９０，３９１，３
９３，３９４，３９６，３９９，４０２，４０４ Ｐ形
トランジスタ ３８２，３８３，３８５，３８６，３９２，３９７，３
９８，４００，４０１Ｎ形トランジスタ ３８９，４０３ ＮＰＮトランジスタ ３９５ ＮＡＮＤ論理ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロジャー・アイ・クング アメリカ合衆国テキサス州オースチン、ペ ンスウッド・ドライブ11402 (72)発明者 レイ・チャン アメリカ合衆国テキサス州オースチン、ハ ントウィック・ドライブ2504
Claims (3)
- 【請求項１】 集積回路メモリ（２０）であって：複数
のメモリ・セル（２２）であって、各メモリ・セルが１
つのビット・ラインおよび１つのワード・ラインと結合
される複数のメモリ・セル；前記複数のメモリ・セル
（２２）と結合される第１出力データ経路（５６，５
８，６０）であって、前記第１出力データ経路（５６，
５８，６０）は、前記複数のメモリ・セル（２２）内に
格納されたデータに対応するデータ信号を受信し、第１
クロック信号の受信に応答して、第１出力データ信号を
発生する第１出力データ経路；前記複数のメモリ・セル
（２２）と結合される第２出力データ経路（５７，５
９，６１）であって、前記第２出力データ経路（５７，
５９，６１）は、前記複数のメモリ・セル（２２）内に
格納されたデータに対応するデータ信号を受信し、第２
クロック信号の受信に応答して、第２出力データ信号を
発生する第２出力データ経路；および、 前記第１および第２出力データ経路の両方と結合される
データ出力バッファ（３６）；によって構成されること
を特徴とする集積回路メモリ。 - 【請求項２】 同期静的ＲＡＭ（２０）であって：複数
のメモリ・セル（２２）であって、各メモリ・セルが１
つのビット・ラインおよび１つのワード・ラインと結合
される複数のメモリ・セル；前記ビット・ラインと結合
され、前記メモリ（２０）の読取りサイクル中に、選択
したメモリ・セル内に格納されたデータに対応するデー
タ信号を発生するカラム復号回路（３２）；前記カラム
復号回路（３２）と結合される入力端子，および出力端
子を有する第１レジスタ（５６）であって、前記第１レ
ジスタ（５６）は、第１クロック信号が第１論理状態に
なることに応答して、前記カラム復号回路（３２）から
データ信号を受信する第１レジスタ；前記カラム復号回
路（３２）と結合される入力端子，および出力端子を有
する第２レジスタ（５７）であって、前記第２レジスタ
（５７）は、第２クロック信号が前記第１論理状態にな
ることに応答して、前記カラム復号回路（３２）から前
記データ信号を受信する第２レジスタ；および、 前記第１レジスタ（５６）の前記出力端子と結合される
第１入力端子，前記第２レジスタ（５７）の前記出力端
子と結合される第２入力端子，第２クロック信号を受信
する制御端子，および出力端子を有する増幅器回路（６
２）であって、前記増幅器（６２）は、前記第２クロッ
ク信号に応答して、前記第１および第２レジスタ（５
６，５７）から前記データ信号を交互に受信する増幅
器；によって構成されることを特徴とするメモリ。 - 【請求項３】 同期集積回路メモリ（２０）であって：
複数のメモリ・セル（２２）であって、各メモリ・セル
は１つのビット・ラインおよび１つのワード・ラインと
結合される複数のメモリ・セル；および、 前記複数のメモリ・セル（２２）と結合される少なくと
も２つの並列出力データ・レジスタ（５６，５７）であ
って、前記並列出力データ・レジスタ（５６，５７）
は、少なくとも２つの並列データ経路を設け、前記並列
データ経路は、クロック信号に応答して交互に導通状態
になる、少なくとも２つの並列出力データ・レジスタ；
によって構成され、 前記並列データ経路は、前記メモリの読取りサイクル中
にデータ信号が有効になる時間を増加させることを特徴
とするメモリ。
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