JP2001023372A

JP2001023372A - 同期型半導体記憶装置

Info

Publication number: JP2001023372A
Application number: JP11208895A
Authority: JP
Inventors: Masaru Haraguchi; 大原口; Tadaaki Yamauchi; 忠昭山内; Katsumi Dosaka; 勝己堂阪
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-05-06
Filing date: 1999-07-23
Publication date: 2001-01-26
Also published as: US6240045B1

Abstract

(57)【要約】【課題】リフレッシュ動作時のイリーガルコマンドに
よる誤動作を防いだ同期型半導体記憶装置を得ることを
目的とする。【解決手段】この発明に係る半導体記憶装置は、非同
期制御信号である自動プリチャージ信号を同期信号に変
換して、この変換信号に応じて同期型制御回路のイリー
ガルコマンドに対する動作を禁止することで、イリーガ
ルコマンドに対する内部の誤動作を防いでいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部から入力される一定周期の基準クロ
ック信号に同期してコマンドの取り込み、データの入出
力等を行う同期型半導体記憶装置に関するものである。

【０００２】

【従来の技術】図１２は、従来の同期型半導体記憶装置
の動作制御回路の構成を示すブロック図である。図にお
いて、1は外部基準クロック信号extCLKを受け、内部基
準クロック信号intCLKに変換する基準クロック回路、2
は外部からの制御信号をデコードして同期型半導体記憶
装置の動作決定指示するコマンドデコーダ、3はコマン
ドデコーダからのデコード信号を受け同期型半導体記憶
装置の内部動作を制御する制御回路部である。同期型半
導体記憶装置に動作は、一般に行系動作と列系動作に分
けられる。行系動作には、主にワード線の選択立ち上げ
からビット線対の電位差をセンスアンプにより増幅する
までの動作を行う行系活性化動作、行系活性化からワー
ド線の立ち下げ、ビット線対のイコライズまでの一連の
動作を行いメモルセルにデータの再書き込みを行うリフ
レッシュ動作、ワード線の立ち下げからビット線対のイ
コライズまでの動作を行うプリチャージ動作等が挙げら
れるが、制御回路部３は、コマンドデコーダからの行系
活性化デコード信号ACTFを受け、内部基準クロック信号
intCLKに同期した行系活性化のトリガーとなる信号ACT
を出力する行系活性化トリガー回路4、コマンドデコー
ダ2からのリフレッシュデコード信号REFFを受け、内部
基準クロック信号intCLKに同期したリフレッシュ動作の
トリガーとなる信号REFを出力するリフレッシュトリガ
ー回路5、コマンドデコーダ2からのプリチャージデコー
ド信号PREFを受け、内部基準クロック信号intCLKに同期
したプリチャージ動作のトリガーとなる信号PREを出力
するプリチャージトリガー回路6、これらのトリガー信
号ACT、REF、PREを受け、内部行系動作の基本となる内
部行系基本信号RASを活性化する内部RAS信号発生回路
7、およびこの内部行系基本信号RASを受け、非同期な遅
延回路により、行系動作の個々の微妙なタイミング、例
えば、センスアンプ活性化タイミング、リフレッシュ時
の自動プリチャージタイミング等を制御する行系・セン
ス制御回路8を含む。ここで、内部行系基本信号RASは、
行系活性化トリガー信号ACTの活性化に応じて活性化さ
れ、プリチャージトリガー信号PREの活性化に応じて非
活性化される。また、リフレッシュ動作時には、行系基
本信号RASは、リフレッシュトリガー信号REFの活性化に
応じて活性化され、内部の所定のタイミングで自動的に
非活性化される。このタイミングは、行系・センス制御
回路8より出力されるセンス動作の完了と共に自動プリ
チャージを指示する信号S0Dの活性化タイミングに相当
する。

【０００３】また、この自動プリチャージ信号S0Dが活
性化されている期間は、プリチャージ期間であるため、
この自動プリヤージ信号S0Dによって行系活性化トリガ
ー信号およびリフレッシュトリガー信号の活性化が禁止
されている。

【０００４】図１３は、図１２に示される従来の同期型
半導体記憶装置の動作を示すタイミング図である。図１
２においてCOMMANDは外部から入力される制御信号の組
み合わせによって決定される命令を示している。図１２
では、外部からのリフレッシュ命令に応答して同期型半
導体記憶装置がリフレッシュ動作を実施し、リフレッシ
ュ動作中のプリチャージ期間の終了間際に、外部からの
誤った行系活性化命令IRで内部行系基本信号RASの再活
性化が実施されてしまう場合の動作について説明する。
以後、このような、製品仕様上は動作補償されていない
命令をイリーガルコマンドと称し、図面上IRと示す。

【０００５】時刻T01に内部基準クロック信号intCLKの
立ち上りに応じて、コマンドデコーダ2からのリフレッ
シュデコード信号REFFのデータをリフレッシュトリガー
回路4がとり込み、リフレッシュトリガー信号REFがＨレ
ベルとなる。さらに、このリフレッシュトリガー信号RE
FのＨレベルへの変化に応じて、内部RAS信号発生回路7
から出力される内部行系基本信号RASがＨレベルとな
る。

【０００６】時刻T02になると、既に、リフレッシュデ
コード信号REFFがＬレベルとなっているため内部基準ク
ロック信号intCLKの立ち上りに応じて、リフレュッシュ
トリガー信号REFがＬレベルとなる。

【０００７】時刻T03になると、自動プリチャージの開
始を指示する信号S0DがＨレベルになる。時刻T01の内部
行系基本信号RASのＨレベルへの変化から時刻T03のセン
ス動作完了のまでの時間は、主にワード線の駆動からセ
ンスアンプによるビット線対電位差の検知増幅動作完了
までの時間を予めシミュレーションで見積もって設計さ
れ、行系・センス制御回路8内の非同期型遅延回路によ
り規定される。そして、自動プリチャージ信号S0Dのプ
リチャージ開始指示に応じて、行系基本信号RASがＬレ
ベルとされる。

【０００８】時刻T04になると、外部からイリーガルコ
マンドIRとして行系活性化命令（アクティブコマンド）
が入力される。このイリーガルコマンドIRに応じてコマ
ンドデコーダ2からの行系活性化デコード信号ACTFがＨ
レベルとなる。しかし、時刻T04では、自動プリチャー
ジ信号S0DがＨレベルであるために、内部基準クロック
信号intCLKの立ち上がっても行系活性化トリガー信号AC
Tは活性化されない。

【０００９】時刻T05になると、自動プリチャージ信号S
0DがＬレベルとなりリフレッシュ時のプリチャージ期間
が終了する。時刻T03のプリチャージ動作開始から時刻T
04のプリチャージ動作終了までの期間も、予めシミュレ
ーション等により見積もられたプリチャージ動作に要す
る時間、すなわち、ワード線の非活性化からビット線対
のイコライズ完了までに要する時間をもとに設計され
る。さらに、この自動プリチャージ信号S0DのＬレベル
への変化に応答して行系活性化トリガー信号ACTの活性
化禁止が解除され、行系活性化トリガー信号ACTが活性
化され、Ｈレベルとなる。そして、この行系活性化トリ
ガー信号ACTの変化に応答して内部行系基本信号RASが再
びＨレベルとされる。

【００１０】このような動作は、系活性化トリガー信号
ACTが内部基準クロック信号intCLKの立ち上がりに対し
て遅れて活性化されることになり、高周波数のクロック
に同期して動作する制御回路においては、この遅れが以
後の同期動作のずれ、食い違い等のさまざまな誤動作を
引き起こす要因となる。

【００１１】また、このような動作は、プリチャージ動
作が終了するや否や、再び行系動作の活性化が行われる
ことになるだけではなく、このイリーガルコマンドIRに
応じた行系活性化トリガー信号ACTのＨレベルの期間次
第で、内部行系基本信号RASがノイズのようなショット
でＨレベルとなったり、または、外部からのプリチャー
ジ命令が入力されるまでＨレベルのまま固定された状態
となったりもする。

【００１２】一般的に内部行系基本信号RASの立ち上り
に準じてワード線が駆動され、内部行系基本信号RASの
立ち下がりに準じてワード線の駆動が終了する。そし
て、ワード線電位の立ち下りを待って(遅延時間で制御
して)ビット線対が共に等しい電位にイコライズされ
る。ワード線およびビット線対は、いうまでもなく、複
数のメモリセルが接続されていると共に、配線自身の配
線容量も加わって大きな負荷容量を有している。故に、
この大きな負荷容量を有するワード線およびビット線対
の充放電には、ワード線およびビット線対の時定数（Ｃ
Ｒ）で決定される相当の時間を要する。この時間とは、
内部基準クロック信号intCLKの立ち上りおよび立ち下が
りの変化時間とは比べものにならない程長い時間であ
る。また、大きな負荷容量を有するこれらのワード線お
よびビット線対の充放電に必要とされる時間は、製造過
程、動作温度等によって個々のデバイスで大きなばらつ
きの生じるものでもある。

【００１３】上述のように、プリチャージ動作が終了す
るや否や、再び行系動作の活性化が行われることになる
と、個々のデバイスや動作温度のばらつき等によりビッ
ト線対が共に等しく完全なプリチャージ電位に到達する
前に、内部行系基本信号RASがＨレベルとなり、ワード
線が再駆動されてしまう。このような場合は、ビット線
対が不十分なプリチャージ状態のままでワード線が駆動
されることとなり、折角リフレッシュ動作によりメモリ
セルに再書き込みしたデータを破壊してしまう。また、
内部基準クロックの立ち上がりに遅れて活性化される行
系活性化トリガー信号および内部行系基本信号RASも誤
動作やデータ破壊の要因となる。

【００１４】一方、イリーガルコマンドIRは、そもそも
その動作が補償されていないものであるから、このイリ
ーガルコマンドIRの入力により半導体記憶装置が誤動作
しても、あくまでユーザーの使用ミスである。しかし、
この半導体記憶装置を用いたシステム、または、プログ
ラムの構成上やむおえず、イリーガルコマンドIRの入力
が行われてしまう場合、回避できない場合が存在するの
も事実である。そのような場合に備え、少しでもイリー
ガルコマンドIRに対して、誤動作を防いぐことが半導体
記憶装置の提供者としては一般的となっている。例え
ば、リフレッシュ時のコマンドデコーダの受付を禁止
し、イリーガルコマンドIRに対応した従来の同期型半導
体記憶装置には、特開平９−１５３２８３号公報記載の
ものが挙げられる。しかし、このような特開平９−１５
３２８３号公報記載の同期型半導体記憶装置において
も、図１３に示されるようなタイミングで入力されるイ
リーガルコマンドIRに対しての誤動作を防ぐことはでき
なかった。

【００１５】

【発明が解決しようとする課題】以上のように構成され
た従来の同期型半導体記憶装置では、プリチャージ期間
終了間際に外部からイルーガルな行系活性化、リフレッ
シュ等のイリーガルコマンドが入力されると、また、こ
の時間が内部基準クロックintCLKの立ち上がりタイミン
グに重なると、メモリセルの記憶データの破壊や、内部
行系基本信号RASの誤動作、また、されらに影響される
さまざまな悪影響が生じるという問題点がある。

【００１６】この発明は、上記のような課題を解決する
ためになされたもので、リフレッシュ動作時に内部行系
基本信号がイリーガルコマンドに対して再活性化するこ
とを防せいだ同期型半導体記憶装置を得ることを目的と
する。

【００１７】さらに、この発明は、リフレッシュ動作時
に非同期に実施される自動プリチャージの期間終了間際
のイリーガルコマンドに対する誤動作を防いだ同期型半
導体記憶装置を得ることを目的とする。

【００１８】また、この発明は、同期型制御と非同期型
制御の混在において、非同期制御信号と同期制御信号と
の時間差により生じる誤動作を防いだ同期型半導体記憶
装置を得ることを目的とする。

【００１９】

【課題を解決するための手段】この発明に係る同期型半
導体記憶装置は、複数の行および複数の列に配列された
複数のダイナミック型メモリセルと、外部基準クロック
信号を受け内部基準クロック信号を出力する基準クロッ
ク回路と、外部制御信号に応じて複数のメモリセルのリ
フレッシュ動作を指示するリフレッシュデコード信号を
出力するリフレッシュコマンドデコーダと、外部制御信
号に応じて複数のメモリセルの行選択を含む行系活性化
動作を指示する行系活性化デコード信号を出力する行系
活性化コマンドデコーダと、リフレッシュデコード信号
と内部基準クロックを受け、リフレッシュ動作開始のト
リガーとなるリフレッシュトリガー信号を出力するリフ
レッシュトリガー回路と、行系活性化デコード信号と内
部基準クロック信号を受け、行系活性化動作開始のトリ
ガーとなる行系活性化トリガー信号を出力する行系活性
化トリガー回路、リフレッシュトリガー信号と行系活性
化トリガー信号を受け、リフレッシュトリガー信号と行
系活性化トリガー信号のうち少なくともどちらか一方の
トリガー信号の活性化に応じて活性化される内部行系基
本信号を出力する内部行系基本信号発生回路と、非同期
型遅延回路を含み、内部行系基本信号を非同期型遅延回
路で所定期間遅延させ、非同期に活性化される非同期制
御信号を出力する非同期制御回路と、非同期制御信号と
内部基準クロック信号を受け、リフレッシュ動作時に非
同期制御信号を内部基準クロックに同期させた変換信号
に変換する変換回路を含み、変換信号に応じてリフレッ
シュトリガー信号と行系活性化トリガー信号の活性化を
禁止するトリガー出力禁止回路を備える。

【００２０】さらに、この発明に係る同期型半導体記憶
装置は、非同期制御信号が、リフレッシュ動作時の自動
プリチャージ信号である。

【００２１】さらに、この発明に係る同期型半導体記憶
装置は、外部制御信号に応じてプリチャージ動作を指示
するプリチャージデコード信号を出力するプリチャージ
コマンドデコーダと、プリチャージデコード信号と内部
基準クロック信号を受け、プリチャージ動作開始のトリ
ガーとなるプリチャージトリガー信号を出力するプリチ
ャージトリガー回路とをさらに備え、内部行系基本信号
発生回路が、プリチャージトリガー信号と自動プリチャ
ージ信号を受け、内部行系基本信号が、リフレッシュ動
作時は自動プリチャージ信号に応じて、非リフレッシュ
動作時はプリチャージトリガー信号に応じて非活化され
る。

【００２２】また、この発明に係る同期型半導体記憶装
置は、外部基準クロック信号を受け内部基準クロック信
号を出力する基準クロック回路と、外部制御信号に応じ
て所定の内部動作を指示するデコード信号を出力するコ
マンドデコーダと、デコード信号と内部基準クロック信
号を受け、内部基準クロック信号に同期して活性化さ
れ、非同期制御信号に応じて非活性化される同期制御信
号を出力する同期型制御回路と、非同期型遅延回路を含
み、同期制御信号を受け、同期制御信号を非同期型遅延
回路で所定期間遅延させ、非同期に活性化される非同期
制御信号を出力する非同期型制御回路と、非同期制御信
号と内部基準クロック信号を受け、非同期制御信号を内
部基準クロック信号に同期させ、同期制御信号の活性化
を禁止する禁止信号を出力する禁止回路を備える。

【００２３】さらに、この発明に係る同期型半導体記憶
装置は、デコード信号と内部基準クロック信号を受け所
定の内部動作のトリガーとなるトリガー信号を出力する
トリガー回路と、トリガー信号を受け同期制御信号を出
力する内部基本信号発生回路を含む。

【００２４】また、この発明に係る同期型半導体記憶装
置は、禁止回路が、トリガー信号の活性化を禁止する。

【００２５】

【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１を示すＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏ
ｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭ
ｅｍｏｒｙ）のブロック図である。ＳＤＲＡＭ1000は、
外部からの基準クロック信号extCLKが入力される基準ク
ロック端子101、基準クロック端子101から入力される外
部基準クロック信号extCLKを受け、ＳＤＲＡＭ1000内部
の様々な動作の基準となる内部基準クロック信号intCLK
を出力する基準クロック回路102、外部からＳＤＲＡＭ1
000内部への制御信号の入力の受付を可能とすることを
指示する信号CKEが入力されるCKE端子103、信号CKEをＳ
ＤＲＡＭ1000内部に取り込み伝達するCKEバッファ104、
外部からの各種制御信号が入力されるコマンド端子部10
5、このコマンド端子部105から入力される各種制御信号
をＳＤＲＡＭ1000内部に取り込み伝達するコマンドバッ
ファ106、各々対応するデータ入出力端子からのデータ
入出力のマスク動作を指示するマスクデータ信号DM0，D
M1が入力されるマスクデータ端子107、信号DM0，DM1を
ＳＤＲＡＭ1000内部に取り込み伝達するマスクデータバ
ッファ108、外部からアドレス信号A0〜A11およびバンク
アドレス信号BA0，BA1が入力されるアドレス端子109、
アドレス信号A0〜A11およびバンクアドレス信号BA0，BA
1をＳＤＲＡＭ1000内部に取り込み伝達するアドレスバ
ッファ110、外部とのデータDQ0〜DQ15の入出力を行うデ
ータ端子111、データ端子111を介して外部基準クロック
信号extCLKに同期した外部とのデータの入出力を制御す
るデータ入出力回路112、CKEバッファ104とコマンドバ
ッファ106の出力を受け、外部から入力される制御信号
の組み合わせによってＳＤＲＡＭ1000へ与えられた動作
命令の判定を行うコマンドデコーダ200、コマンドデコ
ーダ200でデコードされたデコード信号と内部基準クロ
ック信号intCLKを受け、内部基準クロック信号intCLKに
同期してＳＤＲＡＭ1000の内部動作の制御を行う同期制
御信号を出力する同期型制御回路300、同期型制御信号
を受け、ＳＤＲＡＭ1000の内部動作の制御を基準クロッ
ク信号intCLKに対し非同期に行う非同期制御信号出力す
る非同期型制御回路400、同期制御信号、または、非同
型制御信号により制御されるとともに、ＳＤＲＡＭ1000
の主記憶部となる複数のメモリセルを有するメモリ部50
0、非同期制御信号を内部基準クロック信号intCLKに同
期するように変換し、この同期させた変換信号に応じて
同期制御信号の活性化を禁止する禁止回路600を含む。

【００２６】ただし、アドレス信号A0〜A11、バンクア
ドレス信号BA0，BA1、データDQ0〜DQ15、マスクデータ
信号DM0，DM1は、特に図示された数に限られるものでは
なく、半導体記憶装置の種類、構成、容量等により決定
されるものである。

【００２７】メモリ部500は、複数の行および複数の列
方向に配置されたダイナミック型メモリセルM.C、複数
のメモリセルが行方向に共通に接続された複数のワード
線WLi（i=０，１，２，・・・）、複数のメモリセルが
列方向に共通に接続されたビット線対BLi、/BLi（i=
０，１，２，・・・）を含むメモリセルアレイ510を含
む。

【００２８】さらに、メモリ部500は、アドレス信号に
応じてワード線WLiを選択する行選択回路520、ビット線
対BLi，/BLiに現れるメモルセルM.Cの保持データに応じ
た微小電位差を検知増幅するセンスアンプとビット線対
BLi，/BLiの電位差を等しく一定の値にするイコライズ
回路を含むセンス・プリチャージ回路530、アドレス信
号に応じて選択的にビット線対とデータ線を接続する列
選択回路540を含む。

【００２９】同期型制御回路300は、コマンドデコーダ2
00からのデコード信号を受け、行系動作のトリガーとな
る信号を内部基準クロック信号intCLKに同期して出力す
る行系トリガー回路300a、列系の動作、特にメモリ部50
0からのデータの読み出し／メモリ部500へのデータの書
き込み動作のトリガーとなる信号R/Wを出力するリード
／ライトトリガー回路310、マスクデータバッファ108か
らのマスク信号を受け各マスクデータ信号に各々対応す
るデータ端子からの読み出し、書き込み動作(入出力)を
禁止するマスク制御回路320、リフレッシュ時に内部で
自動的に発生されるカウンタアドレス信号を発生し、こ
のカウンタアドレス信号とアドレスバッファ110からの
アドレス信号との切り換えを行う内部アドレス制御回路
330、行系トリガー回路300aから出力される各種トリガ
ー信号、リード／ライトトリガー信号R/Wを受け、ＳＤ
ＲＡＭ1000の内部動作の基本となる制御信号を内部基準
クロック信号intCLKに同期して活性化する内部基本信号
発生回路300bを含む。

【００３０】行系トリガー回路300aは、コマンドデコー
ダ200からの行系活性化デコード信号ACTFを受け、内部
基準クロック信号intCLKに同期した行系活性化のトリガ
ーとなる信号ACTを出力する行系活性化トリガー回路34
0、コマンドデコーダ200からのリフレッシュデコード信
号REFFを受け、内部基準クロック信号intCLKに同期した
リフレッシュ動作のトリガーとなる信号REFを出力する
リフレッシュトリガー回路350、コマンドデコーダ200か
らのプリチャージデコード信号PREFを受け、内部基準ク
ロック信号intCLKに同期したプリチャージ動作のトリガ
ーとなる信号PREを出力するプリチャージトリガー回路3
60を含む。

【００３１】内部基本信号発生回路300bは、主に行系動
作の基本信号である信号RASを出力する内部RAS信号発生
回路370、主に列系の動作の基本信号を出力する内部リ
ード/ライト信号発生回路380を含む。

【００３２】非同期型制御回路400は、内部RAS信号発生
回路370から出力される行系動作の基本制御信号RASを受
け、この信号RASを非同期型遅延回路により非同期に遅
延させて、行系動作の具体的な種々のタイミング、例え
ば、ワード線駆動タイミング、センスアンプ活性化タイ
ミング、ビット線対のイコライス（プリチャージ）タイ
ミング等の微妙なタイミングを制御する信号を出力する
行系・センス制御回路410、内部リード/ライト信号発生
回路380から出力される列系動作の基本制御信号を非同
期に遅延させ、列系の具体的な動作を制御する列系・R/
W制御回路420を含む。

【００３３】ただし、ＳＤＲＡＭにおいては、単なるＤ
ＲＡＭと呼ばれる非同期型半導体記憶装置とは異なり、
列系動作の多くが内部基準クロック信号intCLKに同期し
て制御される。故に、列系・R/W制御回路420によって制
御される動作は、行系・センス制御回路410によって制
御される動作に比べ非常に少なくなる。

【００３４】図２は、この発明の実施の形態1において
随所で用いられる各種ラッチ回路の構成を示す回路図で
ある。これらのラッチ回路は、一定周期にクロック信号
CKの立ち上がり、または、立ち下がりに応じて、入力デ
ータの取り込み、または、保持を行うラッチ回路であ
る。

【００３５】図２（ａ）は、クロック信号CKがＬレベル
の期間に入力データINを取り込み、クロック信号CKがＨ
レベルの期間には、入力データINの取り込みを禁止する
と共に、既に取り込んでいた論理（入力データIN）を保
持する保持回路であり、以下LL回路と称す。LL回路は、
クロック信号CKを反転するインバータI11、クロック信
号CKがＬレベルの期間にインバータとして動作し、入力
データINを反転出力するクロックドインバータI12、ク
ロックドインバータI12の出力を受け反転出力するイン
バータI13、インバータI13の出力を受け、クロック信号
CKがＨレベルの期間にインバータとして動作するクロッ
クドインバータI14、クロックドインバータI12，I14の
出力を受けLL回路の出力データOUTを出力するインバー
タI15を含む。

【００３６】図２（ｂ)は、クロック信号CKがＨレベル
の期間に入力データINを取り込み、クロック信号CKがＬ
レベルの期間には、入力データINの取り込みを禁止する
と共に、既にに取り込んでいた論理（入力データIN）を
保持する保持回路であり、以下LH回路と称す。LH回路
は、クロック信号CKを反転するインバータI21、クロッ
ク信号CKがＨレベルに期間にインバータとして動作し、
入力信データINを反転出力するクロックドインバータI2
2、クロックドインバータI22の出力を受け反転出力する
インバータI23、インバータI23の出力を受け、クロック
信号CKがＬレベルの期間にインバータとして動作するク
ロックドインバータI24、クロックドインバータI22，I2
4の出力を受けLH回路の出力データOUTを出力するインバ
ータI25を含む。

【００３７】図２（ｃ)は、クロック信号CKがＨレベル
の期間に入力データINを取り込み、クロック信号CKがＬ
レベルの期間には、入力データINの取り込みを禁止する
と共に、既に取り込んでいた論理（入力データIN）を保
持し、さらに、リセット信号RがＨレベルの期間中は、
クロック信号CKの状態にかかわらず入力データINの取り
込みを禁止し、出力OUTをＬレベルに固定する保持回路
であり、以下RLH回路と称す。RLH回路は、リセット信号
Rを受け反転出力するインバータI37、I39、インバータI
39の出力とクロック信号CKを入力とするニ入力ＮＡＮＤ
回路36、ニ入力ＮＡＮＤ回路36の出力を反転するインバ
ータI31、リセット信号RがＬレベルの期間中、クロック
信号CKがＨレベル時にインバータとして動作し入力デー
タINを反転出力するクロックドインバータI32、クロッ
クドインバータI32の出力を受け反転出力するインバー
タI33、インバータI33の出力を受け、クロック信号CKが
Ｌレベルの期間にインバータとして動作するクロックド
インバータI34、、クロックドインバータI32，I34の出
力を受けRLH回路の出力データOUTを出力するインバータ
I35、電源電位VccとインバータI35の入力ノードの間に
接続され、インバータI37の出力をゲートに受けるリセ
ット用Ｐチャンネル型トランジスタP38を含む。

【００３８】図２（ｄ)は、クロック信号CKがＬレベル
の期間に入力信号データINを取り込み、クロック信号CK
がＨレベルの期間には、入力データINの取り込みを禁止
すると共に、既に取り込んでいた論理を保持し、さら
に、リセット信号RがＨレベルの期間中は、クロック信
号CKの状態にかかわらず入力信号INの取り込みを禁止
し、出力OUTをＬレベルに固定する保持回路であり、以
下RLL回路と称す。RLL回路は、リセット信号Rを受け反
転出力するインバータI47、リセット信号Rとクロック信
号CKを入力とするニ入力ＮＯＲ回路46、ニ入力ＮＯＲ回
路46の出力を反転するインバータI41、リセット信号Rが
Ｌレベルの期間中、クロック信号CKがＬレベルの期間に
インバータとして動作し、入力データINを反転出力する
クロックドインバータI42、クロックドインバータI42の
出力を受け反転出力するインバータI43、インバータI43
の出力を受け、クロック信号CKがＨレベルの期間にイン
バータとして動作するクロックドインバータI44、、ク
ロックドインバータI42，I44の出力を受けRLL回路の出
力データOUTを出力するインバータI45、電源電位Vccと
インバータI45の入力ノードの間に接続され、インバー
タI47の出力をゲートに受けるリセット用Ｐチャンネル
型トランジスタP48を含む。

【００３９】図３は、コマンドデコーダ200、行系トリ
ガー回路300aの主として行系基本信号RASの活性化に関
与する部分、すなわち、行系活性化トリガー回路340、
リフレッシュトリガー回路350、プリチャージトリガー
回路360と、トリガー出力禁止回路600の構成を示すブロ
ック図である。

【００４０】コマンドデコーダ200は、コマンドバッフ
ァ106によりＳＤＲＡＭ1000内部に取り込まれた各種制
御信号を受け、行系活性化の命令をデコードし行系活性
化デコード信号ACTFを出力する行系活性化コマンドデコ
ーダ210、リフレッシュの命令をデコードしリフレッシ
ュデコード信号REFFを出力するリフレッシュデコーダ22
0、プリチャージの命令をデコードしプリチャージデコ
ード信号PREFを出力するプリチャージデコーダ230を含
む。行系活性化コマンドデコーダ210、およびリフレッ
シュコマンドデコーダ220、プリチャージデコーダ230
は、特に限定されないが、例えば、各種制御信号をデコ
ードするＮＡＮＤ回路211、ＮＡＮＤ回路211の出力を反
転すると共にデコード信号をドライブ出力するインバー
タ212で構成される。ＮＡＮＤ回路211の入力とコマンド
バッファ106の出力の間には、予め定められた、外部制
御信号ext/RAS，ext/CAS等の真理値表に基づいた各種命
令と対応するようにインバータが設けられているが、こ
こでは省略する。

【００４１】行系活性化トリガー回路340は、行系活性
化コマンドデコーダ210からの行活性化デコード信号ACT
Fが入力IN、内部基準クロック信号intCLKがクロック信
号CKに対応し、出力信号ACTMを出力するLH回路341、LH
回路341の出力信号ACTMを受け、この信号ACTMが入力I
N、内部基準クロック信号intCLKがクロック信号CK、ト
リガー出力禁止回路600からの禁止信号にS0DMがリセッ
トRに対応し、行系活性化トリガー信号ACTを出力するRL
H回路342を含む。

【００４２】リフレッシュトリガー回路350は、リフレ
ッシュコマンドデコーダ220からのリフレッシュデコー
ド信号REFFが入力IN、内部基準クロック信号intCLKがク
ロック信号CKに対応し、出力信号REFMを出力するLH回路
351、LH回路351の出力信号REFMを受け、この信号REFMが
入力IN、内部基準クロック信号intCLKがクロック信号C
K、トリガー出力禁止回路600からの禁止信号S0DMがリセ
ットRに対応し、リフレッシュトリガー信号REFAを出力
するRLH回路352を含む。

【００４３】プリチャージトリガー回路は360は、行系
活性化トリガー回路340または、リフレッシュトリガー
回路350のRLH回路がLH回路に変更さされた構成となって
いる。

【００４４】トリガー出力禁止回路600は、非同期型制
御回路400から出力される非同期制御信号の１つである
センス動作完了と共に、プリチャージ期間中であること
を示す信号S0とリフレッシュ期間中であることを示す信
号Aを入力とするニ入力ＮＡＮＤ回路612、このニ入力Ｎ
ＡＮＤ回路612の出力を反転出力するインバータ613、イ
ンバータ613の出力が入力IN、内部基準クロック信号int
CLKがクロック信号CKに対応し、出力信号S0DMを出力す
るLL回路611を含む。また、このインバータ613の出力
は、リフレッユ期間中の自動プリチャージを指示する自
動プリチャージ信号S0Dと同等であり、図３において
は、トリガー出力禁止回路600内にニ入力ＮＡＮＤ回路6
12およびインバータ613を設けた構成となっているが、
これらを共に行系・センス制御回路410内に盛り込んだ
構成にすることも可能である。なお、LL回路611は、非
同期型制御信号であるS0Dを同期型制御信号であるS0DM
に変換する変換回路610に相当する。

【００４５】図４は、図１に示される内部RAS信号発生
回路370の構成を示す回路図である。内部RAS信号発生回
路370は、行系・センス制御回路410から出力されるセン
ス完了タイミングを示すと共にプリチャージ期間中であ
ることを示す信号S0とリフレッシュモード中はＨレベル
を維持する信号Aを入力とするニ入力ＮＡＮＤ回路371、
ＮＡＮＤ回路371の出力を受け反転し、自動プリチャー
ジ信号S0Dと同等に信号を出力するインバータ371I、行
系活性化トリガー回路340から出力される行系活性化ト
リガー信号ACTとリフレッシュトリガー回路350から出力
されるリフレッシュトリガー信号REFを入力とするニ入
力ＮＯＲ回路372、ニ入力ＮＯＲ回路372の出力を一方の
入力とし行系の一連の動作の基本となる信号である信号
RASを出力するニ入力ＮＡＮＤ回路373、内部行系基本信
号RASが入力IN、内部基準クロックintCLKがクロック信
号CK、インバータ371Iの出力がリセットRに対応するRLH
回路374、RLH回路374の出力を受け、反転出力するイン
バータ374I、インバータ374Iの出力をさらに反転出力す
るインバータ375I、インバータ375Iの出力が入力IN、内
部基準クロック信号intCLKがクロック信号CK、リセット
Rがインバータ371Iの出力に対応するRLL回路375、プリ
チャージトリガー回路360の出力であるプリチャージト
リガー信号PREを受け反転出力するインバータ376I、イ
ンバータ376IとRLH回路374とRLL回路375の出力を受け、
行系基本信号RASの非活性化を指示する信号を出力する
論理回路377を含む。

【００４６】RLH回路374、RLL回路375は、一度活性化さ
れた、すなわちＨレベルとなった行系基本信号RASの状
態を維持するために回路であり、リフリレシュ時には、
これらのLH回路374、RLL回路375がセンス動作の完了と
共に信号S0Dによってリセットされるために行系基本信
号RASが非活性化、すなわち、Ｌレベルとなる。

【００４７】図５は、非同期型制御回路400に含まれる
行系・センス制御回路410の構成を示すブロック図であ
る。行系・センス制御回路410は、内部基準クロック信
号intCLKに同期して活性化される内部行系基本信号RAS
を受け、反転出力するインバータ411I、インバータ411I
の出力を内部基準クロック信号intCLKに対し非同期に遅
延させる非同期型遅延回路415、インバータ411Iと非同
期型遅延回路415の出力を受け、信号RASのＨレベルへの
変化時にはインバータ411Iの出力変化に応じて出力が変
化し、信号RASのＬレベルへの変化時は、非同期型遅延
回路415の出力変化に応じて出力が変化し行選択回路520
の活性化のタイミングを制御する信号RDEを出力するニ
入力ＮＡＮＤ回路412、ニ入力ＮＡＮＤ回路412の出力と
内部アドレス制御回路330から出力されるアドレス信号A
DDに応じてメモリセルアレイ510内のブロックの選択タ
イミングを制御するプリデコーダ413、このプリデコー
ダ413からの出力を遅延させ、すなわち、ブロック選択
が実施されたタイミングを見計らってビット線対BLi，/
BLiのイコライズタイミングを制御するイコライズ信号B
EQを出力する非同期型遅延回路414、非同期型遅延回路4
15とプリデコーダ413の出力を受けるニ入力ＮＡＮＤ回
路416、ニ入力ＮＡＮＤ回路416の出力を反転しメモリセ
ルの行アドレスの選択が行われたタイミングでセンスア
ンプの活性化タイミングを制御するセンスアンプ活性化
信号S0N，S0Pを出力するインバータ417、このセンスア
ンプ活性化信号S0N，S0Pを受け、センス開始からセンス
動作、すなわち、ビット線対の電位差の検知増幅動作の
完了までのタイミングを見計らってセンス動作の完了と
プリチャージ期間中であることを示す信号S0を出力する
非同期型遅延回路418、この信号S0とリフレッシュ期間
中であることを示す信号Aを入力とするニ入力ＮＡＮＤ
回路419A、その出力を反転し、リフレッシュ時の自動プ
リチャージ信号S0Dを出力するインバータ419Iを含む。

【００４８】図６は、図５に示された非同期型遅延回路
414、415、および418の例を示す回路図である。非同期
型遅延回路は、基準クロック信号intCLKに同期すること
なく単に、入力信号を所定期間遅延させるための回路で
あり、その構成はさまざまである。図６（ａ）は、最も
一般的な非同期型遅延回路であり、インバータ401Iが６
個、順に直列接続されている。図６（ａ）に示されるよ
うな構成の場合は、入力信号のＨレベルからＬレベルへ
の変化とＬレベルからＨレベルへの変化は同様にインバ
ータ401Iの遅延段分（６個）だけ、遅延して出力信号に
伝えられる。このような構成は、インバータの数やイン
バータを形成するトランジスタのサイズを調節すること
により遅延時間を所望の時間に設定することができる。

【００４９】また、図６（ｂ）は、一方の入力に常に入
力信号が入力されるニ入力ＮＯＲ回路402Aと、一方の入
力に常に入力信号をインバータ404Iで反転した信号が入
力されるニ入力ＮＡＮＤ回路403Aが、各々他方の入力を
順次受けるように交互に接続されている。図６（ｂ）に
示されるような構成の場合は、入力信号のＨレベルから
Ｌレベルへの変化は、ＮＯＲ回路401AとＮＡＮＤ回路40
3Aの数の遅延段分（６個）だけ遅延して出力信号に伝え
られる。しかし、入力信号のＬレベルからＨレベルへの
変化は、遅延回路の最終段のＮＯＲ回路401AとＮＡＮＤ
回路403A分（２個）だけの遅延で出力信号に伝えられ、
入力信号の立ち上がりと立ち下がりでその遅延時間が自
動的に変化するような構成となっている。非同期型制御
回路400内では、図６（ａ）（ｂ）に示されるような非
同期遅延回路やそれ以外の入力信号の立ち上がりのみを
遅延指せる非同期遅延回路等が使用されて、種々の制御
タイミングの調整が実施されている。

【００５０】次に動作について説明する。図７(ａ)は図
２（ａ）に示されたLL回路、図７（ｂ）は図2（ｂ）に
示されたLH回路の動作を示すタイミングチャートであ
る。図７においては、入力データINがD1、D2、D3の状態
に変化すると仮定し、その入力データに対して出力デー
タOUTがどのように変化するかを説明する。

【００５１】まず、LL回路について説明する。時刻T11
に入力データがD1になると、クロック信号CKがＬレベル
であるためクロックドインバータI12がインバータ動作
して入力データD1を取り込むと共に反転する。さらに、
このクロックドインバータI12の出力をインバータI15が
反転し、LL回路からの出力データはD1となる。時刻T12
にクロック信号CKがＨレベルになると、クロックドイン
バータI12のインバータ動作が禁止され、入力データの
取り込みが禁止される。変わってクロックドインバータ
I14がインバータ動作し、このクロックドインバータI14
とインバータI13により構成される帰還回路でLL回路の
保持部が形成され、クロックドインバータI12のインバ
ータ動作中に取り込まれていた入力データに対応する出
力データの状態、すなわちD1の状態が維持される。故
に、時刻T13に入力データがD1からD2に変化しても、出
力データはD1の状態を維持する。時刻T14にクロック信
号CKがＬレベルになると、クロックドインバータI12が
再びインバータ動作を開始して、既にD2に変化している
入力データを取り込む。同時にクロックドインバータI1
4はインバータ動作が禁止され保持部の帰還が中断され
る。故に、入力データD2応じて、出力データがD2に変化
する。時刻T15に入力データがD3に変化すると、クロッ
ク信号CKがＬレベルであるためクロックドインバータI1
2がこのデータを取り込み出力データもD3に変化する。
時刻T16にクロック信号CKがＨレベルになると、再びク
ロックドインバータI12のインバータ動作が禁止される
とともに、クロックドインバータI14がインバータ動作
を開始し、このクロックドインバータI14とインバータI
13により構成される帰還回路でLL回路の保持部が形成さ
れ、クロックドインバータI12のインバータ動作中に取
り込まれていた入力データに対応する出力データの状
態、すなわちD3の状態が維持される。

【００５２】次に図７（ｂ）に示されるLH回路の動作に
ついて説明する。時刻T21に入力データがD1になると、
クロック信号CKがＨレベルであるためクロックドインバ
ータI22がインバータ動作して入力データD1を取り込む
と共に反転する。さらに、このクロックドインバータI2
2の出力をインバータI25が反転し、LH回路からの出力デ
ータはD1となる。時刻T22にクロック信号CKがＨレベル
になると、クロックドインバータI22のインバータ動作
が禁止され、入力データの取り込みが禁止される。変わ
ってクロックドインバータI24がインバータ動作し、こ
のクロックドインバータI24とインバータI23により構成
される帰還回路でLH回路の保持部が形成され、クロック
ドインバータI22のインバータ動作中に取り込まれてい
た入力データに対応する出力データの状態、すなわちD1
の状態が維持される。故に、時刻T23に入力データがD1
からD2に変化しても、出力データはD1の状態を維持す
る。時刻T24にクロック信号CKがＬレベルになると、ク
ロックドインバータI22が再びインバータ動作を開始し
て、既にD2に変化している入力データを取り込む。同時
にクロックドインバータI24はインバータ動作が禁止さ
れ保持部の帰還が中断される。故に、入力データD2応じ
て、出力データがD2に変化する。時刻T25に入力データ
がD3に変化すると、クロック信号CKがＬレベルであるた
めクロックドインバータI12がこのデータを取り込み出
力データもD3に変化する。時刻T26にクロック信号CKが
Ｈレベルになると、再びクロックドインバータI22のイ
ンバータ動作が禁止されるとともに、クロックドインバ
ータI24がインバータ動作を開始し、このクロックドイ
ンバータI24とインバータI23により構成される帰還回路
でLH回路の保持部が形成され、クロックドインバータI2
2のインバータ動作中に取り込まれていた入力データに
対応する出力データの状態、すなわちD3の状態が維持さ
れる。

【００５３】図８は、実施の形態１の動作を示すタイミ
ングチャートである。図８では、図１２で示したタイミ
ングと同様の外部からのリフレッシュ命令に応答して同
期型半導体記憶装置がリフレッシュ動作を実施し、リフ
レッシュ動作中のプリチャージ期間の終了間際に、外部
からの誤った行系活性化命令IR（イリーガルコマンド）
が入力され、さらに、この時間が内部基準クロック信号
intCLKの立ち上がりと重なる場合の動作について説明す
る。

【００５４】また、以後、内部基準クロック信号intCLK
のＬレベルからＨレベルへの変化を立ち上り、Ｈレベル
からＬレベルへの変化を立ち下がりと称して説明する。

【００５５】時刻T31に内部基準クロック信号intCLKの
立ち上りと共に、先にコマンドデコーダ200内のリフレ
ッシュコマンドデコーダ220によりデコードされていた
リフレッシュコマンドデコード信号REFFのＨレベルをリ
フレッシュトリガー回路350内のLL回路351が保持し、そ
の出力をRLH回路352が取り込むと共に、リフレッシュト
リガー信号REFAがＨレベルとなる。さらに、このリフレ
ッシュトリガー信号REFAのＨレベルへの変化を受けて、
内部RAS信号発生回路370内のＮＯＲ回路372の出力がＬ
レベルとなり、この出力を受けるニ入力ＮＡＮＤ回路37
3から出力される内部行系基本信号RASがＨレベル活性化
される。

【００５６】信号RASがＨレベルになると、そのデータ
がRLH回路374およびRLL回路375を介して論理回路377に
入力されるので、この論理回路377の出力がＬレベルと
なり、ＮＡＮＤ回路373に入力される。要するに、行系
基本信号RASのＨレベルが保持された状態となる。時刻T
32になり内部基準クロックintCLKの立ち上りと共に、リ
フレッシュトリガー信号REFがＬレベルとなり、ＮＯＲ
回路372の出力がＨレベルとなっても、ＮＡＮＤ回路373
の他方の入力である論理回路377の出力がＬレベルであ
るため行系基本信号RASはＨレベルが維持される。一
方、行系・センス制御回路410は、時刻T31の信号RASの
Ｈレベルへの変化を受け、行選択回路の活性化指示信号
RDEを、そして、非同期型遅延回路415により規定される
遅延時間経過後にセンスアンプ活性化信号S0P，S0Nを活
性化させる。

【００５７】さらに、時刻T33になると、行系・センス
制御回路410内に含まれる非同期型遅延回路418によりセ
ンスアンプ活性化信号S0P，S0Nをさらに遅延させたセン
ス完了とともに、自動プリチャージの開始を指示する信
号S0DがＨレベルとなる。すると、この信号S0Dの立ち上
りに応じて、トリガー出力禁止回路600のLL回路611が自
動プリチャージ信号S0DのＨレベルを取り込む。故に、
トリガー出力禁止回路600の出力である禁止信号S0DMが
信号S0Dの立ち上がりに応じてＨレベルとなる。信号RAS
の活性化から時刻T33までの時間は、非同期型制御回路4
00内の行系・センス制御非同期型遅延回路410に含まれ
る非同期型遅延回路415，416等により規定される遅延時
間に相当する。また、自動プリチャージ信号S0DのＨレ
ベルへの変化を受け、ＮＡＮＤ回路371の出力がＬレベ
ルとなり、さらにその出力を受けるインバータ371Iの出
力がＨレベルとなるためRLH回路374およびRLL回路375が
内部基準クロック信号intCLKのレベルに関係なくリセッ
トされる。すなわち、そのRLH回路374およびRLL回路375
の出力は共にＬレベルとなり、論理回路377の出力がＨ
レベルとなるので、ＮＡＮＡＤ回路373の出力、すなわ
ち、内部行系基本信号RASが非活性化され、Ｌレベルに
なる。

【００５８】時刻T34には、自動プリチャージ信号S0Dが
活性化されてから最初の内部基準クロック信号intCLKが
Ｈレベルになる。

【００５９】時刻T35になると、イリーガル行系活性化
命令が入力される。これに応じて、行系活性化コマンド
デコーダ210がこの命令を受付、デコードしてしまい行
系活性化デコード信号ACTFがＨレベルとなる。さらに、
これを受けて行系活性化トリガー回路340内のLL回路341
の出力がＨレベルになってRLH回路342に入力されるが、
RLH回路342には、トリガー出力禁止回路600から禁止信
号S0DMがリセット信号Rとして入力されているため行系
活性化トリガー信号ACTはＨレベルとはならない。

【００６０】時刻T36になると、内部のプリチャージ実
施期間を見計らって非同期に自動プリチャージ信号S0D
がＬレベルとなる。しかし、この時の内部基準クロック
信号intCLKはＨレベルであるために禁止回路600からの
禁止信号S0DMはＨレベルを維持されたままである。すな
わち、行系活性化トリーガ信号の活性化は禁止されたま
まである。故に、行系活性化トリガー信号ACTがＨレベ
ルとなることもなく、行系基本信号信号RASが再び活性
化されることもない。また、時刻T33から時刻T36までの
時間は、予め見積もられたプリチャージ実行期間すなわ
ち、ワード線の非活性化からビット線対のイコライズ完
了までに要する時間であると共に、非同期遅延回路41
5、146、418等により確保された時間である。

【００６１】時刻T37になると、内部基準クロック信号i
ntCLKの立ち下がりに同期して、禁止信号S0DMはＬレベ
ルとなり、再び行系活性化トリガー回路がトリガー信号
出力可能状態、すなわち、活性化可能状態となる。この
禁止信号S0DMは、要するに非同期信号である自動プリチ
ャージ信号S0Dの立ち下がりに同期した信号に変換した
ものに相当する。

【００６２】以上のように、この実施の形態1における
半導体記憶装置では、プリチャージ終了間際のイリーガ
ルコマンドとたらこして、行系活性化命令の行系活性化
に寄与する命令が入力されても、非同期な自動プリチャ
ージ信号S0Dを変換回路610によって同期信号S0DMに変換
し、この変換信号S0DMによってトリガー回路のトリガー
出力を禁止しているので、プリチャージ期間中は基よ
り、時刻T35から時刻T36の間のようなプリチャージ動作
終了間際、さらに、内部基準クロックintCLKの立ち上が
りタイミングに重なった場合のイリーガルコマンドによ
るデータ破壊や、行系基本信号RASの誤動作を防ぐ。

【００６３】以上実施の形態１においてはイリーガルコ
マンドとして行系活性化命令が入力された場合を説明し
たが、イリーガルコマンドとしてリフレッシュ命令が入
力された場合にも非同期な自動プリチャージ信号S0Dを
変換回路610によって同期信号S0DMに変換し、この変換
信号S0DMによってトリガー回路のトリガー出力を禁止し
ているので、プリチャージ期間中は基より、プリヤージ
動作終了間際、さらに、内部基準クロックintCLKの立ち
上がりタイミングに重なった場合のイリーガルコマンド
によるデータ破壊や、行系基本信号RASの誤動作を防
ぐ。

【００６４】実施の形態２．図９はこの発明の実施の形
態２の行系活性化トリガー回路340、リフレッシュトリ
ガー回路350、トリガー禁止回路600の構成を示すブロッ
ク図である。この実施の形態２のにおいて、実施の形態
１と異なる部分は、行系活性化トリガー回路340、リフ
レッシュトリガー回路350の構成であり、以下この異な
る点について説明する。

【００６５】行系活性化トリガー回路340は、コマンド
デコーダ200からの行活性化デコード信号ACTFが入力I
N、内部基準クロック信号intCLKがクロック信号CKに対
応し、出力信号ACTMFを出力するLL回路343、LL回路343
の出力信号ACTMと禁止信号S0DMを受け、禁止信号S0DMが
Ｈレベルの期間は信号ACTMの変化を無視する論理回路34
4、この論理回路344の出力が入力IN、内部基準クロック
信号intCLKがクロック信号CKに対応し、行系活性化トリ
ガー信号ACTを出力するLH回路345を含む。ここで、論理
回路344は、例えばLL回路343の出力ACTMを反転出力する
インバータ344I、このインバータ344Iの出力と禁止信号
S0DMを入力とするＮＯＲ回路344Aから構成される。

【００６６】リフレッシュトリガー回路350は、コマン
ドデコーダ200からのリフレッシュデコード信号REFFが
入力IN、内部基準クロック信号intCLKがクロック信号CK
に対応し、出力信号REFMを出力するLL回路353、LL回路3
53の出力信号REFMと禁止信号S0DMを受け、禁止信号S0DM
がＨレベルの期間は信号REFMの変化を無視する論理回路
354、この信号REFMが入力IN、内部基準クロック信号int
CLKがクロック信号CKに対応し、リフレッシュトリガー
信号REFAを出力するLH回路355を含む。ここで、論理回
路354は、例えばLL回路353の出力REFMを反転出力するイ
ンバータ354I、このインバータ354Iの出力と禁止信号S0
DMを入力とするＮＯＲ回路354Aから構成される。

【００６７】実施の形態２の行系活性化トリガー回路34
0、リフレッシュトリガー回路350においては、禁止信号
S0DMがＨレベルの期間は、コマンドデコーダ200でデコ
ードされ、さらに、LL回路により取り込まれたイリーガ
ルコマンドIRを論理回路344、354でLH回路345、355に伝
えないよう防いでいる。

【００６８】以上のように、この実施の形態２における
半導体記憶装置では、プリチャージ終了間際のイリーガ
ルコマンドとして、行系活性化命令やリフレッシュ命令
等の行系活性化に寄与する命令が入力されても、非同期
な自動プリチャージ信号S0Dを変換回路610によって同期
信号S0DMに変換し、この変換信号S0DMが活性化されてい
る期間はトリガー回路内の論理回路344、345がトリガー
出力を禁止しているので、プリチャージ期間中は基よ
り、プリヤージ動作終了間際、さらに、内部基準クロッ
クintCLKの立ち上がりタイミングに重なった場合のイリ
ーガルコマンドによるデータ破壊や、行系基本信号RAS
の誤動作を防ぐ。

【００６９】実施の形態３．図１０は、この発明の実施
の形態３での行系活性化トリガー回路340、リフレッシ
ュトリガー回路350、トリガー禁止回路600の構成を示す
ブロック図である。この実施の形態３において、実施の
形態１および２と異なる部分は、行系活性化トリガー回
路340、リフレッシュトリガー回路350、トリガー禁止回
路600内の変換回路610の構成であり、以下この異なる点
について説明する。

【００７０】変換回路610は、インバータ613からの信号
SODが入力IN、内部基準クロック信号intCLKがクロック
信号CKに対応するLH回路614、LH回路614からの出力が入
力IN、内部基準クロック信号intCLKがクロック信号CKに
対応するLL回路615を含むフリップフロップ回路で構成
される。行系活性化トリガー回路340は、コマンドデコ
ーダ200からの行活性化デコード信号ACTFが入力IN、内
部基準クロック信号intCLKがクロック信号CK、禁止信号
S0DMがリセットRに対応し、出力信号ACTMを出力するRLL
回路346L、RLL回路346Lの出力信号ACTMが入力IN、内部
基準クロック信号intCLKがクロック信号CK、禁止信号S0
DMがリセットRに対応し、行系活性化トリガー信号ACTを
出力するRLH回路346Hを含む。ここで、 RLL回路346LとR
LH回路346Hで所謂リセット機能付のフリップフロップ回
路346を構成している。

【００７１】リフレッシュトリガー回路350は、コマン
ドデコーダ200からのリフレッシュデコード信号REFFが
入力IN、内部基準クロック信号intCLKがクロック信号C
K、禁止信号S0DMがリセットRに対応し、出力信号REFMを
出力するRLL回路356L、RLL回路356Lの出力信号REFMが入
力IN、内部基準クロック信号intCLKがクロック信号CK、
禁止信号S0DMがリセットRに対応し、リフレッシュトリ
ガー信号REFAを出力するRLH回路356Hを含む。ここで、
RLL回路356LとRLH回路356Hは所謂リセット機能付のフリ
ップフロップ回路356を構成している。

【００７２】以上のように、この実施の形態３における
半導体記憶装置では、リセット機能付のフリップフロッ
プ回路で行系活性化トリガー回路およびリフレッシュト
リガー回路を構成し、このフリップフロップ回路を非同
期な自動プリチャージ信号S0Dをフリップフロップ回路
で構成される変換回路610によって同期信号S0DMに変換
した禁止信号S0DMによってリセットするため、プリヤー
ジ動作終了間際、さらに、内部基準クロックintCLKの立
ち上がりタイミングに重なった場合のイリーガルコマン
ドによるデータ破壊や、同期動作のずれ、行系基本信号
RASの誤動作等を防ぐ。尚、図８に示されるタイミング
チャートにおいてSODMの点線波形がこの実施の形態３に
おける内部基準クロック信号intCLKに同期した禁止信号
SODMを表している。

【００７３】実施の形態４．図１１はこの発明の実施の
形態４での行系活性化トリガー回路340、リフレッシュ
トリガー回路350、トリガー禁止回路600の構成を示すブ
ロック図である。この実施の形態４において、実施の形
態３と異なる部分は、行系活性化トリガー回路340、リ
フレッシュトリガー回路350の構成であり、以下このこ
となる点について説明する。

【００７４】行系活性化トリガー回路340は、コマンド
デコーダ200からの行活性化デコード信号ACTFと禁止回
路600からの禁止信号S0DMを受け、禁止信号S0DMがＨレ
ベルの期間は信号ACTFの変化を無視する論理回路347、
この論理回路347の出力ACTMが入力IN、内部基準クロッ
ク信号intCLKがクロック信号CKに入力されるLL回路348
L、このLL回路348Lの出力が入力IN、内部基準クロック
信号intCLKに対応し行系活性化トリガー信号ACTを出力
するLH回路348Hを含む。ここで、論理回路357は、例え
ば行系活性化デコード信号ACTFを反転出力するインバー
タ347I、このインバータ347Iの出力と禁止信号S0DMを入
力とするＮＯＲ回路347Aから構成される。また、LL回路
348LとRLH回路348Hで所謂フリップフロップ回路348を構
成している。

【００７５】リフレッシュトリガー回路350は、コマン
ドデコーダ200からのリフレッシュデコード信号REFFと
禁止回路600からの禁止信号S0DMを受け、禁止信号S0DM
がＨレベルの期間は信号REFFの変化を無視する論理回路
357、この論理回路357の出力REFMが入力IN、内部基準ク
ロック信号intCLKがクロック信号CKに入力されるLL回路
358L、このLL回路358Lの出力が入力IN、内部基準クロッ
ク信号intCLKに対応し、リフレッシュトリガー信号REF
を出力するLH回路358Hを含む。ここで、論理回路357
は、例えばリフレッシュデコード信号REFFを反転出力す
るインバータ357I、このインバータ357Iの出力と禁止信
号S0DMを入力とするＮＯＲ回路357Aから構成される。ま
た、LL回路358LとRLH回路358Hで所謂フリップフロップ
回路358を構成している。

【００７６】以上のように、この実施の形態４における
半導体記憶装置でも、フリップフロップ回路の前に論理
回路を設け、禁止信号S0DMがＨレベルの期間は、フリッ
プフロップ回路にイリーガルコマンドの行系活性化デコ
ード信号ACTFおよびリフレッシュデコード信号REFFが伝
達されないように構成されているのでプリヤージ動作終
了間際、さらに、内部基準クロックintCLKの立ち上がり
タイミングに重なった場合のイリーガルコマンドによる
データ破壊や、同期動作のずれ、行系基本信号RASの誤
動作等を防ぐ。

【００７７】以上実施の形態２、３および４においても
イリーガルコマンドIRとして行系活性化命令ではなくリ
フレッシュ命令が入力された場合に誤動作を防ぐことが
できることはいうまでもない。さらに、以上の実施の形
態においては、ＳＤＲＡＭ1000について説明したが、本
発明は、同期型制御回路と非同期型制御回路が混在する
半導体記憶装置、特に複数のダイナミック型メモリセル
の有した、同期型半導体記憶装置、すなわち、一般にＤ
ＲＡＭコアと呼ばれる部分を備えた同期型半導体記憶装
置に適用することができる。

【００７８】

【発明の効果】以上のように、この発明に係る同期型半
導体記憶装置は、内部行系基本信号を非同期に遅延させ
た非同期な制御信号を基準クロックに同期させ、この同
期させた変換信号によってトリガー回路のトリガー出力
を禁止ししているので、リフレッシュ動作時にイリーガ
ルコマンドとして行系活性化命令、リフレッシュ命令が
入力された場合に、これらのイリーガルコマンドに対し
て内部行系基本信号が誤動作することを防ぐことができ
る。

【００７９】さらに、この発明に係る同期型半導体記憶
装置は、非同期な自動プリチャージ信号S0Dを変換回路6
10によって同期信号S0DMに変換し、この変換信号S0DMに
よってトリガー回路のトリガー出力を禁止しているの
で、プリチャージ期間中は基より、プリヤージ動作終了
間際、さらに、内部基準クロックintCLKの立ち上がりタ
イミングに重なった場合のイリーガルコマンドによるデ
ータ破壊や、行系基本信号RASの誤動作を防ぐことがで
きる。

【００８０】また、この発明に係る同期型半導体記憶装
置は、同期制御回路と非同期制御回路の混載したときに
起こるイリーガルコマンドによる誤動作を防ぐことがで
きる。

【００８１】さらに、この発明に係る同期型半導体記憶
装置は、イリーガルコマンドによる誤動作をイリーガル
コマンドのデコード後の内部動作開始を指示するトリガ
ー信号を発発生する回路で防ぐため、正常コマンドの受
付を送らせることもなく、イルーガルコマンドによる不
必要な動作を最小限にとどめることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＳＤＲＡＭの
構成を示すブロック図である。

【図２】この発明の実施の形態１による各種ラッチ回
路の構成を示す回路図である。

【図３】図１に示したコマンドデコーダ、行系活性化
トリガー回路、リフレッシュトリガー回路、トリガー出
力禁止回路の構成を示すブロック図である。

【図４】図１に示した内部行系基本信号発生回路の構
成を示す回路図である。

【図５】図１に示した行系・センス制御回路の回路図
である。

【図６】図５に示した非同期型遅延回路の例を示の回
路図である。

【図７】図２に示したラッチ回路の動作を示すタイミ
グチャート図である。

【図８】図１に示したこの発明の実施の形態１による
ＳＤＲＡＭの動作を示したタイミグチャート図である。

【図９】この発明の実施の形態２によるコマンドデコ
ーダ、行系活性化トリガー回路、リフレッシュトリガー
回路、トリガー出力禁止回路の構成を示すブロック図で
ある。

【図１０】この発明の実施の形態３によるコマンドデ
コーダ、行系活性化トリガー回路、リフレッシュトリガ
ー回路、トリガー出力禁止回路の構成を示すブロック図
である。

【図１１】この発明の実施の形態４によるコマンドデ
コーダ、行系活性化トリガー回路、リフレッシュトリガ
ー回路、トリガー出力禁止回路の構成を示すブロック図
である。

【図１２】従来のＳＤＲＡＭの行系の制御の回路構成
を示したブロック図である。

【図１３】従来のＳＤＲＡＭの動作を示すタイミング
チャート図である。

【符号の説明】

M.C メモリセル、 102 基準クロック回路、200
コマンドデコーダ、 210 行系活性化コマンドデコ
ーダ、220 リフレッシュコマンドデコーダ、 230
プリチャージコマンドデコーダ300 同期型制御回路、
300a 行系トリガー回路、300b 内部基本信号発生
回路、 340 行系活性化トリガー回路、350 リフレ
ッシュトリガー回路、 360 プリチャージトリガー
回路、370 内部RAS信号発生回路、 400 非同期制
御回路、600 禁止回路、 610 変換回路、、S0D
自動プリチャージ信号、 S0DM トリガー出力禁止信
号、ACT 行系活性化トリガー信号、 REF リフレッ
シュトリガー信号、ACTF 行系活性化デコード信号、
REFF リフレッシュデコード信号、PRE プリチャー
ジトリガー信号、 PREF プリチャージデコード信
号、RAS 内部行系基本信号

フロントページの続き (72)発明者堂阪勝己東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 5B024 AA03 BA21 BA23 BA29 CA07 CA11

Claims

【特許請求の範囲】

【請求項１】複数の行および複数の列に配列された複
数のダイナミック型メモリセル、外部基準クロック信号を受け内部基準クロック信号を出
力する基準クロック回路、外部制御信号に応じて前記複数のメモリセルのリフレッ
シュ動作を指示するリフレッシュデコード信号を出力す
るリフレッシュコマンドデコーダ、前記外部制御信号に応じて前記複数のメモリセルの行選
択を含む行系活性化動作を指示する行系活性化デコード
信号を出力する行系活性化コマンドデコーダ、前記リフレッシュデコード信号と前記内部基準クロック
を受け、リフレッシュ動作開始のトリガーとなるリフレ
ッシュトリガー信号を出力するリフレッシュトリガー回
路、前記行系活性化デコード信号と前記内部基準クロック信
号を受け、行系活性化動作開始のトリガーとなる行系活
性化トリガー信号を出力する行系活性化トリガー回路、前記リフレッシュトリガー信号と前記行系活性化トリガ
ー信号を受け、前記リフレッシュトリガー信号と前記行
系活性化トリガー信号のうち少なくともどちらか一方の
トリガー信号の活性化に応じて活性化される内部行系基
本信号を出力する内部行系基本信号発生回路、非同期型遅延回路を含み、前記内部行系基本信号を前記
非同期型遅延回路で所定期間遅延させ、非同期に活性化
される非同期制御信号を出力する非同期制御回路、およ
び前記非同期制御信号と前記内部基準クロック信号を受
け、前記リフレッシュ動作時に前記非同期制御信号を前
記内部基準クロックに同期させた変換信号に変換する変
換回路を含み、前記変換信号に応じて前記リフレッシュ
トリガー信号と前記行系活性化トリガー信号の活性化を
禁止するトリガー出力禁止回路を備えた同期型半導体記
憶装置。
【請求項２】非同期制御信号は、リフレッシュ動作時
の自動プリチャージ信号である請求項１記載の同期型半
導体記憶装置。
【請求項３】外部制御信号に応じてプリチャージ動作
を指示するプリチャージデコード信号を出力するプリチ
ャージコマンドデコーダと、前記プリチャージデコード信号と前記内部基準クロック
信号を受け、プリチャージ動作開始のトリガーとなるプ
リチャージトリガー信号を出力するプリチャージトリガ
ー回路とをさらに備え、内部行系基本信号発生回路は、前記プリチャージトリガ
ー信号と自動プリチャージ信号を受け、内部行系基本信
号は、リフレッシュ動作時は前記自動プリチャージ信号
に応じて、非リフレッシュ動作時は前記プリチャージト
リガー信号に応じて非活化される請求項２記載の同期型
半導体記憶装置。
【請求項４】外部基準クロック信号を受け内部基準ク
ロック信号を出力する基準クロック回路、外部制御信号に応じて所定の内部動作を指示するデコー
ド信号を出力するコマンドデコーダ、前記デコード信号と前記内部基準クロック信号を受け、
前記内部基準クロック信号に同期して活性化され、非同
期制御信号に応じて非活性化される同期制御信号を出力
する同期型制御回路、非同期型遅延回路を含み、前記同期制御信号を受け、前
記同期制御信号を前記非同期型遅延回路で所定期間遅延
させ、非同期に活性化される前記非同期制御信号を出力
する非同期型制御回路、および前記非同期制御信号と前
記内部基準クロック信号を受け、前記非同期制御信号を
前記内部基準クロック信号に同期させ、前記同期制御信
号の活性化を禁止する禁止信号を出力する禁止回路を備
える同期型半導体記憶装置。
【請求項５】同期型制御回路は、デコード信号と内部基準クロック信号を受け所定の内部
動作のトリガーとなるトリガー信号を出力するトリガー
回路と、前記トリガー信号を受け同期制御信号を出力す
る内部基本信号発生回路を含む請求項４記載の同期型半
導体記憶装置。
【請求項６】禁止回路は、トリガー信号の活性化を禁
止する請求項５記載の同期型半導体記憶装置。