JP2593894B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】 〔概要〕 コラムスイッチ等にMOS型トランジスタを用いた半導
体記憶装置に関し、 電源マージンの改善を目的とし、 コラムスイッチ，センスアンプ選択回路，書込みデー
タをセルへ出力する回路に夫々ＰチャンネルMOS型トラ
ンジスタを使用した半導体記憶装置において、第１の電
源電圧が供給され、これよりも負方向に大なる値とされ
た第２の電源電圧を発生する電圧発生回路を設け、該第
２の電源電圧を前記ＰチャンネルMOS型トランジスタの
電源電圧として印加し、かつ、前記コラムスイッチ，セ
ンスアンプ選択回路及び書込みデータをセルへ出力する
回路以外の回路の電源電圧として前記第１の電源電圧を
印加するよう構成する。
〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にコラムスイッチ
等にMOS型トランジスタを用いた半導体記憶装置に関す
る。
〔従来の技術〕
従来よりバイポーラトランジスタとMOS型トランジス
タとを基本ゲート内で複合させたBi−CMOSゲートを使用
したランダム・アクセス・メモリ（RAM）が知られてい
る。
かかるRAMでは、ドライバ等に使用されるBi−CMOSゲ
ートの出力段トランジスタには駆動能力が大きいバイポ
ーラトランジスタが用いられ、スイッチにはMOS型トラ
ンジスタが用いられる。上記の出力段トランジスタは例
えば第２図（Ａ）に示す如く、NPNトランジスタTr1及び
Tr2の各ベースの入力信号をTr1のエミッタとTr2のコレ
クタとの共通接続点より取り出す構成である。
トランジスタTr1のコレクタには電源電圧VCCが、また
トランジスタTr2のエミッタには電源電圧VEEが印加され
る構成とされているが、これらはRAM内のCMOSインバー
タを構成するMOS型トランジスタにも同様に電源電圧と
して印加される。一例としてVCCは0V、VEEは−5.2Vであ
る。
この電源電圧VCC,VEE下で動作する出力段トランジス
タTr1,Tr2の共通接続点から取り出される出力電圧は、
第２図（Ｂ）に示すように、ハイレベルがVCCより約0.5
V低い−0.5V程度であり、またローレベルがVEEより約0.
5V高い−4.7V程度であった。
〔発明が解決しようとする問題点〕
ＰチャンネルMOS型トランジスタの閾値電圧VTHはイン
バータその他のゲートスピードを速くするためには、低
めであることが望ましく、およそ0.6V〜である。
一方、前記したようにRAM内部の第３図に示す如きCMO
Sインバータにもハイレベルが−0.5V、ローレベルが−
4.7Vの信号が入力されることになるが、特に−0.5Vのハ
イレベルの信号入力時にはＮチャンネルMOS型トランジ
スタTr4は完全にオンになるのに対し、ＰチャンネルMOS
型トランジスタTr3は電源電圧VCCが0Vであるので電源マ
ージンがなく、完全にオフになりにくい。
更に、電源電圧が浅くなると、Bi−CMOSゲートの立上
り時間や立下り時間が大になり、その出力が供給される
CMOSインバータがセンスアンプ選択回路内やコラムスイ
ッチ内に設けられているので、例えばあるデータ線に接
続されている第１のセンスアンプから別のデータ線に接
続されている第２のセンスアンプへ切換わるべきところ
が、両方共に選択動作状態となることがあり、二重選択
が生ずるという問題点があった。
本発明は上記の点に鑑みてなされたもので、電源マー
ジンの改善を可能とした半導体記憶装置を提供すること
を目的とする。
〔問題点を解決するための手段〕
本発明の半導体記憶装置は、第１の電源電圧から第２
の電源電圧を発生する電圧発生回路を設け、この第２の
電源電圧をコラムスイッチ，センスアンプ選択回路，書
込みデータをセルへ出力する回路に夫々使用されている
ＰチャンネルMOS型トランジスタに印加し、他の回路に
第２の電源電圧を印加するように構成したものである。
〔作用〕
前記ＰチャンネルMOS型トランジスタのソースに印加
される前記第２の電源電圧は、第１の電源電圧よりも負
方向に大なる値とされているため、従来と同一の値のハ
イレベルの信号がゲートに印加された場合は従来にくら
べゲート・ソース間電圧が小となるので、確実にオフと
なる。
〔実施例〕
第１図は本発明の一実施例の回路図を示す。本実施例
はBi−CMOSを用いたRAMに適用した例で、同図中、１は
第１の電源電圧VCCの入力端子で、外部の電源電圧発生
回路により生成された電源電圧VCCが入力される。２は
電圧発生回路で、例えばダイオードにより構成されてお
り、電源電圧VCCより例えばダイオード１個分の電圧降
下により0.8V負方向に大なる値の第２の電源電圧VCC′
を発生出力する。従って、電源電圧VCCが0Vのときは、V
CC′は−0.8Vとなる。
一方、3,4及び５はセル、６はロウ選択信号をセル３
〜５に供給するドライバ、7,8及び９は夫々コラムスイ
ッチ,11,13及び15はコラム選択信号をコラムスイッチ7,
8及び９に印加するドライバ、10,12及び14は書込み信号
をコラムスイッチ7,8及び９に供給するドライバであ
る。
また、16はプリセンスアンプ、17はBi−CMOSゲート、
18はセンスアンプ選択回路、19及び20は夫々Bi−CMOSゲ
ートである。
コラムスイッチ７〜９は夫々同一構成で、例えばコラ
ムスイッチ７はＰチャンネルMOS型トランジスタQ1,Q3,Q
4及びQ6とＮチャンネルMOS型トランジスタQ2及びQ5より
なる。また、センスアンプ選択回路18はＰチャンネルMO
S型トランジスタQ7及びＮチャンネルMOS型トランジスタ
Q8よりなるCMOSインバータを介してスイッチング用Ｎチ
ャンネルMOS型トランジスタQ9のゲートに接続する構成
とされている。
ドライバ6,10〜15の電源電圧はVCCであり、コラムス
イッチ7,8,9内のＰチャンネルMOS型トランジスタQ3,Q6
等の電源電圧と、センスアンプ選択回路18内のＰチャン
ネルMOS型トランジスタQ7の電源電圧と、書込みデータ
を出力する回路中のＰチャンネルMOS型トランジスタ
Q10,Q12の電源電圧とは前記第２の電源電圧VCC′とされ
ている。
かかる構成のRAMにおいて、書込み時は書込みデータ
ＤがBi−CMOSゲート19を通してトランジスタQ10及びQ11
よりなるCMOSインバータに供給される一方、Ｄと逆相の
書込みデータがBi−CMOSゲート20を通してトランジス
タQ12及びQ13よりなるCMOSインバータに供給される。
また、ドライバ10よりハイレベルの書込み信号が取り
出され、かつ、ドライバ11よりローレベルのコラム選択
信号が取り出されるものとすると、トランジスタQ1,Q2,
Q4及びQ5が夫々オンとなり、コラムスイッチ７が選択状
態となる。また、書込み時にはプリセンスアンプ選択信
号は常時ハイレベルであるため、トランジスタQ9が常時
オフとなり、プリセンスアンプ16が非選択状態にある。
従って、CMOSインバータより取り出された前記書込み
データＤ及びはコラムスイッチのトランジスタQ1,Q2,
Q4及びQ5を通してセル３に印加され、ここに書込まれ
る。
他方、読み出し時には、プリセンスアンプ選択信号が
ローレベルとなり、トランジスタQ9をオン状態にしてプ
リセンスアンプ16を選択状態とする。また、ドライバ10
よりローレベルの書込み信号が取り出され、かつ、ドラ
イバ11よりローレベルのコラム選択信号が取り出される
と、トランジスタQ1,Q3,Q6,Q4が夫々オンとなる。この
ようにコラム選択信号によりコラムスイッチ７が選択さ
れると共にロウ選択信号によりセル３〜５にロウ選択信
号が供給されると、セル３から読み出されたデータがコ
ラムスイッチ７を通してプリセンスアンプ16に供給さ
れ、ここで検出される。
この読み出し時にはBi−CMOSゲート19及び20やドライ
バ13,15は夫々ハイレベルの信号を出力している。
このような動作をするRAMにおいて、ＰチャンネルMOS
型トランジスタQ3,Q6,Q7,Q10,Q12及びQ1,Q4等のソース
端子への電源電圧は、VCCよりも負方向に大なる値の
VCC′であるため、そのゲート入力電圧がローレベルか
らハイレベルへ変化する場合において、従来よりも短時
間で確実にオフ状態となる。
なお、上記のトランジスタQ3,Q6,Q7,Q10及びQ12以外
のＰチャンネルMOS型トランジスタのソース端子への電
源電圧もVCC′とすることも考えられるが、本実施例に
おいてVCC′が印加されるＰチャンネルMOS型トランジス
タはその出力のレベル変化が、コラムスイッチ７〜９や
プリセンスアンプ16の二重選択を生じさせることがある
ものであるのに対し、それ以外のＰチャンネルMOS型ト
ランジスタについてはそのようなことがないから特に必
要がなく、またすべてのＰチャンネルMOS型トランジス
タにVCC′を印加する場合は、電圧発生回路２の構成が
かなり大規模な電源容量が必要で複雑となるからであ
る。
〔発明の効果〕
上述の如く、本発明によれば、所定のＰチャンネルMO
S型トランジスタの電源電圧を負方向に大にしたので、
電源マージンを改善することができ、よって二重選択の
発生を防止することができる等の特長を有するものであ
る。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、 第２図は出力段トランジスタと電源電圧及び出力電圧を
示す図、 第３図はCMOSインバータの回路図を示す。 図において、 １は第１の電源電圧入力端子、 ２は電圧発生回路、 ３〜５はセル、 ７〜９はコラムスイッチ、 16はプリセンスアンプ、 18はセンスアンプ選択回路 を示す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】コラムスイッチ（７〜９），センスアンプ
    選択回路（18），書込みデータをセルへ出力する回路
    （Q10〜Q13）に夫々ＰチャンネルMOS型トランジスタを
    使用した半導体記憶装置において、 第１の電源電圧（VCC）が供給され、これよりも負方向
    に大なる値とされた第２の電源電圧（VCC′）を発生す
    る電圧発生回路（２）を設け、 該第２の電源電圧（VCC′）を前記ＰチャンネルMOS型ト
    ランジスタの電源電圧として印加し、かつ、前記コラム
    スイッチ（７〜９），センスアンプ選択回路（18）及び
    書込みデータをセルへ出力する回路（Q10〜Q13）以外の
    回路の電源電圧として前記第１の電源電圧（VCC）を印
    加する構成としたことを特徴とする半導体記憶装置。
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