JPH01130387A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH01130387A
JPH01130387A JP62288730A JP28873087A JPH01130387A JP H01130387 A JPH01130387 A JP H01130387A JP 62288730 A JP62288730 A JP 62288730A JP 28873087 A JP28873087 A JP 28873087A JP H01130387 A JPH01130387 A JP H01130387A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 コラムスイッチ等にＭＯＳ型トランジスタを用いた半導
体記憶装置に関し、　、 電源マージンの改善を目的とし、 コラムスイッチ、センスアンプ選択回路、書込みデータ
をセルへ出力する回路に夫々ＰヂャンネルＭＯＳ型トラ
ンジスタを使用した半導体記憶装置において、Ｍｌの電
源電圧が供給され、これよりも負方向に大なる値とされ
た第２の電源電圧を発生する電圧発生回路を設け、該第
２の電源電圧を前記ＰチャンネルＭＯＳ型トランジスタ
の電源電圧として印加し、かつ、前記コラムスイッチ。
センスアンプ選択回路及び書込みデータをセルへ出力す
る回路以外の回路の電源電圧として前記第１の電源電圧
を印加するよう構成する。
（産業上の利用分野〕 本発明は半導体記憶装置に係り、特にコラムスイッチ等
にＭＯＳ型トランジスタを用いた半導体記憶装置に関す
る。
〔従来の技術〕
従来よりバイポーラトランジスタとＭＯＳ型トランジス
タとを基本ゲート内で複合させたＢ１−ＣＭＯＳゲート
を使用したランダム・アクセス・メモリ（ＲＡＭ）が知
られている。
°かかるＲＡＭでは、ドライバ等に使用されるＢ　１−
ＣＭＯＳゲートの出力段トランジスタには駆動能力が大
きいバイポーラトランジスタが用いられ、スイッチには
ＭＯＳ型トランジスタが用いられる。上記の出力段トラ
ンジスタは例えば第２図（Ａ）に示す如く、ＮＰＮトラ
ンジスタＴｒ＋及びＴ　ｒ　２の各ベースの入力信号を
Ｔｒ＋のエミッタとＴ　ｒ　２のコレクタとの共通接続
点より取り出す構成である。
トランジスタＴｒ＋のコレクタには電源電圧Ｖｃｃが、
またトランジスタＴｒｚのエミッタには電源電圧ＶＥε
が印加される構成とされているが、これらはＲＡＭ内の
ＣＭＯＳインバータを構成するＭＯ３型トランジスタに
も同様に電源電圧として印加される。−例としてＶｃｃ
はＯＶ。
ＶＥ　Ｅ　は−５，２Ｖｒｉる。
この電源電圧Ｖ　Ｃｃ　ｒ　Ｖ　Ｅ　Ｅ下で動作する出
力段トランジスタＴｒ＋　＊　Ｔｒｚの共通接続点から
取り出される出力電圧は、第２図（Ｂ）に示すように、
ハイレベルがＶｃｃより約０．５■低い−Ｏ，ＳＶ程度
であり、またローレベルがＶＥＥより約０．５■高い−
４，１Ｖ程度であった。
〔発明が解決しようとする問題点〕
ＰチャンネルＭＯＳ型トランジスタの閾値電圧ＶＴＨは
インバータその他のゲートスピードを速くするためには
、低めであることが望ましく、およそ０．６Ｖ〜である
。
一方、前記したようにＲＡＭ内部の第３図に示す如きＣ
ＭＯＳインバータにもハイレベルが−Ｏ，ＳＶ、ローレ
ベルが−４，７Ｖの信号が入力されることになるが、特
に−０，５Ｖのハイレベルの信号入力時にはＮチャンネ
ルＭＯ３型トランジスタＴｒ４は完全にオンになるのに
対し、ＰチャンネルＭＯＳ型トランジスタＴ　ｒ　３は
電源電圧ＶｃｃがＯＶであるので電源マージンがなく、
完全にオフになりにくい。
更に、電源電圧が浅くなると１．８１−ＣＭＯＳゲート
の立上り時間や立下り時間が大になり、その出力が供給
されるＣＭＯＳインバータがセンスアンプ選択回路内や
コラムスイッチ内に設けられているので、例えばあるデ
ータ線に接続されている第１のセンスアンプから別のデ
ータ線に接続されている第２のセンスアンプへ切換ねる
べきところが、両方共に選択動作状態となることがあり
、二重選択が生ずるという問題点があった。
本発明は上記の点に鑑みてなされたもので、電源マージ
ンの改善を可能とした半導体記憶装置を提供することを
目的とする。
〔問題点を解決するための手段〕
本発明の半導体記憶装置は、第１の電源電圧から第２の
電源電圧を発生する電圧発生回路を設け、この第２の電
源電圧をコラムスイッチ、センスアンプ選択回路、書込
みデータをセルへ出力する回路に夫々使用されているＰ
チャンネルＭＯＳ型トランジスタに印加し、他の回路に
第２の電源電圧を印加するように構成したものである。
〔作用〕
前記ＰヂャンネルＭＯＳ型トランジスタのソースに印加
される前記第２の電ｍ電圧は、第１の電源電圧よりも負
方向に大なる値とされているため、従来と同一の値のハ
イレベルの信号がゲートに印加された場合は従来にくら
ベゲート・ソース間電圧が小となるので、確実にオフと
なる。
（実施例〕 第１図は本発明の一実隨例の回路図を示す。本実施例は
Ｂ　ｉ　−０ＭＯＳを用いたＲＡＭに適用した例で、同
図中、１は第１の電源電圧Ｖｃｃの入力端子で、外部の
電源電圧発生回路により生成されたＭＷＡＴｉ圧Ｖｃｃ
が入力される。２は電圧発生回路で、例えばダイオード
により構成されており、電源電圧Ｖｃｃより例えばダイ
オード１個分の電圧降下により０．８Ｖ負方向に大なる
値の第２の電源電圧Ｖｃ　ｃ　’を発生出力する。従っ
て、電源電圧Ｖｃｃが０■のときは、Ｖｃ　ｃ　’は一
〇、８ｖとなる。
一方、３．４及び５はセル、６はロウ選択信号をセル３
〜５に供給するドライバ、７．８及び９は夫々コラムス
イッチ、１０．．１２及び１４はコラム選択信号をコラ
ムスイッチ７，８及び９に印加するドライバ、１１．１
３及び１５は書込み信号をコラムスイッチ７．８及び９
に供給するドライバである。
また、１６はプリセンスアンプ、１７はＢ１−ＣＭＯＳ
ゲート、１８はセンスアンプ選択回路、１９及び２０は
夫々Ｂ　ｔ−ＣＭＯＳゲートである。
コラムスイッチ７〜９は夫々同一構成で、例えばコラム
スイッチ７はＰチャンネルＭＣ）Ｓ型トランジスタＱ＋
　、Ｑ３　、Ｑ４及びＱｅとＮチャンネルＭＯＳ型トラ
ンジスタＱ２及びＱ５よりなる。
また、センスアンプ選択回路１８はＰチャンネルＭＯＳ
型トランジスタＱ７及びＮヂャンネルＭＯＳ型トランジ
スタＱ８よりなるＣＭＯＳインバータを介してスイッチ
ング用ＮチャンネルＭＯＳ型トランジスタＱ９のゲート
に接続する構成とされている。
ドライバ６．１０〜１５の電源電圧はＶｃｃであり、コ
ラムスイッチ７．８．９内のＰチャンネルＭＯＳ型トラ
ンジスタＱ３．０６等の電源電圧と、センスアンプ選択
回路１８内のＰヂャンネルＭＯＳ型トランジスタＱ７の
電源電圧と、書込みデータを出力する回路中のＰヂャン
ネルＭＯＳ型トランジスタＱＩＯ，Ｑ１０の電源電圧と
は前記第２の電源電圧Ｖｃ　ｃ　’　とされている。
かかる構成のＲＡＭにおいて、書込み時は寵込みデータ
ＤがＢ　１−ＣＭＯＳゲート１９を通してトランジスタ
Ｑ　＋ｏ及びＯｎよりなるＣＭＯＳインバータに供給さ
れる一方、Ｄと逆相の書込みデータロがＢ　１−ＣＭＯ
Ｓゲート２０を通してトランジスタＱＩ２及びＱ＋ａよ
りなるＣＭＯＳインバータに供給される。
また、ドライバ１０よりハイレベルのコラム選択信号が
取り出され、かつ、ドライバ１１よりローレベルの書込
み信号が取り出されるものとすると、トランジスタＱ＋
　、Ｑ２　、Ｑ４及びＱ５が夫々オンとなり、コラムス
イッチ７が選択状態となる。また、書込み時にはプリセ
ンスアンプ選択信号は常時ハイレベルであるため、トラ
ンジスタＱ９が常時オフとなり、プリセンスアンプ１６
が非選択状態にある。
従って、ＣＭＯＳインバータより取り出された前記書込
みデータＤ及び口はコラムスイッチを通してセル３にも
印加され、ここに書込まれる。
他方、読み出し時には、プリセンスアンプ選択信号がロ
ーレベルとなり、トランジスタＱ９をオン状態にしてプ
リセンスアンプ１６を選択状態とする。また、コラム選
択ｍ　Ｎによりコラムスイッチ７が選択されると共にロ
ウ選択信号によりセル３〜５にロウ選択信号が供給され
ると、セル３から読み出されたデータがコラムスイッチ
７を通してプリセンスアンプ１６に供給され、ここで検
出される。
この読み出し時にはＢ　１−ＣＭＯＳゲート１９及び２
０は夫々ハイレベルの信号を出力している。
このような動作をするＲＡＭにおいて、ＰブヤンネルＭ
ＯＳ型トランジスタＱ３　＃　Ｑｅ　ｌ　Ｑｙ　ＩＱ＋
ｅ、Ｑ＋２等のソース端子への電源電圧は、Ｖｃｃより
も負方向に大なる値のＶ　ｃ　ｃ　１＋であるため、そ
のゲート入力電圧がローレベルからハイレベルへ変化す
る場合において、従来よりも短時間で確実にオフ状態と
なる。
なお、上記のトランジスタＱ３＃Ｑｓ＊Ｑｙ＊Ｑ＋ｏ及
びＱＩ２以外のＰチャンネルＭＯＳ型トランジスタのソ
ース端子への電源電圧ｔ＞Ｖｃｃ’　とすることも考え
られるが、本実施例においてＶｃ　ｃ　’　が印加され
るＰチャンネルＭＯ３型トランジスタはその出力のレベ
ル変化が、コラムスイッチ７〜９やプリセンスアンプ１
６の二重選択を生じさせることがあるものであるのに対
し、それ以外のＰチャンネルＭＯＳ型トランジスタにつ
いてはそのようなことがないから特に必要がなく、また
すべてのＰチャンネルＭＯＳ型トランジスタにＶｃ　ｃ
　’を印加する場合は、電圧発生回路２の構成がかなり
大規模な電源容量が必要で複雑となるからである。
〔発明の効果〕
゛上述の如く、本発明によれば、所定のＰチャンネルＭ
ＯＳ型トランジスタの電源電圧を負方向に大にしたので
、電源マージンを改善することができくよって二重選択
の発生を防止することができる等の特長を有するもので
ある。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、 第２図は出力段トランジスタと電源電圧及び出力電圧を
示す図、 第３図はＣＭＯＳインバータの回路図を示す。 図において、 １は第１の電ｍ電圧入力端子、 ２は電圧発生回路、 ３へ・５はセル、 ７〜９はコラムスイッチ、 １６はブリセンスアンプ、 １８はセンスアンプ選択回路 を示す。 特許出願人　富　士　通　株式会社 同　　　富士通ヴイエルエスアイ株式会社３ｉζ＠１す
１炉フー大υりの目８でト図旧　図 （Ａ）　　　　　　　　　（Ｂ） とヵ月ト９＞ジス７７とｔ源嘔グＥ夜Ｖ゛占力噸すＥε
木第１０第λ図 ＣＭＯＳイν（゛−７０回Ｓシ田 Ｓシダ 手続補正書 １．事件の表示 昭和６２年　特許願　第２８８７３０号Ｚ　発明の名称 半導体記憶装置 ａ　補正をする者 事件との間係　　特許出願人 住所　〒２２１　　神奈川県用崎市中原区上小田中１０
１５番地名称　（５５２）　　富　士　通　株式会社代
表者　山　　本　　卓　　眞 住所　　　　　愛知！にｌ春日井市高蔵寺町二丁目１８
４４番２名称　　　　　富士通ヴイエルエスアイ株式会
社代表者　中　　野　　宏　　之 ４、代理人 住所　〒１０２　　東京都千代田区麹町５丁目７番地６
、　補正の対象 明細書の発明の詳細な説明の欄、及び図面の第１図。 ７、　補正の内容 （１）　　明細書中、第７頁第１２行のｒｌｏ、１２及
び１４」をｒｌｌ、１３及び１５」と補正する。 ■　同、第７頁第１４行のＮ１．１３及び１５」をｒｌ
ｏ、１２及び１４」と補正する。 ■　同、第９真第５行〜第７行の［コラム選択・・・書
込み信号」を［書込み信号が取り出され、かつ、ドライ
バ１１より０−レベルのコラム選択信号」と補正する。 （４）　　同、第９頁第１５行〜、第１６行の［コラム
・・・印加ＪをｒコラムスイッチのトランジスタＱ＋。 Ｑ２　、Ｑ４及びＱｓを通してセル３に印加」と補正す
る。 ■　同、第９頁第２０行の「また、」と「コラム」との
間に［ドライバ１ｏよりローレベルの書込み信号が取り
出され、がっ、ドライバ１１よりローレベルのコラム選
択信号が取り出されると、トランジスタＱ＋　、Ｑｓ　
、Ｑｓ　、Ｑ４が夫々オンとなる。このように」を挿入
する。 （８）同、第１０頁第７行の「２０」を［２０やドライ
バ１３，１５Ｊと補正する。 の　同、第１０頁第１０行のｒ　Ｑ　１２等Ｊを「Ｑ１
２及びＱ＋　、０４等」と補正する。 ■　図面中、第１図を別紙の通り補正する。 堅茫１の一實絶ｔ１の回路羽 麻【　図

Claims (1)

  1. 【特許請求の範囲】 コラムスイッチ（７〜９）、センスアンプ選択回路（１
    ８）、書込みデータをセルへ出力する回路（Ｑ＿１０−
    Ｑ＿１３）に夫々ＰチャンネルＭＯＳ型トランジスタを
    使用した半導体記憶装置において、第１の電源電圧（Ｖ
    ｃｃ）が供給され、これよりも負方向に大なる値とされ
    た第２の電源電圧（Ｖｃｃ′）を発生する電圧発生回路
    （２）を設け、 該第２の電源電圧（Ｖｃｃ′）を前記ＰチャンネルＭＯ
    Ｓ型トランジスタの電源電圧として印加し、かつ、前記
    コラムスイッチ（７〜９）、センスアンプ選択回路（１
    ８）及び書込みデータをセルへ出力する回路（Ｑ＿１０
    〜Ｑ＿１３）以外の回路の電源電圧として前記第１の電
    源電圧（Ｖｃｃ）を印加する構成としたことを特徴とす
    る半導体記憶装置。
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