KR920006981A - 반도체 메모리 - Google Patents

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KR920006981A
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마사히로 이와무라
가즈다까 모리
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가나이 쯔도무
가부시기가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 메모리 주변회로의 구성을 나타낸 회로도
제2도는 제2실시예에 의한 메모리 주변회로의 구성을 나타낸 회로도.

Claims (31)

  1. 메모리셀과 메모리셀에의 액세스시에 메모리셀에 접속되는 데이터선과, 기입시에 데이터선을 하이로 구동하고, 또한 리드시에 상기 데이터선의 비트로드의 역할을 담당하는 트랜지스터를 갖는 것을 특징으로 하는 반도체 메모리.
  2. 메모리셀과 메모리셀에의 액세스시에 메모리셀에 접속하는 데이터선과, 기입시에, 상기 메모리셀에 기입하는 기입데이터에 따라 상기 데이터선을 구동하는 구동회로와, 독출시에 비트로드의 역할을 담당하는 트랜지스터를 가지고, 상기 비트로드의 역할을 담당하는 트랜지스터는, 기입시에는, 상기 기입 데이터의 값에 의하여 그 온/오프상태가 제어되는 것을 특징으로 하는 반도체 메모리.
  3. 메모리셀과 메모리셀에의 액세스시에 메모리셀에 접속하는 데이터선과, 라이트드라이버를 가지고, 상기 라이트드라이버는 제1종의 MOSFET와 제2종 MOSFET를 구비하고, 상기 제1종의 MOSFET는 기입동작을 지정하는 라이트이네블과 기입데이터와의 값에 따라 비기입동작시는 온상태에서 상기 데이터선을 풀업하고, 기입 동작시에 데이터라인을 하이로 구동하는 경우에는 온상태를 유지하여 데이터라인을 풀업하고, 기입동작시에 데이터라인을 로우로 구동하는 경우는 오프상태로 천이하고, 상기 제2종의 MOSFET는, 기입동작을 지정하는 라이트이네블과 기입 데이터와의 값에 따라, 비기입동작시는 오프상태로 제어되고, 기입동작시에 데이터라인을 로우로 구동하는 경우는 온상태로 천이하여 상기 데이터선의 전위를 로우로 끌어들이는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 복수의 상기 메모리셀과, 해당복수의 메모리셀에 의하여 공유되는 상기 데이터선으로 구성되는 칼럼을 복수개 가지고, 상기 라이트드라이버를 각 컬럼마다 가지고 있는 것을 특징으로 하는 반도체 메모리.
  5. 제3항에 있어서, 상기 데이터선은 상기 메모리셀에 각각 접속되는 메모리셀의 기억데이타와 동극성인 동극성 데이터선과, 메모리셀이 기억하는 반극성 데이터선으로 이루어지고, 상기 제1종 MOSFET는, 상기 동극성 데이터선과 반극성데이터선에 각각 대응하여 설치된 2개의 PMOSFET이고, 상기 동극성 데이터선에 대응하여 설치된 상기 PMOSFET의 온/오프 상태는, 상기 기입데이터의 극성을 반전한 반극성데이터를 게이트신호로서 제어되고, 상기 반극성 데이터선에 대응하여 설치된 상기 PMOSFET 온/오프 상태는, 상기 기입데이터를 게이트신호로 하는 것을 특징으로 하는 반도체메모리.
  6. 제4항에 있어서, 상기 컬럼마다에 해당컬럼에 속하는 메모리셀이 액세스되는 경우에, 로우의 전위를 생성하는 컬럼선택 판정회로를 가지고, 상기 제2종의 MSOFET는, 기입 동작시에 데이터 라인을 로우로 구동하는 경우는 온상태로 천이하여, 상기 데이터선과 상기 컬럼선택판정회로를 접속함으로서, 상기 데이터선의 전위를 상기 컬럼선택판정회로가 생성한 로우레벨로 끌어들이는 것을 특징으로 하는 반도체 메모리.
  7. 제4항에 있어서, 메모리셀로부터의 기억 데이터의 독출에 사용하는 독출선과, 해당컬럼에 속하는 메모리셀이 액세스되는 경우에, 온상태로 천이하여 상기 데이터선과 상기 독출선을 접속하는 독출용 게이트회로와, 기입시에 상기 독출용 게이트 회로를 무조건으로 오프상태로 하는 기입검출회로를, 컬럼마다에 갖는 것을 특징으로 하는 반도체 메모리.
  8. 제1항 반도체메모리를 포함하는 것을 특징으로 하는 반도체 집적회로.
  9. 제1항 기재의 반도체 메모리를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  10. 제1항의 반도체메모리를 포함하는 것을 특징으로 하는 게이트어레이.
  11. 제2항 기재의 반도체 메모리를 포함하는 것을 특징으로 하는 반도체 집적회로.
  12. 제2항 기재의 반도체 메모리를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  13. 제2항 기재의 반도체 메모리를 포함하는 것을 특징으로 하는게이트어레이.
  14. 메모리셀과 메모리셀에의 액세스시에 메로리셀에 접속하는 데이선과, 리드시에 온상태로 상기 데이터선의 비트로드의 역할을 담당하는 트랜지스터를 갖는 반도체메모리의 상기 데이선을, 입력하는 기입데이터 값에 따라 하이 또는 로우로 구동함으로서 상기 메모리셀에 기억데이터를 기입하는 반도체 메모리의 기입방법에 있어서, 상기 데이터선을 로우로 구동하는 경우에, 입력하는 기입데이터 값에 따라 상기 비트로드의 역할을 담당하는 트랜지스터를 오프상태로 하는 것을 특징으로 하는 반도체 메모리의 기입방법.
  15. 메모리셀과 메모리셀에의 엑세스시에 메모리셀에 접속하는 데이터선과, 리드시에 상기 데이터선의 비트로드의 역할을 담당하는 트랜지스터를 갖는 반도체 메모리의 상기 데이터선을 하이 또는 로우로 구동함으로서 상기 메모리셀에 상기 데이터를 기입하는 반도체 메모리의 기입방법에 있어서, 상기 데이터선을 하이로 구동하는 경우는, 상기 비트로드의 역할을 담당하는 트랜지스터를 사용하여, 데이터선을 하이로 구동하는 것을 특징으로 하는 반도체 메모리의 기입방법.
  16. 복수의 메모리셀과, 입력하는 검색데이터와 메모리셀에 기억되는 있는 기억데이터와의 관계의 검출을 행하는 검출회로와, 검출결과를 전류신호로 변환하여 출력하는 공통소스 증폭기로 이루어지는 각 메모리셀마다에 설치된 검색회로와, 상기 검색회로부터의 전류신호를 전압신호로 변환하는 출력증폭기를 갖는 것을 특징으로 하는 반도체 메모리.
  17. 복수의 MOS메모리셀과, MOSFET로 구성된, 입력하는 검색데이터와 메모리셀에 기억되어 있는 기억 데이터와의 일치검출을 행하는 검출회로와, 검출결과를 전류신호로 변환하여 출력하는 공통소스 증폭기로 이루어진 각 메모리셀 마디에 설치된 검색회로와, 상기 검색회로부터의 전류신호를 전압신호로 변환하는 출력증폭기를 갖는 것을 특징으로 하는 반도체메모리.
  18. 제17항에 있어서, 상기 출력증폭기를 상기 전류신호를 입력신호로 하는 베이스를 기준전위에 접속한 공통 베이스증폭기를 포함하여 구성한 것을 특징으로 하는 반도체메모리.
  19. 제17항에 있어서, 상기 풀력증폭기를, 상기 전류신호를 입력신호로 하는 게이트를 기준전위에 접속한 공통게이트 증폭기를 포함하여 구성한 것을 특징으로 하는 반도체메모리.
  20. 제17항에 있어서, n개의 상기 메모리셀에 대응하는 n개의 상기 전류신호는 와이어드 OR되고, 상기 출력증폭기는 와이어드 OR된 전류신호를 전압신호로 변환하는 것을 특징으로 하는 반도체메모리.
  21. 제17항에 있어서, 상기 출력증폭기는, n개의 상기 메모리셀에 대응하는 n개의 상기 전류신호를 입력하고, 그 논리 OR을 전압신호로서 한 것을 특징으로 하는 반도체 메모리.
  22. 제18항에 있어서, 상기 출력증폭기의 공통베이스증폭기를, 에미터를 복수개 설치한 복수입력의 1출력의 공통베이스 증폭기로 한 것을 특징으로 하는 반도체 메모리.
  23. 제17항에 있어서, 상기 검색회로의 공통소스증폭기가 변환하는 전류신호의 피크치를 억제하는 전류리미터 회로를 설치한 것을 특징으로 하는 반도체메모리.
  24. 제23항에 있어서, 상기 복수의 메모리셀에 구비한 복수의 검색회로의 복소의 공통소스증폭기가 변환하는 전류의 접지측전류로를 공통으로 하고, 공통으로 한 전류로에 상기 전류리미터회로를 설치한 서울 특징으로 하는 반도체 메모리.
  25. 워드를 행으로 하여 매트릭스를 형성하는 복수의 메모리셀과, 라이트시에 입력되는 어드레스가 지정하는 워드에 대응하는 메모리셀을 선택하는 디코더와, MOSFET로 구성된, 입력하는 검색데이터와 메모리셀에 기억되어 있는 기억데이터와의 일치검출을 행하는 검출회로와, 검출결과를 전류신호로 변환하여 출력하는 공통소스증폭기로 이루어지는 각 메모리셀마다에 설치된 검색회로와, 각각 1워드 대응분의 상기 전류신호가 와이어드 OR된 메치신호선과, 메치신호선을 입력하여, 메치신호선상의 전류신호를 전압신호로 변환하여 출력하는 워드수분의 출력증폭기와, 워드수분의 출력증폭기로부터의 전압신호의 논리 OR을 히트신호로써 출력하는 히트검출회로를 갖는 것을 특징으로 하는 반도체메모리.
  26. 제25항 기재의 반도체 메모리와, 상기 반도체메모리의 각 출력 증폭기가 출력하는 전압신호를, 각각 워드선으로서 액세스되는 제2의 메모리셀 매트릭스를 갖는 것을 특징으로 하는 반도체 메모리
  27. 제25항 기재의 반도체 메모리를 내장한 것을 특징으로 하는 마이크로 프로세서.
  28. 제25장 기재의 반도체 메모리를 포함하는 것을 특징으로 하는 반도체 집적회로.
  29. 제25항 기재의 반도체 메모리를 포함하는 것을 특징으로 하는 게이트 어래이.
  30. 제4항에 있어서, MOSFET로 구성된, 입력하는 검색 데이터와 메모리셀에의 기억데이터와의 관계의 검출을 행하는 검출회로와, 검출결과를 전류신호로 변환하여 출력하는 증폭기로 이루어지는 각 메모리셀 마다에 설치된 검색회로와, 상기 검색 회로로부터의 전류신호를 전압신호로 변환하는 출력 증폭기를 갖는 것을 특징으로 하는 반도체 메모리
  31. 제30항 기재의 반도체 메모리를 포함하는 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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