JPS62188097A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPS62188097A JPS62188097A JP61029233A JP2923386A JPS62188097A JP S62188097 A JPS62188097 A JP S62188097A JP 61029233 A JP61029233 A JP 61029233A JP 2923386 A JP2923386 A JP 2923386A JP S62188097 A JPS62188097 A JP S62188097A
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- Japan
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 abstract 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 102100036858 GPI-anchor transamidase Human genes 0.000 description 1
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- 101100298837 Parengyodontium album PROK gene Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＲＯＭを有する半導体メモリ回路に関するもの
である。
である。
従来の技術
従来のＲＯＭは、メモリ部に接続されるすべてのアドレ
ス線を選択、非選択にかかわらずプリチャージする方式
を採用している。
ス線を選択、非選択にかかわらずプリチャージする方式
を採用している。
以下、従来の半導体メモリのアドレス線プリチャージ回
路について説明する。第２図は従来例のプリチャージ回
路である。同図において、メモリ部１４にアドレス線１
５，１６，１７．１８が接続されている。各アドレス線
には、アドレス線プリチャージ用Ｐ型ＭｏＳトランジス
タ１９，２０゜２１．２２を介して電源端子ｖＤＤに接
続され、これら各トランジスタのゲートには、プリチャ
ージ信号ＰＲＧＫが共通接続されている。一方、それぞ
れのアドレス線には、Ｎ型ＭＯＳトランジスタ２３と２
７．２６と２８．２４と２９．２６と３０が接続されて
いる。そして、アドレス線デコーダ内のＮ型ＭＯＳ）ラ
ンジスタ２３，２４，２５゜２６．２７，２８，２９．
３０の各ゲートには、アドレスを選択するワード線Ｗａ
、Ｗｂの正極性または、逆極性のいずれかの信号が入力
され、さらに、Ｎ型ＭＯＳトランジスタ２３，２４，２
５゜２６．２７，２８，２９．３０は、それぞれ、デス
チャージ用Ｎ型ＭＯ３）ランジスタ３１に共通接続され
ている。デスチャージ用Ｎ型ＭＯ８）ランジスタのゲー
トにはプリチャージ信号ＰＲＯＫが接続され、一方は電
源端子ｖｓｓに接続されているＯ 上記のように構成された従来例について、以下にその動
作を説明する。
路について説明する。第２図は従来例のプリチャージ回
路である。同図において、メモリ部１４にアドレス線１
５，１６，１７．１８が接続されている。各アドレス線
には、アドレス線プリチャージ用Ｐ型ＭｏＳトランジス
タ１９，２０゜２１．２２を介して電源端子ｖＤＤに接
続され、これら各トランジスタのゲートには、プリチャ
ージ信号ＰＲＧＫが共通接続されている。一方、それぞ
れのアドレス線には、Ｎ型ＭＯＳトランジスタ２３と２
７．２６と２８．２４と２９．２６と３０が接続されて
いる。そして、アドレス線デコーダ内のＮ型ＭＯＳ）ラ
ンジスタ２３，２４，２５゜２６．２７，２８，２９．
３０の各ゲートには、アドレスを選択するワード線Ｗａ
、Ｗｂの正極性または、逆極性のいずれかの信号が入力
され、さらに、Ｎ型ＭＯＳトランジスタ２３，２４，２
５゜２６．２７，２８，２９．３０は、それぞれ、デス
チャージ用Ｎ型ＭＯ３）ランジスタ３１に共通接続され
ている。デスチャージ用Ｎ型ＭＯ８）ランジスタのゲー
トにはプリチャージ信号ＰＲＯＫが接続され、一方は電
源端子ｖｓｓに接続されているＯ 上記のように構成された従来例について、以下にその動
作を説明する。
Ｐ型ＭＯ３トランジスタ１９，２０，２１ 。
２２とプリチャージ信号Ｆ’ＲＣＩＣによって電荷は、
それぞれのアドレス線１５，１６，１７．１８に転送さ
れる。アドレス線デコーダで非選択のアドレス線の電荷
は、アドレス線デスチャージ用Ｎ型ＭＯＳトランジスタ
３１を介して、ｖｓｓ（ローレベル）になる。たとえば
ワード線Ｗａ、 Ｗｂがハイレベルのときは、アドレス
線１８が選択される。
それぞれのアドレス線１５，１６，１７．１８に転送さ
れる。アドレス線デコーダで非選択のアドレス線の電荷
は、アドレス線デスチャージ用Ｎ型ＭＯＳトランジスタ
３１を介して、ｖｓｓ（ローレベル）になる。たとえば
ワード線Ｗａ、 Ｗｂがハイレベルのときは、アドレス
線１８が選択される。
発明が解決しようとする問題点
このとき、従来回路例では選択されないアドレス線まで
もプリチャージを行なう。
もプリチャージを行なう。
つまり、このような従来プリチャージ方式では、アドレ
ス線を選択、非選択にかかわらず行なうので消費電力が
多い。本発明はこの点に注目して、低消費電力を目的と
するものである。
ス線を選択、非選択にかかわらず行なうので消費電力が
多い。本発明はこの点に注目して、低消費電力を目的と
するものである。
問題点を解決するだめの手段
本発明は、上記問題点を解決するため、プリチャージ用
Ｐ型ＭＯＳトランジスタを、すべてのアドレス線に接続
して、アドレス線デコーダを介して前記アドレス線のプ
リチャージを行なうものである。
Ｐ型ＭＯＳトランジスタを、すべてのアドレス線に接続
して、アドレス線デコーダを介して前記アドレス線のプ
リチャージを行なうものである。
作用
本発明の構成により、アドレス線のプリチャージは、ア
ドレス線デコーダで選択されたアドレス線だけ行なわれ
る。
ドレス線デコーダで選択されたアドレス線だけ行なわれ
る。
実施例
第１図は、本発明の実施例回路を示すものである。第１
図において、１はＲＯＭを有するメモリ部であり、アド
レス線２，３，４．５に接続されている。各アドレス線
は同アドレス線デコーダ内のＮ型ＭＯ８）ランジスタロ
、７，８．９に接続される。Ｎ型ＭＯ８）ランジスタロ
と８の一方はＮ型ＭＯＳトランジスタ１ｏを介してアド
レス線デコーダ出力１４に接続され、Ｎ型ＭＯＳトラン
ジスタ７と９の一方はＮ型ＭＯ３トランジスタ１１を介
してアドレス線デコーダ出力１４に接続されるＯＮ型Ｍ
ＯＳトランジスタ６．７，８，９，１０゜１１の各々の
ゲートには、アドレス線を選択するワード線Ｗａ、 Ｗ
ｂの正極性または、逆極性のいずれかの信号が入力され
る。アドレス線デコーダ出力１４には、Ｐ型ＭＯＳトラ
ンジスタ１２とＮ型ＭＯ８）ランジスタ１３が接続され
ている。Ｐ型ＭＯ３）ランジスタの１２の一方は、電源
端子ｖ０に接続され、ゲートにはプリチャージ信号ＰＲ
ＣＩＣが入力されるＯＮ型ＭＯ８）う／ラスタ１３の一
方は電源端子ｖｓｓに接続され、ゲートにはプリチャー
ジ信号ＰＲＧＫが入力されている。
図において、１はＲＯＭを有するメモリ部であり、アド
レス線２，３，４．５に接続されている。各アドレス線
は同アドレス線デコーダ内のＮ型ＭＯ８）ランジスタロ
、７，８．９に接続される。Ｎ型ＭＯ８）ランジスタロ
と８の一方はＮ型ＭＯＳトランジスタ１ｏを介してアド
レス線デコーダ出力１４に接続され、Ｎ型ＭＯＳトラン
ジスタ７と９の一方はＮ型ＭＯ３トランジスタ１１を介
してアドレス線デコーダ出力１４に接続されるＯＮ型Ｍ
ＯＳトランジスタ６．７，８，９，１０゜１１の各々の
ゲートには、アドレス線を選択するワード線Ｗａ、 Ｗ
ｂの正極性または、逆極性のいずれかの信号が入力され
る。アドレス線デコーダ出力１４には、Ｐ型ＭＯＳトラ
ンジスタ１２とＮ型ＭＯ８）ランジスタ１３が接続され
ている。Ｐ型ＭＯ３）ランジスタの１２の一方は、電源
端子ｖ０に接続され、ゲートにはプリチャージ信号ＰＲ
ＣＩＣが入力されるＯＮ型ＭＯ８）う／ラスタ１３の一
方は電源端子ｖｓｓに接続され、ゲートにはプリチャー
ジ信号ＰＲＧＫが入力されている。
上記のように構成された実施例の半導体メモリ回路につ
いて、以下にその動作を説明するＯＰ型ＭＯ８）ランジ
スタ１２とプリチャージ信号ＰＩＧＫによってプリチャ
ージされた電荷は、アドレス線デコーダで選択された単
一のアドレス線だけに転送される。たとえばワード線Ｗ
ａ、 Ｗｂが共にハイレベルのときは、アドレス線２が
選択される。
いて、以下にその動作を説明するＯＰ型ＭＯ８）ランジ
スタ１２とプリチャージ信号ＰＩＧＫによってプリチャ
ージされた電荷は、アドレス線デコーダで選択された単
一のアドレス線だけに転送される。たとえばワード線Ｗ
ａ、 Ｗｂが共にハイレベルのときは、アドレス線２が
選択される。
以上のように、本実施例によればアドレス線のプリチャ
ージは、アドレス線デコーダで選択されるアドレス線だ
けを行なうので、その電荷供給量が小さく、低消費電力
にすることができる０発明の効果 以上述べたように、本発明によれば、プリチャージ用Ｐ
型ＭＯ５）ランジスタを、アドレス線デコーダを介して
メモリ部に接続することにより、選択される単一のアド
レス線だけをプリチャージすることができ、低消費電力
という効果を得ることができ、優れた半導体メモリを実
現できる。
ージは、アドレス線デコーダで選択されるアドレス線だ
けを行なうので、その電荷供給量が小さく、低消費電力
にすることができる０発明の効果 以上述べたように、本発明によれば、プリチャージ用Ｐ
型ＭＯ５）ランジスタを、アドレス線デコーダを介して
メモリ部に接続することにより、選択される単一のアド
レス線だけをプリチャージすることができ、低消費電力
という効果を得ることができ、優れた半導体メモリを実
現できる。
第１図は本発明の実施例におけるＲＯＭを有する半導体
メモリの回路図、第２図は従来の半導体メモリの回路図
である。 １．１４・・・・・・ＲＯＭのメモリ部、２，３，４゜
５．１５，１６，１７．１８・・・・・・アドレス線、
６゜７．８，９，１０，１１．２３，２４，２５゜２６
．２７，２８，２９．３０・・・・・・アドレス線を選
択するＮ型ＭＯＳトランジスタ、１２，１９゜２０．２
１．２２・・・・・・プリチャージ用Ｐ型ＭＯＳトラン
ジスタ、１３．３１・・・・・・デスチャージ用Ｎ型Ｍ
Ｏ３）ランジスタ、１４・・・・・・デコーダ出力、３
２・・・・・・デスチャージ線、ＰＲＧＫ・・・・・・
プリチャージ信号、Ｗａ、Ｗｂ・・・・・・ワード線。
メモリの回路図、第２図は従来の半導体メモリの回路図
である。 １．１４・・・・・・ＲＯＭのメモリ部、２，３，４゜
５．１５，１６，１７．１８・・・・・・アドレス線、
６゜７．８，９，１０，１１．２３，２４，２５゜２６
．２７，２８，２９．３０・・・・・・アドレス線を選
択するＮ型ＭＯＳトランジスタ、１２，１９゜２０．２
１．２２・・・・・・プリチャージ用Ｐ型ＭＯＳトラン
ジスタ、１３．３１・・・・・・デスチャージ用Ｎ型Ｍ
Ｏ３）ランジスタ、１４・・・・・・デコーダ出力、３
２・・・・・・デスチャージ線、ＰＲＧＫ・・・・・・
プリチャージ信号、Ｗａ、Ｗｂ・・・・・・ワード線。
Claims (1)
- ＲＯＭのアドレス線のプリチャージをアドレス線デコ
ーダ回路を介して行なうことを特徴とする半導体メモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029233A JPS62188097A (ja) | 1986-02-13 | 1986-02-13 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029233A JPS62188097A (ja) | 1986-02-13 | 1986-02-13 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188097A true JPS62188097A (ja) | 1987-08-17 |
Family
ID=12270510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61029233A Pending JPS62188097A (ja) | 1986-02-13 | 1986-02-13 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62188097A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194732A (ja) * | 1988-12-23 | 1990-08-01 | Samsung Electron Co Ltd | デコーダ |
| US5247483A (en) * | 1991-01-22 | 1993-09-21 | Nec Corporation | Sense amplifier circuit |
| US5285414A (en) * | 1990-09-26 | 1994-02-08 | Hitachi, Ltd. | Semiconductor memory having transistors which drive data lines in accordance with values of write data and column select signal |
| JPH06131893A (ja) * | 1992-10-19 | 1994-05-13 | Matsushita Electric Ind Co Ltd | アドレスデコーダ回路 |
-
1986
- 1986-02-13 JP JP61029233A patent/JPS62188097A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194732A (ja) * | 1988-12-23 | 1990-08-01 | Samsung Electron Co Ltd | デコーダ |
| US5285414A (en) * | 1990-09-26 | 1994-02-08 | Hitachi, Ltd. | Semiconductor memory having transistors which drive data lines in accordance with values of write data and column select signal |
| US5657264A (en) * | 1990-09-26 | 1997-08-12 | Hitachi, Ltd. | Semiconductor memory |
| US5247483A (en) * | 1991-01-22 | 1993-09-21 | Nec Corporation | Sense amplifier circuit |
| JPH06131893A (ja) * | 1992-10-19 | 1994-05-13 | Matsushita Electric Ind Co Ltd | アドレスデコーダ回路 |
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