JPH0554661A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0554661A JPH0554661A JP3215244A JP21524491A JPH0554661A JP H0554661 A JPH0554661 A JP H0554661A JP 3215244 A JP3215244 A JP 3215244A JP 21524491 A JP21524491 A JP 21524491A JP H0554661 A JPH0554661 A JP H0554661A
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- Japan
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- bit
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- line loading
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Abstract
(57)【要約】
【構成】 マトリクス状に配置されたメモリーセル群と
前記メモリーセルのデータを伝達するビット線と、前記
ビット線と電源との間に接続された第１のビット線負荷
回路を有する半導体記憶装置において、選択されるビッ
ト線でのみ活性化される第２のビット線負荷回路を有す
る事を特徴とし、前記第２のビット線負荷回路の負荷イ
ンピーダンスが前記第１のビット線負荷回路の負荷イン
ピーダンスよりも小さい。 【効果】 負荷インピーダンスを小さくした第１のビッ
ト線負荷回路と列選択信号により活性化される第２のビ
ット線負荷回路の２つのタイプのビット線負荷回路を有
する事により従来技術に比べアクセスタイムに影響を与
える事なく低消費電流化を図る事が可能となる。
前記メモリーセルのデータを伝達するビット線と、前記
ビット線と電源との間に接続された第１のビット線負荷
回路を有する半導体記憶装置において、選択されるビッ
ト線でのみ活性化される第２のビット線負荷回路を有す
る事を特徴とし、前記第２のビット線負荷回路の負荷イ
ンピーダンスが前記第１のビット線負荷回路の負荷イン
ピーダンスよりも小さい。 【効果】 負荷インピーダンスを小さくした第１のビッ
ト線負荷回路と列選択信号により活性化される第２のビ
ット線負荷回路の２つのタイプのビット線負荷回路を有
する事により従来技術に比べアクセスタイムに影響を与
える事なく低消費電流化を図る事が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置におい
て、特にビット線負荷回路に関する。
て、特にビット線負荷回路に関する。
【０００２】
【従来の技術】従来、図３に示す様なビット線負荷回路
を有した半導体記憶装置が提案されている。図３を参照
して以下に従来技術についての詳細な説明を行なう。Ｍ
11〜Ｍ2nはそれぞれメモリーセルを示している。Ｂ1、
Ｂ1’Ｂ2、Ｂ2’はそれぞれビット線でありＢ1、Ｂ1’
は前記メモリーセルＭ11〜Ｍ1nに接続され、Ｂ2、Ｂ2’
はＭ21〜Ｍ2nに接続されている。ビット線Ｂ1はビット
線負荷であるＮＭＯＳトランジスタ１を介して電源に接
続されると共に、列選択ゲートであるＮＭＯＳトランジ
スタ２を介してセンスアンプ５の一方の入力端子に接続
される。他方ビット線Ｂ1’はビット線負荷であるＮＭ
ＯＳトランジスタ３を介して電源に接続されると共に列
選択ゲートであるＮＭＯＳトランジスタ４を介して前記
センスアンプ５の他方の入力端子に接続される。同様に
ビット線Ｂ2はビット線負荷であるＮＭＯＳトランジス
タ６を介して電源に接続されると共に、列選択ゲートで
あるＮＭＯＳトランジスタ７を介してセンスアンプ１０
の一方の入力端子に接続される。他方ビット線Ｂ2’は
ビット線負荷であるＮＭＯＳトランジスタ８を介して電
源に接続されると共に列選択ゲートであるＮＭＯＳトラ
ンジスタ９を介して前記センスアンプ１０の他方の入力
端子に接続される。
を有した半導体記憶装置が提案されている。図３を参照
して以下に従来技術についての詳細な説明を行なう。Ｍ
11〜Ｍ2nはそれぞれメモリーセルを示している。Ｂ1、
Ｂ1’Ｂ2、Ｂ2’はそれぞれビット線でありＢ1、Ｂ1’
は前記メモリーセルＭ11〜Ｍ1nに接続され、Ｂ2、Ｂ2’
はＭ21〜Ｍ2nに接続されている。ビット線Ｂ1はビット
線負荷であるＮＭＯＳトランジスタ１を介して電源に接
続されると共に、列選択ゲートであるＮＭＯＳトランジ
スタ２を介してセンスアンプ５の一方の入力端子に接続
される。他方ビット線Ｂ1’はビット線負荷であるＮＭ
ＯＳトランジスタ３を介して電源に接続されると共に列
選択ゲートであるＮＭＯＳトランジスタ４を介して前記
センスアンプ５の他方の入力端子に接続される。同様に
ビット線Ｂ2はビット線負荷であるＮＭＯＳトランジス
タ６を介して電源に接続されると共に、列選択ゲートで
あるＮＭＯＳトランジスタ７を介してセンスアンプ１０
の一方の入力端子に接続される。他方ビット線Ｂ2’は
ビット線負荷であるＮＭＯＳトランジスタ８を介して電
源に接続されると共に列選択ゲートであるＮＭＯＳトラ
ンジスタ９を介して前記センスアンプ１０の他方の入力
端子に接続される。
【０００３】またＮＭＯＳトランジスタ１９、２０はビ
ット線イコライズトランジスタであり、ドレイン、ソー
スがそれぞれＢ1、Ｂ1’Ｂ2、Ｂ2’に接続され、ゲート
はそれぞれビット線イコライズパルスΦ３、Φ４が入力
される。
ット線イコライズトランジスタであり、ドレイン、ソー
スがそれぞれＢ1、Ｂ1’Ｂ2、Ｂ2’に接続され、ゲート
はそれぞれビット線イコライズパルスΦ３、Φ４が入力
される。
【０００４】以下に従来技術の動作を図４を参照して説
明を行う。
明を行う。
【０００５】メモリーセルＭ11、Ｍ21には論理「Ｈ」の
データが記憶されており、制御信号Φ１により前記列ゲ
ート選択トランジスタであるＮＭＯＳトランジスタ２、
４がＯＮしている状態にあり、かつ制御信号Φ２は論理
「Ｌ」の状態にあるとする。また前記ビット線負荷であ
るＮＭＯＳトランジスタ１、３、６、８は常にＯＮ状態
にあり、ビット線Ｂ1、Ｂ1’Ｂ2、Ｂ2’はプリチャージ
されている状態にある。
データが記憶されており、制御信号Φ１により前記列ゲ
ート選択トランジスタであるＮＭＯＳトランジスタ２、
４がＯＮしている状態にあり、かつ制御信号Φ２は論理
「Ｌ」の状態にあるとする。また前記ビット線負荷であ
るＮＭＯＳトランジスタ１、３、６、８は常にＯＮ状態
にあり、ビット線Ｂ1、Ｂ1’Ｂ2、Ｂ2’はプリチャージ
されている状態にある。
【０００６】ここで前記イコライズパルスΦ３が論理
「Ｈ」に変化し、ビット線電位をイコライズする。つい
でワード線ＷＬ１が論理「Ｈ」の状態になり前記メモリ
ーセルＭ11に記憶された論理「Ｈ」のデータが読み出さ
れる。読み出されたデータは論理「Ｈ」であるため前記
ビット線Ｂ1’の電荷が前記メモリーセルＭ11により放
電され、前記ビット線Ｂ1はその電位が保持される。前
記ビット線Ｂ1、Ｂ1’の電位は前記列ゲートであるＮＭ
ＯＳトランジスタ２、４を介して前記センスアンプ５に
入力され、データを増幅した後、次段へと伝達される。
また前記ビット線Ｂ2、Ｂ2’も同様に前記ビット線負荷
であるＮＭＯＳトランジスタ６、８によりプリチャージ
された状態にあり、制御信号Φ２が論理「Ｌ」で前記列
選択トランジスタ７、９がＯＦＦの状態においてもＷＬ
１が論理「Ｈ」になる事により前記メモリーセルＭ21に
よりＢ2’の電荷が放電される。
「Ｈ」に変化し、ビット線電位をイコライズする。つい
でワード線ＷＬ１が論理「Ｈ」の状態になり前記メモリ
ーセルＭ11に記憶された論理「Ｈ」のデータが読み出さ
れる。読み出されたデータは論理「Ｈ」であるため前記
ビット線Ｂ1’の電荷が前記メモリーセルＭ11により放
電され、前記ビット線Ｂ1はその電位が保持される。前
記ビット線Ｂ1、Ｂ1’の電位は前記列ゲートであるＮＭ
ＯＳトランジスタ２、４を介して前記センスアンプ５に
入力され、データを増幅した後、次段へと伝達される。
また前記ビット線Ｂ2、Ｂ2’も同様に前記ビット線負荷
であるＮＭＯＳトランジスタ６、８によりプリチャージ
された状態にあり、制御信号Φ２が論理「Ｌ」で前記列
選択トランジスタ７、９がＯＦＦの状態においてもＷＬ
１が論理「Ｈ」になる事により前記メモリーセルＭ21に
よりＢ2’の電荷が放電される。
【０００７】
【発明が解決しようとする課題】半導体記憶装置の動作
状態で最も電流を消費する部分はメモリーセルである。
すなわち、図５に示すように、メモリーセルが選択され
ている状態ではビット線Ｂ、Ｂ’のどちらか一方から、
導通しているメモリーセル内のトランジスタに大きな電
流が流れ込むためである。従来の技術では、ビット線の
プリチャージを行うに際しデプレーション型のＮＭＯＳ
トランジスタのみを使用しており、ビット線は常にプリ
チャージされた状態にあり、選択されたビット線のみで
なく非選択のビット線においてもＷＬが論理「Ｈ」にな
ると、図５に示されるように、そのＷＬに接続されたメ
モリーセルを介してビット線の電荷が放電されるために
消費電流が大きいという問題点があった。大容量になる
ほど、この消費電流は大きくなり半導体記憶装置の低消
費電流化を図るためには上記した電流を低減する必要が
あった。
状態で最も電流を消費する部分はメモリーセルである。
すなわち、図５に示すように、メモリーセルが選択され
ている状態ではビット線Ｂ、Ｂ’のどちらか一方から、
導通しているメモリーセル内のトランジスタに大きな電
流が流れ込むためである。従来の技術では、ビット線の
プリチャージを行うに際しデプレーション型のＮＭＯＳ
トランジスタのみを使用しており、ビット線は常にプリ
チャージされた状態にあり、選択されたビット線のみで
なく非選択のビット線においてもＷＬが論理「Ｈ」にな
ると、図５に示されるように、そのＷＬに接続されたメ
モリーセルを介してビット線の電荷が放電されるために
消費電流が大きいという問題点があった。大容量になる
ほど、この消費電流は大きくなり半導体記憶装置の低消
費電流化を図るためには上記した電流を低減する必要が
あった。
【０００８】
【課題を解決するための手段】マトリクス状に配置され
たメモリーセル群と前記メモリーセルのデータを伝達す
るビット線と、前記ビット線と電源との間に接続された
第１のビット線負荷回路を有する半導体記憶装置におい
て、選択されるビット線でのみ活性化される第２のビッ
ト線負荷回路を有する事を特徴とし、前記第２のビット
線負荷回路の負荷インピーダンスが前記第１のビット線
負荷回路の負荷インピーダンスよりも小さい事を特徴と
する。
たメモリーセル群と前記メモリーセルのデータを伝達す
るビット線と、前記ビット線と電源との間に接続された
第１のビット線負荷回路を有する半導体記憶装置におい
て、選択されるビット線でのみ活性化される第２のビッ
ト線負荷回路を有する事を特徴とし、前記第２のビット
線負荷回路の負荷インピーダンスが前記第１のビット線
負荷回路の負荷インピーダンスよりも小さい事を特徴と
する。
【０００９】
【作用】本発明において列選択信号である制御信号Φ１
により制御される第２のビット線負荷回路であるＮＭＯ
Ｓトランジスタ１１、１２、１３、１４と負荷インピー
ダンスが前記第２のビット線負荷回路の負荷インピーダ
ンスよりも小さく常に導通状態にあるデプリーション型
ＮＭＯＳトランジスタ１５、１６、１７、１８により構
成される第１のビット線負荷回路の２つのタイプのビッ
ト線負荷回路を持たせている。前記第１のビット線負荷
回路は常に導通状態にあり、全てのビット線をプリチャ
ージしている。この時列方向が非選択であってもワード
線の論理が「Ｈ」になると、そのワード線に接続された
メモリーセルを介してビット線の電荷が放電される。し
かし前記第１のビット線負荷回路は負荷インピーダンス
を小さくしているため流れる電流量は少ない。同時に列
選択信号である制御信号Φ１が論理「Ｈ」となり列方向
が選択された場合、前記第２のビット線負荷回路により
高速にビット線をプリチャージする。
により制御される第２のビット線負荷回路であるＮＭＯ
Ｓトランジスタ１１、１２、１３、１４と負荷インピー
ダンスが前記第２のビット線負荷回路の負荷インピーダ
ンスよりも小さく常に導通状態にあるデプリーション型
ＮＭＯＳトランジスタ１５、１６、１７、１８により構
成される第１のビット線負荷回路の２つのタイプのビッ
ト線負荷回路を持たせている。前記第１のビット線負荷
回路は常に導通状態にあり、全てのビット線をプリチャ
ージしている。この時列方向が非選択であってもワード
線の論理が「Ｈ」になると、そのワード線に接続された
メモリーセルを介してビット線の電荷が放電される。し
かし前記第１のビット線負荷回路は負荷インピーダンス
を小さくしているため流れる電流量は少ない。同時に列
選択信号である制御信号Φ１が論理「Ｈ」となり列方向
が選択された場合、前記第２のビット線負荷回路により
高速にビット線をプリチャージする。
【００１０】
【実施例】図１に本発明の一実施例を示す。図１におい
てＭ11〜Ｍ1n、ＷＬ１〜ＷＬｎ、Ｂ1、Ｂ1’Ｂ2、Ｂ
2’、センスアンプ５、１０、列選択トランジスタ２、
４、７、９、イコライズトランジスタ１９、２０、制御
信号Φ１、Φ２、Φ３、Φ４は図３と同一部分を示す。
この実施例が従来例と相違するところは、列選択信号で
ある制御信号Φ１、Φ２により制御される第２のビット
線負荷回路であるＮＭＯＳトランジスタ１１、１２、１
３、１４をビット線Ｂ1、Ｂ1’Ｂ2、Ｂ2’に接続してい
る点と共に前記第１のビット線負荷回路であるＮＭＯＳ
トランジスタ１５、１６、１７、１８の負荷インピーダ
ンスを前記第２のビット線負荷回路の負荷インピーダン
スよりも小さくしている点にある。
てＭ11〜Ｍ1n、ＷＬ１〜ＷＬｎ、Ｂ1、Ｂ1’Ｂ2、Ｂ
2’、センスアンプ５、１０、列選択トランジスタ２、
４、７、９、イコライズトランジスタ１９、２０、制御
信号Φ１、Φ２、Φ３、Φ４は図３と同一部分を示す。
この実施例が従来例と相違するところは、列選択信号で
ある制御信号Φ１、Φ２により制御される第２のビット
線負荷回路であるＮＭＯＳトランジスタ１１、１２、１
３、１４をビット線Ｂ1、Ｂ1’Ｂ2、Ｂ2’に接続してい
る点と共に前記第１のビット線負荷回路であるＮＭＯＳ
トランジスタ１５、１６、１７、１８の負荷インピーダ
ンスを前記第２のビット線負荷回路の負荷インピーダン
スよりも小さくしている点にある。
【００１１】以下に本発明の実施例の動作について図２
を参照しながら説明を行なう。
を参照しながら説明を行なう。
【００１２】メモリーセルＭ11、Ｍ21には論理「Ｈ」の
データが記憶されており、前記ビット線Ｂ1、Ｂ1’は前
記第１のビット線負荷回路であるＮＭＯＳトランジスタ
１５、１６によりレベルＶ１までプリチャージされた状
態になっている。ここで前記イコライズパルスΦ３が論
理「Ｈ」に変化し、ビット線電位をイコライズする。こ
の後、前記制御信号Φ１が論理「Ｈ」の状態に変化し、
列選択ゲートであるＮＭＯＳトランジスタ２、４がＯＮ
の状態となり、同時に前記第２のビット線負荷回路Ｂで
あるＮＭＯＳトランジスタ６、７がＯＮ状態となり、前
記ビット線Ｂ1、Ｂ1’がさらにレベルＶ２までプリチャ
ージされた状態となる。ついでワード線ＷＬ１が論理
「Ｈ」の状態になり、前記メモリーセルＭ11に記憶され
た論理「Ｈ」のデータが読み出される。読み出されたデ
ータは論理「Ｈ」であるからビット線Ｂ1’の電荷が前
記メモリーセルＭ11により放電され、ビット線Ｂ1はそ
の電位が保持される。ビット線Ｂ1、Ｂ1’の電位は、そ
れぞれ列選択トランジスタであるＮＭＯＳトランジスタ
２、４を介して前記センスアンプ５に入力され、データ
を増幅した後、次段へと伝達される。この時前記ビット
線Ｂ2、Ｂ2’も同様に前記第１のビット線負荷であるＮ
ＭＯＳトランジスタ１７，１８によりプリチャージされ
た状態にあり、制御信号Φ２が論理「Ｌ」で前記列選択
トランジスタ７、９がＯＦＦの状態においてもＷＬ１が
論理「Ｈ」になる事により前記メモリーセルＭ21により
Ｂ2’の電荷が放電される。しかし従来技術に比べ前記
第１のビット線負荷であるＮＭＯＳトランジスタ１７，
１８の負荷インピーダンスを小さくしているために消費
電流は従来技術のＡに比べａに削減される。
データが記憶されており、前記ビット線Ｂ1、Ｂ1’は前
記第１のビット線負荷回路であるＮＭＯＳトランジスタ
１５、１６によりレベルＶ１までプリチャージされた状
態になっている。ここで前記イコライズパルスΦ３が論
理「Ｈ」に変化し、ビット線電位をイコライズする。こ
の後、前記制御信号Φ１が論理「Ｈ」の状態に変化し、
列選択ゲートであるＮＭＯＳトランジスタ２、４がＯＮ
の状態となり、同時に前記第２のビット線負荷回路Ｂで
あるＮＭＯＳトランジスタ６、７がＯＮ状態となり、前
記ビット線Ｂ1、Ｂ1’がさらにレベルＶ２までプリチャ
ージされた状態となる。ついでワード線ＷＬ１が論理
「Ｈ」の状態になり、前記メモリーセルＭ11に記憶され
た論理「Ｈ」のデータが読み出される。読み出されたデ
ータは論理「Ｈ」であるからビット線Ｂ1’の電荷が前
記メモリーセルＭ11により放電され、ビット線Ｂ1はそ
の電位が保持される。ビット線Ｂ1、Ｂ1’の電位は、そ
れぞれ列選択トランジスタであるＮＭＯＳトランジスタ
２、４を介して前記センスアンプ５に入力され、データ
を増幅した後、次段へと伝達される。この時前記ビット
線Ｂ2、Ｂ2’も同様に前記第１のビット線負荷であるＮ
ＭＯＳトランジスタ１７，１８によりプリチャージされ
た状態にあり、制御信号Φ２が論理「Ｌ」で前記列選択
トランジスタ７、９がＯＦＦの状態においてもＷＬ１が
論理「Ｈ」になる事により前記メモリーセルＭ21により
Ｂ2’の電荷が放電される。しかし従来技術に比べ前記
第１のビット線負荷であるＮＭＯＳトランジスタ１７，
１８の負荷インピーダンスを小さくしているために消費
電流は従来技術のＡに比べａに削減される。
【００１３】以上本発明を実施例に基づき具体的に説明
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
【００１４】
【発明の効果】以上本発明によれば負荷インピーダンス
を小さくした第１のビット線負荷回路と列選択信号によ
り活性化される第２のビット線負荷回路の２つのタイプ
のビット線負荷回路を有する事により従来技術に比べア
クセスタイムに影響を与える事なく低消費電流化を図る
事が可能となる。
を小さくした第１のビット線負荷回路と列選択信号によ
り活性化される第２のビット線負荷回路の２つのタイプ
のビット線負荷回路を有する事により従来技術に比べア
クセスタイムに影響を与える事なく低消費電流化を図る
事が可能となる。
【図１】本発明の一実施例を示す回路図。
【図２】本発明の実施例の動作を示すタイミングチャー
ト。
ト。
【図３】従来技術を示す回路図。
【図４】従来技術の動作を示すタイミングチャート。
【図５】ビット線からメモリーセルに流れ込む電流経路
を示す図。
を示す図。
１、３、６、８・・・ビット線負荷回路Ａ（従来技術） ２、４、７、９・・・列選択ゲート（ＮＭＯＳトランジ
スタ） ５、１０ ・・・センスアンプ １１、１２、１３、１４・・・ビット線負荷回路Ｂ（本
発明） １５、１６、１７、１８・・・ビット線負荷回路Ａ（本
発明） Ｂ1、Ｂ1’Ｂ2、Ｂ2’・・ビット線 Ｗ１〜Ｗｎ・・・ワード線 Ｍ11〜Ｍ1n・・・メモリーセル １９、２０・・・ビット線電位イコライズトランジスタ Φ１、Φ２・・・列選択信号 Φ３、Φ４・・・ビット線イコライズパルス
スタ） ５、１０ ・・・センスアンプ １１、１２、１３、１４・・・ビット線負荷回路Ｂ（本
発明） １５、１６、１７、１８・・・ビット線負荷回路Ａ（本
発明） Ｂ1、Ｂ1’Ｂ2、Ｂ2’・・ビット線 Ｗ１〜Ｗｎ・・・ワード線 Ｍ11〜Ｍ1n・・・メモリーセル １９、２０・・・ビット線電位イコライズトランジスタ Φ１、Φ２・・・列選択信号 Φ３、Φ４・・・ビット線イコライズパルス
Claims (2)
- 【請求項１】マトリクス状に配置されたメモリーセル群
と前記メモリーセルのデータを伝達するビット線と、前
記ビット線と電源との間に接続された第１のビット線負
荷回路を有する半導体記憶装置において、選択されるビ
ット線でのみ活性化される第２のビット線負荷回路を有
する事を特徴とする半導体記憶装置。 - 【請求項２】請求項１における前記第２のビット線負荷
回路の負荷インピーダンスが前記第１のビット線負荷回
路の負荷インピーダンスよりも小さい事を特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215244A JPH0554661A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215244A JPH0554661A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554661A true JPH0554661A (ja) | 1993-03-05 |
Family
ID=16669110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215244A Pending JPH0554661A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554661A (ja) |
-
1991
- 1991-08-27 JP JP3215244A patent/JPH0554661A/ja active Pending
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