JPS6131559B2 - - Google Patents
Info
- Publication number
- JPS6131559B2 JPS6131559B2 JP4098178A JP4098178A JPS6131559B2 JP S6131559 B2 JPS6131559 B2 JP S6131559B2 JP 4098178 A JP4098178 A JP 4098178A JP 4098178 A JP4098178 A JP 4098178A JP S6131559 B2 JPS6131559 B2 JP S6131559B2
- Authority
- JP
- Japan
- Prior art keywords
- column
- row
- fet
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 210000004027 cell Anatomy 0.000 description 22
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 6
- 210000000352 storage cell Anatomy 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は記憶回路に関し特に読み出し専用記
憶装置（以下ROMと記す）に関する。
憶装置（以下ROMと記す）に関する。
従来、ROMとしては複数の絶縁ゲート電界効
果トランジスタ（以下MISFETと記す）を半導
体基板上に高密度に配置し、高速、低消費電力で
動かすのにレシオレス・ダイナミツク型回路が知
られている。第１図は、従来の代表的なダイナミ
ツク型回路での64行４列構成の１ビツトの例であ
る。ＮチヤンネルMOSFETを使用した場合を例
として、正論理を用い２値のうち高電位を“１”
レベル、低電位を“０”レベルとして動作を説明
する。このROMは64本の行選択線A1〜A64、４
本の列選択線C1〜C4、行プリチヤージ・クロツ
クφAp、行デイスチヤージ・クロツクφAd、列プ
リチヤージ・クロツクφMp、および列デイスチヤ
ージ・クロツクφMdを含む。第３図のクロツク・
タイミングを参照して動作について説明する。ま
ず、φApを高電位にしてソースが電源＋Ｖに接続
したMISFET ＭAp１〜ＭAp64を導通させ、記憶
セルマトリクス２の行を制御している64本の選択
線A1〜A64を総て“１”レベルにプリ・チヤージ
する。同時にφMpも高電位にしてMISFET Ｍnp
を導通させる。列選択回路３が、選択時“１”レ
ベル、非選択時“０”レベルとなる様デコードさ
れた列選択線C1〜C4により１つの列を選択する
のを待つて、列のプリチヤージは始まり、直列接
続のMISFET M1〜M8の記憶セルを順次プリチ
ヤージする。選択線A1〜A64のプリチヤージが完
了後、φApは低電位にし、φAdを高電位にして
MISFET ＭAd１〜ＭAd64を導通させることによ
り、行デコーダ回路１は１つの行をレシオレス
NAND論理で選択する。選択された行は“０”レ
ベルが、そして残りの非選択の行はプリチヤージ
時の“１”レベルをそのまま保持する。行の選択
を完了後φMpは低電位にし、φMdを高電位にして
FET Ｍnd１〜Ｍnd４を導通させて記憶回路の内
容は読み出される。即ち、選択された行で制御さ
れた記憶セルをなすFET M1〜M8の所定のもの
が高閾値の場合には、その記憶セルは非導通とな
る為OUT１にはプリチヤージ時の“１”レベル
がそのまま出力される。また、その記憶セルをな
すFETがソース電極とドレイン電極を短絡され
ている場合もしくは“０”レベルの電位以下の閾
値の場合には導通路を形成する為、列にプリチヤ
ージされた電荷は接地電位へとデイスチヤージ
し、OUT１には“０”レベルが出力される。
果トランジスタ（以下MISFETと記す）を半導
体基板上に高密度に配置し、高速、低消費電力で
動かすのにレシオレス・ダイナミツク型回路が知
られている。第１図は、従来の代表的なダイナミ
ツク型回路での64行４列構成の１ビツトの例であ
る。ＮチヤンネルMOSFETを使用した場合を例
として、正論理を用い２値のうち高電位を“１”
レベル、低電位を“０”レベルとして動作を説明
する。このROMは64本の行選択線A1〜A64、４
本の列選択線C1〜C4、行プリチヤージ・クロツ
クφAp、行デイスチヤージ・クロツクφAd、列プ
リチヤージ・クロツクφMp、および列デイスチヤ
ージ・クロツクφMdを含む。第３図のクロツク・
タイミングを参照して動作について説明する。ま
ず、φApを高電位にしてソースが電源＋Ｖに接続
したMISFET ＭAp１〜ＭAp64を導通させ、記憶
セルマトリクス２の行を制御している64本の選択
線A1〜A64を総て“１”レベルにプリ・チヤージ
する。同時にφMpも高電位にしてMISFET Ｍnp
を導通させる。列選択回路３が、選択時“１”レ
ベル、非選択時“０”レベルとなる様デコードさ
れた列選択線C1〜C4により１つの列を選択する
のを待つて、列のプリチヤージは始まり、直列接
続のMISFET M1〜M8の記憶セルを順次プリチ
ヤージする。選択線A1〜A64のプリチヤージが完
了後、φApは低電位にし、φAdを高電位にして
MISFET ＭAd１〜ＭAd64を導通させることによ
り、行デコーダ回路１は１つの行をレシオレス
NAND論理で選択する。選択された行は“０”レ
ベルが、そして残りの非選択の行はプリチヤージ
時の“１”レベルをそのまま保持する。行の選択
を完了後φMpは低電位にし、φMdを高電位にして
FET Ｍnd１〜Ｍnd４を導通させて記憶回路の内
容は読み出される。即ち、選択された行で制御さ
れた記憶セルをなすFET M1〜M8の所定のもの
が高閾値の場合には、その記憶セルは非導通とな
る為OUT１にはプリチヤージ時の“１”レベル
がそのまま出力される。また、その記憶セルをな
すFETがソース電極とドレイン電極を短絡され
ている場合もしくは“０”レベルの電位以下の閾
値の場合には導通路を形成する為、列にプリチヤ
ージされた電荷は接地電位へとデイスチヤージ
し、OUT１には“０”レベルが出力される。
しかしながら、この回路の欠点は、非選択の列
に“１”レベルが残留した状態で、選択列が
OUT１に“０”レベルを出力する様な条件の場
合に生ずる行選択線の電位降下である。具体的に
は、第１図の回路において、C1列−A1行、C2列
−A62行、C3−A64行と順次選択した場合、
FETM3，M4，M5，M6，M7，M8の記憶セルはい
ずれも高閾値（“０”レベル以上）の場合、各列
にプリチヤージした電荷は残留したままである。
この状態で次にC4列−A63行が選択される時、こ
の番地の記憶セルのFET（第１図では短絡図
示）は高閾値のものではなく、ソース電極〜ドレ
イン電極が短絡しているか低閾値のものなので
FETMc4−M1〜M2−Ｍnd４を経る接地電位への
導通路が形成される為、第４列Ｎ４の電荷はデイ
スチヤージしOUT１には“０”レベルが出力さ
れようとする。ところが、他の第１列N1〜第３
列N3のA63行の記憶セルもソース電極〜ドレイン
電極が短絡しているか低閾値のものなの（同様に
短絡線として図示）で同様に電荷をデイスチヤー
ジする。選択線A1〜A64は選択された１本を除
き、φApが低電位になつた後は浮動状態にある
為、薄いゲート酸化膜を介して近接する各記憶セ
ルとの結合容量で強く負電位方向に引かれる。そ
の為非選択の行選択線のレベルは低下し、第４列
がOUT１〜“０”レベルを読み出す速度が遅く
なる。また、１ビツト当りさらに多くの配列を成
す場合には、結合容量による行選択線の電位降下
はエンハンスメント型の記憶セルを非導通にする
程に迄到り、誤動作を生ずる。この現象を防ぐ為
に考えられる方法として、行選択線にわざわざ接
地容量または＋Ｖ電位側への容量を付加する事に
なり結合容量による電位降下率を制える方法があ
るが、この方法では大した改善を望めず行選択線
のプリチヤージ速度の劣化をもまねく事であり好
ましくない。
に“１”レベルが残留した状態で、選択列が
OUT１に“０”レベルを出力する様な条件の場
合に生ずる行選択線の電位降下である。具体的に
は、第１図の回路において、C1列−A1行、C2列
−A62行、C3−A64行と順次選択した場合、
FETM3，M4，M5，M6，M7，M8の記憶セルはい
ずれも高閾値（“０”レベル以上）の場合、各列
にプリチヤージした電荷は残留したままである。
この状態で次にC4列−A63行が選択される時、こ
の番地の記憶セルのFET（第１図では短絡図
示）は高閾値のものではなく、ソース電極〜ドレ
イン電極が短絡しているか低閾値のものなので
FETMc4−M1〜M2−Ｍnd４を経る接地電位への
導通路が形成される為、第４列Ｎ４の電荷はデイ
スチヤージしOUT１には“０”レベルが出力さ
れようとする。ところが、他の第１列N1〜第３
列N3のA63行の記憶セルもソース電極〜ドレイン
電極が短絡しているか低閾値のものなの（同様に
短絡線として図示）で同様に電荷をデイスチヤー
ジする。選択線A1〜A64は選択された１本を除
き、φApが低電位になつた後は浮動状態にある
為、薄いゲート酸化膜を介して近接する各記憶セ
ルとの結合容量で強く負電位方向に引かれる。そ
の為非選択の行選択線のレベルは低下し、第４列
がOUT１〜“０”レベルを読み出す速度が遅く
なる。また、１ビツト当りさらに多くの配列を成
す場合には、結合容量による行選択線の電位降下
はエンハンスメント型の記憶セルを非導通にする
程に迄到り、誤動作を生ずる。この現象を防ぐ為
に考えられる方法として、行選択線にわざわざ接
地容量または＋Ｖ電位側への容量を付加する事に
なり結合容量による電位降下率を制える方法があ
るが、この方法では大した改善を望めず行選択線
のプリチヤージ速度の劣化をもまねく事であり好
ましくない。
この発明の目的は結合容量による読み出し速度
の劣化および誤動作を防止した記憶回路を提供す
ることにある。
の劣化および誤動作を防止した記憶回路を提供す
ることにある。
本発明による記憶回路は、第１のタイミングで
活性化される充電手段と、列方向に直列に接続さ
れた記憶セルよりなる複数の記憶セルアレイと、
該充電手段と該記憶セルアレイとの間に接続して
設けられた第１の列選択手段と、第１のタイミン
グと異なる第２のタイミングで活性化される放電
手段と、該複数の記憶セルアレイと該充電手段と
の間に直列に接続して設けられ、該第１の列選択
手段にほぼ同期して動作する第２の列選択手段と
を含むことを特徴とする。
活性化される充電手段と、列方向に直列に接続さ
れた記憶セルよりなる複数の記憶セルアレイと、
該充電手段と該記憶セルアレイとの間に接続して
設けられた第１の列選択手段と、第１のタイミン
グと異なる第２のタイミングで活性化される放電
手段と、該複数の記憶セルアレイと該充電手段と
の間に直列に接続して設けられ、該第１の列選択
手段にほぼ同期して動作する第２の列選択手段と
を含むことを特徴とする。
かかる本発明によれば少なくとも、第１のクロ
ツクパルスで制御される充電用絶縁ゲート電界効
果トランジスタと、複数の絶縁ゲート電界効果ト
ランジスタより成る第１の列選択回路と、複数の
行および複数の列に接続された絶縁ゲート電界効
果トランジスタより成る記憶セル回路と、複数の
絶縁ゲート電界効果トランジスタより成る第２の
列選択回路と、第２のクロツクパルスで制御され
る充電用電界効果トランジスタと、が直列接続し
て構成された記憶回路であつて、前記第２の選択
回路は前記第１の選択回路と同じ選択信号で制御
される読み出し専用用記憶回路が得られる。
ツクパルスで制御される充電用絶縁ゲート電界効
果トランジスタと、複数の絶縁ゲート電界効果ト
ランジスタより成る第１の列選択回路と、複数の
行および複数の列に接続された絶縁ゲート電界効
果トランジスタより成る記憶セル回路と、複数の
絶縁ゲート電界効果トランジスタより成る第２の
列選択回路と、第２のクロツクパルスで制御され
る充電用電界効果トランジスタと、が直列接続し
て構成された記憶回路であつて、前記第２の選択
回路は前記第１の選択回路と同じ選択信号で制御
される読み出し専用用記憶回路が得られる。
次に本発明の一実施例を第２図を参照して説明
する。本実施例では64行４列の構成で、Ｎチヤン
ネルエンハンスメントMOSFETを用いMO−
SFETを使用し、動作の説明は正論理で２値のう
ち高電位を“１”レベル、低電位を“０”レベル
として説明する。行デコーダ回路１１はプリチヤ
ージ用FET ＭAp１〜ＭAp64、デコード用FET
M11〜M15……およびデイスチヤージ用FET ＭAd
１〜ＭAd64が直列接続して成りレシオレスNAND
論理で６ビツトの真補の入力I1……６を受けて
64本の行選択線A1〜A64から１本のみを選択す
る。FET ＭAp１〜ＭAp64は行プリチヤージ信号
φApで制御される行選択線プリチヤージを行な
う。上述のFET ＭAl１〜ＭAd64はデイスチヤー
ジ信号φAdで制御される行選択線デイスチヤージ
を行なう。記憶セルマトリクス回路１２は64行４
列の行列を成し、行と列の交叉点には記憶セルが
存在し、ここではFET M1，M2，M3，M4，M5，
M6，M7およびM8は高閾値、すなわち論理“０”
以上の値の閾値のエンハンスメント型FET、記
入なき交叉点にはソース電極とドレイン電極が短
絡しているかもしくは低閾値、すなわち“０”レ
ベルの電圧値以下の閾値のFETがそれぞれ列N1
〜N4において直列に接続して設けられる。第１
の列選択回路１３および第２の列選択回路１４は
列選択信号C1〜C4で制御されて４つの列N1〜N4
の選択を行なう。ここではFETMC1LおよびＭC1R
は第１列N1、ＭC2LおよびＭC2Rは第２列N2、ＭC3
ＬおよびＭC3Rは第３列N3、ＭC4LおよびＭC4Rは第
４列N4の選択を行なう。FET ＭC1L、ＭC2L，Ｍ
C3LおよびＭC4Lのドレイン電極は共にドレインが
電源＋Ｖに接続した充電用のFET Ｍnpのソース
電極と共通に接続し、その接続点OUT１の出力
はインバータ１５で検出される。FET ＭC1R，
ＭC2R，ＭC3RおよびＭC4Rのソース電極は共にソ
ースが接地された放電用FET Ｍndのドレイン電
極と共通に接続する。FET ＭC1LおよびＭC1Rの
ゲート電極は共に信号C1に接続し、FET ＭC2R
およびＭC2Rのゲート電極は共に信号C2に接続
し、FET ＭC3LおよびＭC3Rのゲート電極は共に
信号C3に接続し、FET ＭC4LおよびＭC4Rのゲー
ト電極は共に信号C4に接続される。FET ＭC1L
のソース電極は第１列N1−第１行A1のFETのド
レイン電極と接続し、FET ＭC1Rのドレイン電
極は第１列N1−第64行A64のFETのソース電極と
接続される。FET ＭC2Lのソース電極は第２列
N2−第１行A1のFETのドレイン電極と接続し、
FET ＭC2Rのドレイン電極は第２列N2−第64行
A64のFETのソース電極と接続される。FET ＭC
３Ｌのソース電極は第３列N3−第１行A1のFETの
ドレイン電極と接続し、FET ＭC3Rのドレイン
電極は第３列N3−第64行A64のFETのソース電極
と接続される。FET ＭC4Lのソース電極は第４
列N4−第１行A1のFETのドレイン電極と接続
し、FET ＭC4Rのドレイン電極は第４列N4−第
64行A64のソース電極に接続される。FET Ｍnp
は列プリチヤージ用FETで、ドレイン電極は＋
Ｖ電源に接続し、ゲート電極は列プリチヤージ信
号φMpに接続されている。FET Ｍndは列デイス
チヤージを行なうもので、ソース電極は接地電位
に接続し、ゲート電極は列デイスチヤージ信号φ
Mdに接続されている。
する。本実施例では64行４列の構成で、Ｎチヤン
ネルエンハンスメントMOSFETを用いMO−
SFETを使用し、動作の説明は正論理で２値のう
ち高電位を“１”レベル、低電位を“０”レベル
として説明する。行デコーダ回路１１はプリチヤ
ージ用FET ＭAp１〜ＭAp64、デコード用FET
M11〜M15……およびデイスチヤージ用FET ＭAd
１〜ＭAd64が直列接続して成りレシオレスNAND
論理で６ビツトの真補の入力I1……６を受けて
64本の行選択線A1〜A64から１本のみを選択す
る。FET ＭAp１〜ＭAp64は行プリチヤージ信号
φApで制御される行選択線プリチヤージを行な
う。上述のFET ＭAl１〜ＭAd64はデイスチヤー
ジ信号φAdで制御される行選択線デイスチヤージ
を行なう。記憶セルマトリクス回路１２は64行４
列の行列を成し、行と列の交叉点には記憶セルが
存在し、ここではFET M1，M2，M3，M4，M5，
M6，M7およびM8は高閾値、すなわち論理“０”
以上の値の閾値のエンハンスメント型FET、記
入なき交叉点にはソース電極とドレイン電極が短
絡しているかもしくは低閾値、すなわち“０”レ
ベルの電圧値以下の閾値のFETがそれぞれ列N1
〜N4において直列に接続して設けられる。第１
の列選択回路１３および第２の列選択回路１４は
列選択信号C1〜C4で制御されて４つの列N1〜N4
の選択を行なう。ここではFETMC1LおよびＭC1R
は第１列N1、ＭC2LおよびＭC2Rは第２列N2、ＭC3
ＬおよびＭC3Rは第３列N3、ＭC4LおよびＭC4Rは第
４列N4の選択を行なう。FET ＭC1L、ＭC2L，Ｍ
C3LおよびＭC4Lのドレイン電極は共にドレインが
電源＋Ｖに接続した充電用のFET Ｍnpのソース
電極と共通に接続し、その接続点OUT１の出力
はインバータ１５で検出される。FET ＭC1R，
ＭC2R，ＭC3RおよびＭC4Rのソース電極は共にソ
ースが接地された放電用FET Ｍndのドレイン電
極と共通に接続する。FET ＭC1LおよびＭC1Rの
ゲート電極は共に信号C1に接続し、FET ＭC2R
およびＭC2Rのゲート電極は共に信号C2に接続
し、FET ＭC3LおよびＭC3Rのゲート電極は共に
信号C3に接続し、FET ＭC4LおよびＭC4Rのゲー
ト電極は共に信号C4に接続される。FET ＭC1L
のソース電極は第１列N1−第１行A1のFETのド
レイン電極と接続し、FET ＭC1Rのドレイン電
極は第１列N1−第64行A64のFETのソース電極と
接続される。FET ＭC2Lのソース電極は第２列
N2−第１行A1のFETのドレイン電極と接続し、
FET ＭC2Rのドレイン電極は第２列N2−第64行
A64のFETのソース電極と接続される。FET ＭC
３Ｌのソース電極は第３列N3−第１行A1のFETの
ドレイン電極と接続し、FET ＭC3Rのドレイン
電極は第３列N3−第64行A64のFETのソース電極
と接続される。FET ＭC4Lのソース電極は第４
列N4−第１行A1のFETのドレイン電極と接続
し、FET ＭC4Rのドレイン電極は第４列N4−第
64行A64のソース電極に接続される。FET Ｍnp
は列プリチヤージ用FETで、ドレイン電極は＋
Ｖ電源に接続し、ゲート電極は列プリチヤージ信
号φMpに接続されている。FET Ｍndは列デイス
チヤージを行なうもので、ソース電極は接地電位
に接続し、ゲート電極は列デイスチヤージ信号φ
Mdに接続されている。
次に動作について第３図を参照して説明する。
まず信号φApを高電位にして、FET ＭAp1〜ＭA
ｐ６４を導通させて64本の行選択線A1〜A64を総て
“１”レベルにプリチヤージする。同時に信号φn
ｐを高電位にしてFET Ｍnpを通過させる。選択
時“１”レベル、非選択時“０”レベルとなる様
デコードされたC1〜C4の列選択線が、第１の列
選択回路１３の１つの選択用FETを導通させる
ことにより列のプリチヤージは始まり、64段直列
接続の直列セル回路を順次プリチヤージしてゆ
き、第１の列選択回路１３と同じ列選択信号を受
けて導通している第２の列選択回路１４の１つの
選択用FETを経てFET Ｍndのドレイン電極迄プ
リチヤージされる。列の選択は、論理的には第１
の列選択回路１３のみで可能であり、第２の列選
択回路１４は記憶セルと行選択線との結合容量に
よつて生ずる行選択線の電位降下を防ぐのが目的
である。行選択線A1〜A64のプリチヤージが完了
後、信号φApは低電位にしてFET ＭAp1〜ＭAp64
を非導通させ、信号φAdを高電位にしてFET Ｍ
Ad1〜ＭAd64を導通させることにより行デコーダ回
路１１は１本の行NAND論理で選択する。選択さ
れた行は“０”レベルとなり、非選択の行はプリ
チヤージ時の“１”レベルのままである。行の選
択および列のプリチヤージ完了後、φnpは低電位
にしてFET Ｍnpを非導通させ、信号φMdを高電
位にしてFET Ｍndを導通させることにより指定
された行列番地の記憶セルの内容が読み出され
る。指定された行列番地の記憶セルが高閾値のエ
ンハンスメント型FETの場合にはそのセルは非
導通となるのでOUT１にはプリチヤージ時の
“１”レベルがそのまま出力される。また、指定
された行列番地の記憶セルがソース電極とドレイ
ン電極を短絡しているか低閾値のFETの場合に
は導通路が形成される為、列にプリチヤージされ
ていた電荷は接地電位へとデイスチヤージし、
OUT１には“０”レベルが出力される。この時
に、行列の選択が第１図の具体例で述べたと同じ
く、C1列−A1行、C2列−A62行、C3列−A64行と
順次なされ、第１列N1、第２列N2および第３列
N3の総てに“１”レベルがプリチヤージされた
ままの条件を考える。この条件でN4列−A63行が
選択されると第４列N4の電荷は接地電位へとデ
イスチヤージするが、他の３つの列については第
２の列選回路のFET ＭC1R、ＭC2RおよびＭC3Rが
非導通の為、接地電位への導通路は形成されず、
電荷は３つの列に残留したままである。従つて、
第１図の例で述べた如き選択されていない列がデ
イスチヤージする為に伴う記憶セルと行選択線の
結合容量が浮動状態にある行選択線の電位を降下
させるという動作を完全に防ぐことができ、
OUT１には選択された第４列が速やかに“０”
レベルを出力する。
まず信号φApを高電位にして、FET ＭAp1〜ＭA
ｐ６４を導通させて64本の行選択線A1〜A64を総て
“１”レベルにプリチヤージする。同時に信号φn
ｐを高電位にしてFET Ｍnpを通過させる。選択
時“１”レベル、非選択時“０”レベルとなる様
デコードされたC1〜C4の列選択線が、第１の列
選択回路１３の１つの選択用FETを導通させる
ことにより列のプリチヤージは始まり、64段直列
接続の直列セル回路を順次プリチヤージしてゆ
き、第１の列選択回路１３と同じ列選択信号を受
けて導通している第２の列選択回路１４の１つの
選択用FETを経てFET Ｍndのドレイン電極迄プ
リチヤージされる。列の選択は、論理的には第１
の列選択回路１３のみで可能であり、第２の列選
択回路１４は記憶セルと行選択線との結合容量に
よつて生ずる行選択線の電位降下を防ぐのが目的
である。行選択線A1〜A64のプリチヤージが完了
後、信号φApは低電位にしてFET ＭAp1〜ＭAp64
を非導通させ、信号φAdを高電位にしてFET Ｍ
Ad1〜ＭAd64を導通させることにより行デコーダ回
路１１は１本の行NAND論理で選択する。選択さ
れた行は“０”レベルとなり、非選択の行はプリ
チヤージ時の“１”レベルのままである。行の選
択および列のプリチヤージ完了後、φnpは低電位
にしてFET Ｍnpを非導通させ、信号φMdを高電
位にしてFET Ｍndを導通させることにより指定
された行列番地の記憶セルの内容が読み出され
る。指定された行列番地の記憶セルが高閾値のエ
ンハンスメント型FETの場合にはそのセルは非
導通となるのでOUT１にはプリチヤージ時の
“１”レベルがそのまま出力される。また、指定
された行列番地の記憶セルがソース電極とドレイ
ン電極を短絡しているか低閾値のFETの場合に
は導通路が形成される為、列にプリチヤージされ
ていた電荷は接地電位へとデイスチヤージし、
OUT１には“０”レベルが出力される。この時
に、行列の選択が第１図の具体例で述べたと同じ
く、C1列−A1行、C2列−A62行、C3列−A64行と
順次なされ、第１列N1、第２列N2および第３列
N3の総てに“１”レベルがプリチヤージされた
ままの条件を考える。この条件でN4列−A63行が
選択されると第４列N4の電荷は接地電位へとデ
イスチヤージするが、他の３つの列については第
２の列選回路のFET ＭC1R、ＭC2RおよびＭC3Rが
非導通の為、接地電位への導通路は形成されず、
電荷は３つの列に残留したままである。従つて、
第１図の例で述べた如き選択されていない列がデ
イスチヤージする為に伴う記憶セルと行選択線の
結合容量が浮動状態にある行選択線の電位を降下
させるという動作を完全に防ぐことができ、
OUT１には選択された第４列が速やかに“０”
レベルを出力する。
上述の実施例の説明は、１ビツトの列構成が４
列の場合で説明したが、実施にあたつては何列で
あつてもよい。
列の場合で説明したが、実施にあたつては何列で
あつてもよい。
また、上述の列選択回路はデコードされた選択
信号で制御される例であるが、列デコーダを用い
ずに直接フリツプ・フロツプからの“１”レベル
と“０”レベル信号、即ちトルー信号とバー信号
を列選択回路に入力してもよい。その場合、４列
構成を例にとれば、第４図に示す列選択回路とな
る。すなわち第１のフリツプ・フロツプの相補の
出力Ｃa、aと第２のフリツプ・フロツプの相補
の出力Ｃb、bの入力信号と４つの列との交叉点
に高閾値のエンハンスメントFET ＭC1a〜ＭC4
ａ、ＭC1b〜ＭC4bが設けられ図示なき交叉点には
ソース電極とドレイン電極が短絡しているかもし
くは“０”レベルの電位以下の低閾値のエンハン
スメントFETを設けて構成することもできる。
信号で制御される例であるが、列デコーダを用い
ずに直接フリツプ・フロツプからの“１”レベル
と“０”レベル信号、即ちトルー信号とバー信号
を列選択回路に入力してもよい。その場合、４列
構成を例にとれば、第４図に示す列選択回路とな
る。すなわち第１のフリツプ・フロツプの相補の
出力Ｃa、aと第２のフリツプ・フロツプの相補
の出力Ｃb、bの入力信号と４つの列との交叉点
に高閾値のエンハンスメントFET ＭC1a〜ＭC4
ａ、ＭC1b〜ＭC4bが設けられ図示なき交叉点には
ソース電極とドレイン電極が短絡しているかもし
くは“０”レベルの電位以下の低閾値のエンハン
スメントFETを設けて構成することもできる。
また、第２の列選択回路は必ずしも第１の列選
択回路と同数の列選択を成す必要はない。動作設
計上、行選択線の電位降下が許容できる範囲にお
いて、第２の列選択回路から任意の選択用FET
を削除してもよい。その場合は、列選択用FET
を削除した列の最後の行の記憶セルのソース電極
を直接デイスチヤージ用FETのドレイン電極に
接続すればよい。
択回路と同数の列選択を成す必要はない。動作設
計上、行選択線の電位降下が許容できる範囲にお
いて、第２の列選択回路から任意の選択用FET
を削除してもよい。その場合は、列選択用FET
を削除した列の最後の行の記憶セルのソース電極
を直接デイスチヤージ用FETのドレイン電極に
接続すればよい。
なお、上記の説明はＮチヤンネル型について述
べたが、電圧の極性を逆にすればＰチヤンネル型
についても適用できることは明らかである。
べたが、電圧の極性を逆にすればＰチヤンネル型
についても適用できることは明らかである。
第１図は、従来の読み出し専用記憶回路を示す
回路図、第２図は、本発明の一実施例による読み
出し専用記憶回路を示す回路図、第３図は、第２
図の読み出し専用記憶回路に用いる各信号のタイ
ミング・チヤート、第４図は、列デコーダを用い
ない列選択回路の変更例を示す回路図である。 図中の符号、１，１１……行選択回路、２，１
２……記憶セルマトリクス、３，１３，１４……
列選択回路、４，１５……出力バツフア、A1〜
A64……行選択線、C1〜C4……列選択線。
回路図、第２図は、本発明の一実施例による読み
出し専用記憶回路を示す回路図、第３図は、第２
図の読み出し専用記憶回路に用いる各信号のタイ
ミング・チヤート、第４図は、列デコーダを用い
ない列選択回路の変更例を示す回路図である。 図中の符号、１，１１……行選択回路、２，１
２……記憶セルマトリクス、３，１３，１４……
列選択回路、４，１５……出力バツフア、A1〜
A64……行選択線、C1〜C4……列選択線。
Claims (1)
- １ 複数のメモリ・セル・トランジスタを行方向
に直列に接続した直列回路を複数列方向に並列に
配置したメモリアレイと該メモリセルアレイの行
を選択する行選択回路と、それぞれがトランジス
タを含む直列回路の複数を有しそれぞれの直列回
路の一端が該メモリアレイの各直列回路の一端に
それぞれ接続された第１の列選択回路と、それぞ
れがトランジスタを含む直列回路の複数を有しそ
れぞれの直列回路の一端が該メモリアレイの各直
列回路の他端にそれぞれ接続された該第１の列選
択回路とほぼ同期して動作する第２の列選択回路
と該第１の列選択回路の各直列回路の他端に共通
に接続された充電用トランジスタと、該第２の列
選択回路の直列回路の他端に共通に接続した充電
用トランジスタを有する記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098178A JPS54133037A (en) | 1978-04-06 | 1978-04-06 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098178A JPS54133037A (en) | 1978-04-06 | 1978-04-06 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54133037A JPS54133037A (en) | 1979-10-16 |
| JPS6131559B2 true JPS6131559B2 (ja) | 1986-07-21 |
Family
ID=12595600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4098178A Granted JPS54133037A (en) | 1978-04-06 | 1978-04-06 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54133037A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113197A (ja) * | 1985-10-31 | 1986-05-31 | Nec Corp | メモリ回路 |
| JPS62229596A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192134A (ja) * | 1975-02-10 | 1976-08-12 |
-
1978
- 1978-04-06 JP JP4098178A patent/JPS54133037A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192134A (ja) * | 1975-02-10 | 1976-08-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54133037A (en) | 1979-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900004813B1 (ko) | 반도체 기억장치 | |
| US4485460A (en) | ROM coupling reduction circuitry | |
| JP2812099B2 (ja) | 半導体メモリ | |
| US4843261A (en) | Complementary output, high-density CMOS decoder/driver circuit for semiconductor memories | |
| JP2501993B2 (ja) | 半導体記憶装置 | |
| US4099265A (en) | Sense line balance circuit for static random access memory | |
| US4514829A (en) | Word line decoder and driver circuits for high density semiconductor memory | |
| TW201606771A (zh) | 記憶體之位準移位器及解碼器 | |
| JPS61175994A (ja) | メモリのデコ−ド・ドライブ回路 | |
| JP2573380B2 (ja) | 不揮発性半導体メモリ | |
| US6434043B2 (en) | Programmable semiconductor memory array having series-connected memory | |
| US6456118B2 (en) | Decoder circuit | |
| US4404654A (en) | Semiconductor device system | |
| US3702926A (en) | Fet decode circuit | |
| US20170084334A1 (en) | Row decoder for a non-volatile memory device, having reduced area occupation | |
| US5394375A (en) | Row decoder for driving word line at a plurality of points thereof | |
| JPS5894187A (ja) | 半導体記憶装置 | |
| US5418748A (en) | Bit line load circuit for semiconductor static RAM | |
| JPS6131559B2 (ja) | ||
| US4570239A (en) | Series read-only-memory having capacitive bootstrap precharging circuitry | |
| US4868788A (en) | Semiconductor memory device with improved word line drive circuit | |
| JPH0766669B2 (ja) | デコーダバッファ回路 | |
| US20240096412A1 (en) | Non-volatile memory device and corresponding method of operation | |
| JP2504410B2 (ja) | 半導体記憶装置 | |
| JPS6215956B2 (ja) |