JPH04134792A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに関し、特に、連想メモリに関
するものである。

〔従来の技術〕

連想メモリは、記憶内容によるデータアクセスを基本機
能とするメモリであり、ＣＡＭ（Ｃｏｎｔｅｎｔ　Ａｄ
ｄｒｅｓｓａｂｌ、ｅ　Ｍｅｍｏｒ’ｙ　：内容アクセ
スメモリ）と呼ばれることが多い。

ＣＡＭは、記憶と内容アクセス機能を有しており、その
有用性は古くから知られている。

かかる連想メモリにおいては、メモリセルに特定のデー
タを与えて記憶内容との一致検索を行い、検索結果に基
づいて、さらに場所を指定してその記憶内容を読みだす
機能が必要となる。

このような、一致検索を行う第１の従来の技術としては
、特開昭６３−１１９０９６号公報記載の技術が知られ
ている。

この技術は、記憶データの各同位ビットを記憶する複数
のメモリセル毎に、一致検出回路と電圧／電流変換回路
を備え、前記複数のメモリセルよりワード線で指定され
るワードに対応す、る一つのメモリセルを選択し、ビッ
ト値を読み出し、検索データの同位ビット値との一致を
検出し、検出結果を電流に変換し、これを全ビットにつ
いてＯＲをとることにより、検索データと記憶データの
一致検索を実現するものである。

なお、このように、メモリセルよりデータを読みだして
一致検出を行うが、読みだされたデータは小電圧であり
、これより一定の電流を得るためには、電圧／電流変換
回路にバイポーラトランジスタ、または、サイズの大き
なＭＯＳＦＥＴを用いる必要がある。

また、−ｅ検素を行う第２の従来の技術としては、アイ
・イー・イー・イー、１９８９．カスタム　インチグレ
イティラド　サーキッツ　コンファレンス、第１０．２
．１項から第１０．２．５項（ＩＥＥＥ、１９８９．Ｃ
ＵＳＴＯＭ　ＩＮＴＥＧＲＡＴＥＤ　ＣＩＲＣＵＩＴＳ
ＣＯＮＦＥＲＥＮＣＥ、ＰＰ１０．２．１−１０．２．
５）記載の技術が知られている。

第９図に、この第２の従来技術に係る従来回路の概略を
示す。

第９図において、ＤＰ、ＤＮはデータ線、ＷＬはワード
線、ＣＫはクロック信号、４００１はＭＡＴＣＨ線ＭＬ
をプリチャージするためのＰＭＯ５ＦＥＴ、４．２００
は波形整形及び負荷駆動用のインバータ回路である。

１１００はメモリセルであり、インバータ回路１１０３
．１１０４よりなるフリップフロップとメモリセルをリ
ート、ライトする際にオンするＮＭＯ５ＦＥＴ　　１１
０１．１１０２から構成されている。４１００は一致検
素回路である。

ＮＭＯ５ＦＥＴ　　４１０１．４１０２．４１０３．４
１０４から構成されている。４１０５は接地電位である
。

５２００はＣＡＭセルで、メモリセル１１００と検索回
路４１０ｏから構成されている。

クロック信号ＣＫがＬｏｗレベルの期間ＭＡＴＣＨ＠Ｍ
ＬはＰＭＯ８ＦＥＴ　　４００１によってＨｉ　ｇｈレ
ベルにプリチャージされる。

また、クロック信号ＣＫがＨｉ　ｇ　ｈレベルの期間、
検索データとメモリセルの記憶データとの検索結果によ
りＭＡＴＣＨ線の電位がＨｉ　ｇｈレベルを維持するか
Ｌｏｗレベルへ下がるか決定される。

すなわち、メモリセル１１００の記憶データと検索デー
タであるデータ線ＤＰ、ＤＮのデータが一致の場合にＭ
ＡＴＣＨ線ＭＬの電位はＨｉｇｈレヘルレベ持し、不一
致の場合にＬｏｗレベルへ下がる 〔発明が解決しようとする課題〕 前記第１の従来技術は、複数のメモリセルに対して、一
つの一致検出回路を備える構成であるため、フルアソシ
ェーテイブキャツシュメモリに適用した場合等に検索デ
ータと全記憶データの一致検出を行おうとした場合、メ
モリセルをワード線によって切り替えながら順次比較し
て一致検出を行わねばならず、−ｍ検出の高速性の点で
問題があった。

ここで、検、索データと全記憶データの一致検出を一回
の動作で実現しようとすれば、各メモリセルについて一
致検出回路と電圧／電流変換回路を備えなければならな
い。

しかし、前記のように、電圧／電流変換回路にはバイポ
ーラトランジスタまたはサイズの大きなＭＯＳＦＥＴを
用いる必要があるため、各メモリセルに電圧／電流変換
回路を備えることは、回路面積の増大の点から現実的で
はない。

また、第１の従来技術において開示された電圧／電流変
換回路によれば、ビットの一致／不一致にかかわらず、
電圧／電流変換回路に電流を流すものであるため、消費
電力の点よりも問題があった。

一方、前記第２の従来技術は、検索機能を有したメモリ
において、同時に検索を行うビット幅が広くなるにした
がい、検索結果を出力するＭＡＴＣＨ線の負荷が重くな
る点について考慮されていなかった。

すなわち、前記第２の従来技術によれば、ＭＡＴＣＨ線
を電源電圧レベルから接地レベルまでフルスウィングさ
せていたため、ＭＡＴＣＨ線が重付加となった場合、こ
れを充放電するのに時間がかかり高速化の点で問題があ
った。

また、ＭＡＴＣＨ線を高速に充放電するためには、第９
図に示したＰＭＯ８ＦＥＴ　　４００１と一致検索回路
を構成するＭ　ＯＳ　Ｆ　Ｅ　Ｔのゲート幅を大きくし
なければならない。しかし、それによりＭＡＴＣＨ線の
負荷は、ますます大きくなってしまう。

結果、高速性と高集積性を両立できないという問題が生
していた。

そこで、本発明は、高集積性を保ち、かつ、データを構
成するビット幅によらず高速に一致検索を行うことので
きる半導体メモリを提供することを目的とする。

〔課題を解決するための手段〕

前記目的達成のために本発明は、複数のＭＯＳメモリセ
ルと。

ＭＯＳＦＥＴで構成された、入力する検索データとメモ
リセルのフリップフロップ部のデータとの一致検出を行
う検出回路と、検出結果を電流信号に変換し出力する共
通ソース増幅器よりなる、各メモリセル毎に設けられた
検索回路と、前記検索回路よりの電流信号を電圧信号に
変換する出力増幅器とを有することを特徴とする特許の
半導体メモリを提供する。

なお、前記第１の半導体メモリにおいて、ｎ個の前記メ
モリセルに対応するｎ本の前記電流信号はワイアードＯ
Ｒされ、 前記出力増幅器は、ワイアードＯＲされた電流信号を電
圧信号に変換することが望ましい。

また、前記第１の半導体メモリにおいて、前記出力増幅
器は、ｎ個の前記メモリセルに対応するｎ本の前記電流
信号を入力し、その論理ＯＲを電圧信号として出方する
ようにしても良い。

また、本発明は、前記目的達成のために、ワードを行と
してマトリックスを形成する複数のメモリセルと、 ライト時に入力されるアドレスの指定するワードに対応
するメモリセルを選択するデコーダと、ＭＯＳＦＥＴで
構成された、入力する検索データとメモリセルのフリッ
プフロップ部のデータとの一致検出を行う検出回路と、
検出結果を電流信号に変換し出力する共通ソース増幅器
よりなる、各メモリセル毎に設けられた検索回路と、そ
れぞれ１ワード対応分の前記電流信号がワイヤーＦＯＲ
されたマツチ（言号線と、 マツチ信号線を入力し、マツチ信号線上の電流信号を電
圧信号に変換して出力する、ワード数分の出力増幅器と ワード数分の出力増幅器よりの電圧信号の論理ＯＲをヒ
ツト信号として出力するヒツト検出回路とを有すること
を特徴とする第２の半導体メモリを提供する。

また、前記第１）第２の半導体メモリにおいて。

前記出力増幅器を、バイポーラトランジスタであって、
前記電流信号を入力信号とするベースを基準電位に接続
した共通ベース増幅器、または、ＭＯＳＦＥＴであって
、前記電流信号を入力信号とするゲートを基準電位に接
続した共通ゲート増幅器を含んで構成するようにしても
良い。

また、前記第１）第２の半導体メモリにおいて、前記検
索回路の共通ソース増幅器が変換する電流信号のピーク
値を抑制する電流リミッタ回路を設けることが望ましい
。

また、この場合、前記複数のメモリセルに備えた複数の
検索回路の複数の共通ソース増幅器が変換する電流の接
地側電流路を共通にし、共通にした電流路に前記電流リ
ミッタ回路を設けるようにしても良い。

また、前記第１の半導体メモリにおいて出方増幅器を共
通ベース増幅器を含んで構成した場合には、共通ベース
増幅器として用いられるパイポーラトランジシタにエミ
ッタを複数設け、複数入力の１出力の共通ベース増幅器
としても良い。

また、さらに本発明は、前記第２の半導体メモリと。

前記半導体メモリの各出力増幅機の出方する電圧信号を
、それぞれワード線としてアクセスされる第２のメモリ
セルマトリックスを有することを特徴とする連想メモリ
を提供する。

また、併せて、本発明は、前記連想メモリを内蔵したこ
とを特徴とする１チツププロセツサをも提供する。

〔作用〕

本発明に係る第１）第２の半導体メモリおよび連想メモ
リによれば、検出回路が、充分な電圧値を持つ検索デー
タとメモリセルのフリップフロップ部のデータとの一致
検出を行い、共通ソース増幅器を駆動するので、小型サ
イズの共通ソース増幅器で充分な電流信号を得ることが
できる。また、検索結果を電流信号としているので、重
負荷（容量性）でも高速化が可能である。

また、前記出力増幅器を、バイポーラトランジスタであ
って、前記電流信号を入力信号とするベースを基準電位
に接続した共通ベース増幅器、または、ＭＯＳＦＥＴで
あって前記出力増幅器を。

前記電流信号を入力信号とするゲートを基準電位に接続
した共通ゲート増幅器を含んで構成するようにした場合
１）重負荷となる電流信号線の電位をクランプでき、電
流信号線の電圧振幅を小さく抑えることができ、さらに
、微小な電流信号で充分な電圧信号を得ることができる
。

したがって、電流信号線の充放電に要する時間が短縮で
き、微小電流を高速に電圧信号に変換できる。また、検
索回路が出力する電流信号は小さくてよいため、検索回
路を構成するＭＯＳＦＥＴのサイズをさらに小さくでき
るばかりではなく、さらにはこれを用いた連想メモリそ
のものを小さく作ることができる。また、消費電力を小
さくすることができる。

また、前記第１）第２の半導体メモリおよび連想メモリ
において、電流リミッタ回路を設けた場合、さらに消費
電力を小さくすることができる。

また、本発明に係る１チツププロセツサによれば、高速
な連想メモリを用いて高速な処理を行うことができる。

（以下余白） 〔実施例〕 以下、本発明に係る半４体メモリの実施例について説明
する。

第１図Ａに、本実施例に係る半導体メモリの基本構成を
示す。

図中、Ａｌｌ、Ａ１２）Ａｌｎは検索データ、１１１．
１１２）ｌｌｎはメモリセル、Ｂｌｌ、Ｂ１２）Ｂｉｎ
はメモリセルの記憶データである。

２１１．２１２．２１ｎは、メモリセルの記憶データＢ
ｌｌ、Ｂ１２）Ｂｉｎと検索データＡｌｌ、Ａ１２）Ａ
ｌｎのデータの照合、検索を行う検索回路である。

Ｃ１ｌ、Ｃ１２）Ｃ１ｎは検索結果を電流信号として出
力する検索出力信号である。

１は、検索回路２１１．２１２．２１ｎの検索出力信号
Ｃ１ｌ、Ｃ１２）Ｃ１ｎがＷｉｒｅｄＯＲされたＭＡＴ
ＣＨ線である。

２１は、ＭＡＴＣＨ線１の電流信号を受け、電圧信号に
変換するカスコード増幅部である。

１１は、電圧信号に変換されたＭＡＴＣＨ出力信号であ
る。

ＭＡＴＣＨ線１は、カスコード増幅部２１により電位が
クランプされている。

また、ＭＡＴＣＨ線１は検索回路２１１．２１２．２１
ｎが接続されているため重負荷となっている。

検索データＡｌｌ、Ａ１２）Ａｌｎは、検索回路２１１
，２１２．２１ｎによりメモリセルの記憶データＢｌｌ
、Ｂ１２）Ｂｉｎとそれぞれ照合、検索される。

照合、検索の結果、ある条件を満足した場合、検索出力
信号Ｃ１１，Ｃ１２）Ｃ１ｎが電流信号として出力され
る。検索出力信号Ｃ１ｌ、ＣＩ２およびＣ１ｎは電流信
号のままＭＡＴＣＨＭＩでＷｉｒｅｄ　　ＯＲされ、カ
スコード増幅部で電圧信号に変換される。ＭＡＴＣＨ線
１は電流動作のため、重負荷にもかかわらず高速に動作
する。

したがって、検索データを入力してから高速にＭＡＴＣ
Ｈ出力信号を得ることができる。

第１図Ｂは、ＭＡＴＣＨ線を分割して多入力のカスコー
ド増幅部に接続した場合の基本構成である。

図中、第１図Ａと同一部分には同一符号を付して示す。

Ａｈｌ、Ａｈ２１．Ａｈｍは検索データ、ｌｈｌ、１ｈ
２１．１ｈｍはメモリセル、Ｂｈｌ、Ｂｈ２１）Ｂｌｍ
はメモリセルの記憶データである。２ｈｌ、２ｈ２１．
２ｈｍは、メモリセルの記憶データＢｈｌ、Ｂｈ２１）
Ｂｈｍと検索データＡｈｌ、Ａｈ２１）Ａｈｍのデータ
の照合、検索を行う検索回路である。

Ｃｈｉ、Ｃｈ２１）Ｃｈｍは、検索結果を電流信号とし
て出力する検索出力信号である。

ｈは、検索回路２ｈｌ、２ｈ２．２ｈｍの検索出力信号
Ｃｈ１）Ｃｈ２）ＣｈｍがＷｉｒｅｄＯＲされたＭＡＴ
ＣＨ線である。

２２は、電流信号によりＷｉｒｅｄ　　ＯＲされたＭＡ
ＴＣＨ線１およびｈの電流信号を受け、電圧信号に変換
する多入力のカスコード増幅部である。

１２は、電圧信号に変換されたＭ　ＡＴ　ＣＨ出力信号
である。

第１図Ａおよび第１図Ｂの様な構成とすることにより、
検索回路が多数接続されて重負荷となっているＭＡＴＣ
Ｈ線の電位をクランプすることができる。すなわち、重
負荷のＭ　Ａ　Ｔ　ＣＨ線の電位を小さく抑え電流変化
によるＭＡＴＣＨ信号とすることで検索データ入力から
Ｍ　Ａ　Ｔ　ＣＨ出力信号（検索結果出力）までを高速
化できる。

第２図は、本実施例に係る半導体メモリが、致検索機能
を有する連想メモリである場合における、本実施例の特
徴部の基本構成を示したものである。

図中、ＤＰ’、ＤＮはメモリセルへのデータのリード、
ライトを行うデータ線、および検索データを入力するデ
ータ線である。ＷＬはワード線である。

１１００はメモリセルであり、インバータ回路１１０３
．１１０４よりなるフリップフロップとメモリセルをリ
ード、ライトする際にオンするＮＭＯ３ＦＥＴ　　１１
０１．１１０２から構成されている。

１２００は一致検索回路でありＮＭＯＳＦＥＴ１２０１
．１２０２．１２０３から構成されている。

１２０４は接地電位である。５０００はＣＡＭセルでメ
モリセル１１００と検索回路１２００から構成されてい
る。

ＭＬはＭＡＴＣＨ線であり、検索データＤＰ、ＤＮとメ
モリセルの記憶データを各ＣＡＭセル毎に比較し、その
結果をＷｉｒｅｄ　　ＯＲＬ／たものである。１３００
はカスコード増幅部である。

１３０１は抵抗、１３ｏ２はバイポーラトランジスタで
エミッタにＭＡＴＣＨ線ＭＬが接続されている。

１３０４は基準電位、１３０３はエミッタフォロワ用バ
イポーラトランジスタ、１３０５．１３０６は定電流源
である。１３０７は電源電位、１３０８は接地電位、１
３０９はＰＭＯ５ＦＥＴである。１３１０はＮＭＯ３Ｆ
ＥＴであり、ＰＭＯ５ＦＥＴ　　１３０９とＮＭＯＳＦ
ＥＴ１３１０でＣＭＯＳインバータによるレベル変換回
路を構成している。ＭＯはＭＡＴＣＨ出力信号である。

以上第２図に示した半導体メモリの動作について説明す
る。

メモリセル１１００へのデータの書き込み動作は、ワー
ド線ＷＬがハイレベルの状態で行われる。

データ線ＤＰ、ＤＮより入力された書き込みデータはＮ
ＭＯ３ＦＥＴ　　１１０１．１１０２を介してインバー
タ回路１１０３．１１０４で構成されたフリップフロッ
プに記憶される。

メモリセル１１００からのデータの読みだし動作は、ワ
ード線ＷＬがハイレベルの状態で行われ、インバータ回
路１１０３．１１０４で構成されたフリップフロップの
記憶データがＮＭＯＳＦＥＴ１１０１．１１０２を介し
てデータ線ＤＰ、ＤＮに出力される。

次に検索データとメモリセルの記憶データとの一致検索
動作について説明する。

データ線ＤＰ、ＤＮに入力された検索データはＮＭＯ３
ＦＥＴ　　１２０１．１２０２によってメモリセルの記
憶データと比較され、その結果によって一致の場合はＮ
ＭＯ５ＦＥＴ　　１２０３のゲートがＬｏｗレベル、不
一致の場合はＨｉｇｈレベルとなる。

この場合、ＤＰ、ＤＮに入力されるのは検索データであ
り、ＮＭＯ８ＦＥＴ　　１２０１．１２０２を駆動する
のはインバータ回路１１０３．１１０４の出力であるた
め、ＮＭＯＳＦＥＴ１２０３を駆動するのに充分な電圧
を得ることができる。

したがって、一致検索回路１２００に用いるＭＯＳＦＥ
Ｔは小さなサイズのもので足り、各メモリセルに１）致
検索回路１２００を備えても面積上、問題となることは
ない。

この結果、ＭＡＴＣＨａＭＬに接続された複数のＣＡＭ
セル５０００のうち１つでも不一致があるとＭＡＴＣＨ
線ＭＬへはＮＭＯＳＦＥＴ１２０３により電流が流れる
。

すなわち、ＭＡＴＣＨＡｉ、ＭＬに接続された全てのＣ
ＡＭセルが一致の場合に限り電流は流れない。

Ｍ　Ａ　Ｔ　ＣＨ線ＭＬの電流信号は、バイポーラトラ
ンジスタ１３０２のコレクタ電流となり抵抗１３０１に
より電圧信号に変換される。このため、一致検出信号を
ｉＸＲの電圧信号として出力できる。

ＭＡＴＣＨ線ＭＬの電位は、ベースを基準電位１３０４
へ接続されたバイポーラトランジスタ１３０２によりク
ランプされ、その電位変化は数十ｍＶ程度に抑えらる。

これにより、ＭＡＴＣＨ４１ＭＬに接続されるＣＡＭセ
ルの数の多少によらず一致検索を高速に行うことができ
る。

第３図は、ＭＡＴＣＨ線を分割した場合の一致検索機能
を有する連想メモリの特徴部の基本構成を示したもので
ある。

ただし、ＭＡＴＣＨ線を２つに分け、カスコード増幅部
もマルチエミッタバイポーラトランジスタによる２入力
構成としている。

図中、第２図と同一部分には同一符号を付して示す。

ＤＰ−１）ＤＮＩおよびＤＰ−に、ＤＮ−には差動のデ
ータ線対、１１００−１．１１００−にはメモリセル、
１２００−１．１２００−には一致検索回路、５０００
−１．５０００−２はＣＡＭセル、ＭＬ−１）ＭＬ−２
はＭＡＴＣＨ線である。ＭＡＴＣＨ線ＭＬ−１）ＭＬ−
２には別のＣＡＭセルが接続されている。

１４００はカスコード増幅部であり、抵抗１４０１）マ
ルチエミッタバイポーラトランジスタ１４ｏ２）基準電
位１４０３）定電流源１４０５．１４０６）電源電位１
４０７）接地電位１４０８等から構成されている。

なお、カスコード増幅部１４０ｏにおいて、先に第２図
で示したエミッタフォロワとレベル変換回路は省略して
示した。

第３図に示す実施例では、ワード線ＷＬに接続されたＣ
ＡＭｔ！ル５０００−１〜５０００−ｋ（７）一致検出
結果を２本のＭＡＴＣＨｍＭＬ−１）ＭＬ−２に出力す
ることで、ＭＡＴＣＨ線の負荷および電流量を分散して
いる。

２本のＭＡＴＣＨｍＭＬ−１，ＭＬ−２は、カスコード
増幅部１４００内のマルチエミッタバイポーラトランジ
スタ１４０２の各エミッタにそれぞれ接続されている。

したがって、ワード線ＷＬに接続された各ＣＡＭセル５
０００−１〜５０００−にの一致検索出力信号はマルチ
エミッタバイポーラトランジスタ１４０２を介し、抵抗
１４０１により電圧信号となって出力される。

以上、第３図ではＭＡＴＣＨ線を２本に分け、カスコー
ド増幅部を２入力のマルチエミッタバイポーラトランジ
スタで構成している例を示したが、ＭＡＴＣＨ線３本と
３入力のマルチエミッタバイポーラトランジスタ、ある
いはＭＡＴＣＨ線４本と４入力のマルチエミッタバイポ
ーラトランジスタの組み合わせ等、拡張は容易に行うこ
とができる。

ここで、カスコード増幅部の他の構成例を第４図と第５
図に２種示す。

第４図に示したカスコード増幅部１５００は、第３図に
て示したカスコード増幅部１４００と同様、ＭＬ−１）
ＭＬ−２はＭ　Ａ　Ｔ　ＣＨ線入力を。

１本の検索出力信号に変換する。

１５０１．１５０２は抵抗、１５ｏ３．１５０４はＭＡ
ＴＣＨｇＭＬ−１）ＭＬ−２がそれぞれエミッタに接続
されたバイポーラトランジスタ、１５ｏ５は基準電位、
１５０６．１５０７はエミッタフォロワ用バイポーラト
ランジスタ、１５０８はレベル変換機能を兼ねたＯＲ回
路、１５０９．１５１０．１５１１．１５１２は定電流
源、１５１３は検索出力信号、１５１４は電源電位、１
５１５は接地電位である。

このカスコード増幅部１５００の動作を説明する。

ＭＡＴＣＨｇＭＬ−１）ＭＬ−２の電流信号はバイポー
ラトランジスタ１５０３．１５０４のコレクタ電流とな
り、抵抗１５０１．１５０２により電圧信号に変換され
る。

変換された２本の電圧信号は、エミッタフォロワ用バイ
ポーラトランジスタ１５０６．１５０７によりそれぞれ
レベルシフトされ、さらにレベル変換回路１５０８によ
り電圧振幅を大きくすると共にＯＲされ１本の検索出力
信号となる。

第５図に示したカスコード増幅部は、 ＭＯＳＦＥＴにより構成される。

第５図において、１６０１は抵抗、１６０２はゲートを
基準電位１６０３に接続されたＮＯ３ＦＥＴ、１６０４
は電源電位である。

本カスコード増幅部において、ＭＡＴＣＨ，ＩＭＬ（７
）電流信号は、ＮＭＯ８ＦＥＴ１６０２（７）ドレイン
電流となり、抵抗１６０１により電圧信号に変換される
。　次に、第２図に示したＣＡＭセル５０００の他の構
成を第６図に示す。

第２図と同一部分には同一符号を付して示し、説明を省
略する。

第６図中、１７００は一致検出回路である。

１７０１．１７０２．１７０３．１７０４はＮＭＯ５Ｆ
ＥＴ、１７０５は接地電位である。

５１００はＣＡＭセルで、メモリセル１１００と一致検
出回路１７００から構成されている。

メモリセル１１００の記憶データと検索データＤＰ、Ｄ
Ｎが不一致の場合にＭＡＴＣＨ線ＭＬから接地電位１７
０５へ電流が流れる。反対に一致していればＭＡＴＣＨ
ｉＭＬから接地電位へ電流は流れない。

したがって、カスコード増幅部により、ＭＡＴＣＨ線Ｍ
Ｌに８力される電流信号によりメモリセルの記憶データ
とデータ１ｉＤＰ、ＤＮのデータの一致、不一致を検出
することができる。

次に、本実施例に係る半導体メモリに電流リミッタ回路
を設けた例を第７図に示す。

第７図はＭＡＴＣＨ線から接地電位への電流経路を示し
たものである。

図中、ＭＬはＭＡＴＣＨＡＢ、１８００は検索回路、１
９００−１．１９００−２は電流リミッタ回路、１９ｏ
１はＮＭＯ５ＦＥＴ、１９ｏ２は基準電位、２０００は
接地電位である。

ＭＡＴＣＨＡ！ＭＬに接続された検索回路１８０ｏによ
り、ＭＡＴＣＨＩＭＬから接地電位２０００への電流経
路ができる。

その電流経路に電流リミッタ回路１９００−１．１９０
０−２を設けている。

電流リミッタ回路１９００−１は検索回路１８００１つ
につき１つ設けている例である。

また、＠流すミッタ回路１９００−２は複数の検索回路
につき１つ設けた例である。

このように、電流リミッタ回路を設けることにより、Ｍ
ＯＳＦＥＴのバラツキによる不要な電力消費を排除でき
る。

すなわち、第２図において、ＮＭＯ５ＦＥＴ１２０３が
ＭＡＴＣＨ４＠ＭＬに流れるｔ流４ｍ　ヲ決定するが、
ＭＯＳＦＥＴには、一定の製造バラツキが避けられない
ため、最小電流値を保証しようとすれば、必ず、これを
超えるＮＭＯ５ＦＥＴ１２０３が存在することになり不
要な電流を流し、消費電力を増大させることになる。

そこで、電流リミッタ回路により、この不要な電流を抑
圧し、消費電力の増大を防ぐことができる。

最後に、本実施例に係る半導体メモリが連想メモリであ
る場合の全体構成を第８図に示す。

第８図中、ＤＰｌ、ＤＮ−１）ＤＰ−ｋ、ＤＮ−にはＣ
ＡＭセル用データ線、ＷＬ−１）ＷＬ−ｊはＣＡＭセル
用ワード線、ＭＬ−１）ＭＬ−ｊはＭＡＴＣＨ線、ＢＰ
−１）ＢＮ−１）ＢＰ−ｉ、ＢＮ−ｉはＲＡＭセル用デ
ータ線、ＲＷＬ−１，ＲＷＬ−ｊはＲＡＭセル用ワード
線である６ ３１００は入力されるアドレスに従って該当するメモリ
セルを選択するＣＡＭセル用デコーダで、ＣＡＭセルを
読み書きする際に使用す名。

ＣＡＭセル用デコーダ３１００は、検索時には全てのメ
モリセルを選択する。

３２００はＣＡＭセル、１３００はカスコード増幅部で
ある。カスコード増幅部１３００内は一部省略しである
が、出力信号はレベル変換後の電圧信号である。３３０
０はＨＩＴ検出回路であり、ＣＡＭセルの特定のワード
において、検索データＤＰ−１〜ＤＮ−にの各データと
、いずれかのワ−トの全メモリセルの各記憶内容が一致
したことを検出しＨＩＴ信号を発生するものである。

３４００はワードドライバで、ＲＡＭセル部のワード線
を能動する。３５ｏＯはＲＡＭセルである。

検索データＤＰ−１）ＤＮ−１〜ＤＰ−ｋ、ＤＮ−にの
データとメモリセルの各記憶データが、一致したワード
のＭＡＴＣＨＡ！ＭＬ−１〜ＭＬ−ｊに検索出力信号が
出力される。ＭＡＴＣＨ線ＭＬ−１〜ＭＬ−ｊに出力さ
れた検索出力信号は電流信号であり、またＭＡＴＣＨ線
ＭＬ−１〜Ｍｒ＝−ｊの電位はカスコード増幅部１３０
０によりクランプされている。ＭＡＴＣＨ線の電流信号
はカスコード増幅部で電圧信号に変換され、ＨＩＴ検出
回路３３００およびワードドライバ３４００に供給され
る。

ワードドライバ３４００により駆動されたＲＡＭセル用
ワード線ＲＷ−Ｌ−１）〜ＲＷＬ−ｊで選択されたＲＡ
Ｍセルの記憶データがデータ線ＢＰ−１）ＢＭ−１〜Ｂ
Ｐ−１，ＢＮ−ｉを通して出力される。

第８図に示した構成によれば、ＭＡＴＣＨ線に接続され
るＣ　Ａ　Ｍセルの数が多く、ＭＡＴＣＨ線Ｘが重負荷
の場合でも高速にデータ検索を行うことができる。

そのためＨＩＴ信号の高速化と、検索データを入力して
からＲＡ　Ｍセルデータの出力までも高速化できる。

以上、本発明の実施例を主として連想メモリへの適用を
例にとり説明してきたが１本発明はマイクロコンピュー
タのキャッシュメモリやアドレス変換を行うためのＴ　
Ｌ　Ｂ　（ＴｒａｎｓｌａｔｉｏｎＬｏｏｋａｓａｉｄ
ｅ　Ｂｕｆｆｅｒ）などに広く適用できるものである。

以上のように、本実施例によれば、ＣＡＭセルのビット
幅に比例して重負荷となるＭＡＴＣＨ線の電位をカスコ
ード増幅部でクランプしているため、その電圧振幅を数
十ｍＶ程度に小さくできる。

また、ＣＡＭセルからＭＡＴＣＨ線に出力される信号は
微小電流信号であり、その微小電流信号をカスコード増
幅部で高速に増幅している。そのため、Ｍ　Ａ　Ｔ　Ｃ
Ｈ線の負荷の影響を受けに＜＜、データの検索を高速に
行うことができるにれらにより、連想メモリへの検索デ
ータ入力からＨＩＴ検出信号の出力まで、および、連想
メモリへの検索データ入力からＲＡＭセルデータの出力
までを高速化できる効果がある。

また、ＣＡＭセル内の検索回路は、前記のように充分な
駆動電圧より微小電流を発生すればよいためＭＯＳＦＥ
Ｔのサイズを小さくできる。

これによりＣＡＭセルを小さく作ることができ、連想メ
モリ全体をも小さくできる効果がある。

また、ＭＡＴＣＨ線から検索回路を介して接地電位へな
がれる電流経路に電流リミッタを設けることにより、Ｍ
ＡＴＣＨｌｓに流れる電流量の最大値を制限でき、消費
電力の低減やＭＡＴＣＨ線のエレクトロマイグレーショ
ンの信頼性を上げる効果がある。

以上により、マイクロコンピュータ等のキャッシュメモ
リやＴＬＢなどに適用できる高速、高集積でき低消費電
力の連想メモリを提供することができる。

〔発明の効果〕

以上のように本発明によれば、高集積性を保ち、かつ、
データを構成するビット幅によらず高速に一致検索を行
うことのできる半導体メモリを提供することができる。

【図面の簡単な説明】

第１図Ａは本発明の一実施例に係る半導体メモリの基本
構成を示すブロック図、第１図ＢはＭＡＴＣＨ線を分割
した場合の半導体メモリの基本構成を示すブロック図、
第２図は連想メモリの特徴部の基本構成を示す回路図、
第３図はＭＡＴＣＨ線を分割した場合の連想メモリの特
徴部の基本構成を示す回路図、第４図はカスコード増幅
部の他第１種の構成を示す回路図、第５図はカスコード
増幅部の他の第２種の構成を示す回路図、第６図はＣＡ
Ｍセルの他の構成を示す回路図、第７図は電流リミッタ
回路を備えた場合の電流経路図、第８図は連想メモリの
全体構成を示すブロツク図、第９図は従来の半導体メモ
リの構成を示すブロック図である。 １・・・ＭＡＴＣＨ線、１１・・・ＭＡＴＣＨ出力信号
、２１・・・カスコード増帳部、Ａｌｌ、Ａ１２）Ａ　
ｌ　ｎ−検索データ、１１１，１１２．ｌｌｎメモリセ
ル、Ｂｌｌ、Ｂ１２）Ｂｌｎ・・・メモリセルの記憶デ
ータ、２１１．２１２．２１ｎ・・・は検索を行う検索
回路、Ｃ１ｌ、Ｃ１２）Ｃ１ｎ・・・検索出力信号であ
る。 出願人　株式会社　日　立　製　作　所代理人　弁理士
　　富　１）利子 図Ａ 図８ 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １）複数のＭＯＳメモリセルと、 ＭＯＳＦＥＴで構成された、入力する検索データとメモ
   リセルのフリップフロップ部のデータとの一致検出を行
   う検出回路と、検出結果を電流信号に変換し出力する共
   通ソース増幅器よりなる、各メモリセル毎に設けられた
   検索回路と、 前記検索回路よりの電流信号を電圧信号に変換する出力
   増幅器とを有することを特徴とする半導体メモリ。 ２）請求項１記載の半導体メモリであって、前記出力増
   幅器を、前記電流信号を入力信号とするベースを基準電
   位に接続した共通ベース増幅器を含んで構成したことを
   特徴とする半導体メモリ。 ３）請求項１記載の半導体メモリであって、前記出力増
   幅器を、前記電流信号を入力信号とするゲートを基準電
   位に接続した共通ゲート増幅器を含んで構成したことを
   特徴とする半導体メモリ。 ４）請求項１記載の半導体メモリであって、ｎ個の前記
   メモリセルに対応するｎ本の前記電流信号はワイアード
   ＯＲされ、 前記出力増幅器は、ワイアードＯＲされた電流信号を電
   圧信号に変換することを特徴とする半導体メモリ。 ５）請求項１記載の半導体メモリであって、前記出力増
   幅器は、ｎ個の前記メモリセルに対応するｎ本の前記電
   流信号を入力し、その論理ＯＲを電圧信号として出力す
   ることを特徴とする半導体メモリ。 ６）請求項２記載の半導体メモリであって、前記出力増
   幅器の共通ベース増幅器を、エミッタを複数設けた、複
   数入力の１出力の共通ベース増幅器としたことを特徴と
   する半導体メモリ。 ７）請求項１記載の半導体メモリであって、前記検索回
   路の共通ソース増幅器が変換する電流信号のピーク値を
   抑制する電流リミッタ回路を設けたことを特徴とする半
   導体メモリ８）請求項７記載の半導体メモリであって、
   前記複数のメモリセルに備えた複数の検索回路の複数の
   共通ソース増幅器が変換する電流の接地側電流路を共通
   にし、共通にした電流路に前記電流リミッタ回路を設け
   たことを特徴とする半導体メモリ。 ９）ワードを行としてマトリックスを形成する複数のメ
   モリセルと、 ライト時に入力されるアドレスの指定するワードに対応
   するメモリセルを選択するデコーダと、ＭＯＳＦＥＴで
   構成された、入力する検索データとメモリセルのフリッ
   プフロップ部のデータとの一致検出を行う検出回路と、
   検出結果を電流信号に変換し出力する共通ソース増幅器
   よりなる、各メモリセル毎に設けられた検索回路と、 それぞれ１ワード対応分の前記電流信号がワイアードＯ
   Ｒされたマッチ信号線と、 マッチ信号線を入力し、マッチ信号線上の電流信号を電
   圧信号に変換して出力する、ワード数分の出力増幅器と ワード数分の出力増幅器よりの電圧信号の論理ＯＲをヒ
   ット信号として出力するヒット検出回路とを有すること
   を特徴とする半導体メモリ。 １０）請求項９記載の半導体メモリと、 前記半導体メモリの各出力増幅機の出力する電圧信号を
   、それぞれワード線としてアクセスされる第２のメモリ
   セルマトリックスを有することを特徴とする連想メモリ
   。 １１）請求項１０記載の連想メモリを内蔵したことを特
   徴とする１チッププロセッサ。