JPH02192098A - 連想メモリセル及び連想記憶装置 - Google Patents
連想メモリセル及び連想記憶装置Info
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- JPH02192098A JPH02192098A JP26934689A JP26934689A JPH02192098A JP H02192098 A JPH02192098 A JP H02192098A JP 26934689 A JP26934689 A JP 26934689A JP 26934689 A JP26934689 A JP 26934689A JP H02192098 A JPH02192098 A JP H02192098A
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- 238000001514 detection method Methods 0.000 claims abstract description 109
- 238000007599 discharging Methods 0.000 claims description 10
- 238000005265 energy consumption Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- VQCBHWLJZDBHOS-UHFFFAOYSA-N erbium(III) oxide Inorganic materials O=[Er]O[Er]=O VQCBHWLJZDBHOS-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は一致検出制御信号線を備えた連想メモリセルに
よって構成された連想記憶装置に関するものである。
よって構成された連想記憶装置に関するものである。
従来の技術
第７図は従来の連想メモリセルの回路構成を示す回路図
である。図面において、７０１．７０２はイン）＜−久
７０３．７０４Ｓ７０５．７０ａ、 ７０７．７０８は
ＮチャンネルＭＯＳＦＥＴ、 ７０９． ７１０はビ
ット線 ７１１．７１２は記憶デー久 ７１３は連想メ
モリセルへのデータ書き込み用ワード線７１４は入力デ
ータと記憶データとのワード単位の一致検出信号線７１
５はデータを記憶するメモリ回路部７１６は入力データ
と記憶データとの比較を行なう比較回路部である。また
第８図は第７図の連想メモリセルによって構成した従来
の連想記憶装置の構成を示すブロック図である。図面に
おいて、８０１ｉ（ｉ＝１−ｎ）は連想メモリセル、８
０２はｎ個の連想メモリセルから構成された連想メモリ
セルアレイ、８０３ｉ（ｉ＝１〜ｒ＋）は入力デー久
８０４ｉ（ｉ＝１〜ｎ）はビット線制御同区 ７０９
ｉ。
である。図面において、７０１．７０２はイン）＜−久
７０３．７０４Ｓ７０５．７０ａ、 ７０７．７０８は
ＮチャンネルＭＯＳＦＥＴ、 ７０９． ７１０はビ
ット線 ７１１．７１２は記憶デー久 ７１３は連想メ
モリセルへのデータ書き込み用ワード線７１４は入力デ
ータと記憶データとのワード単位の一致検出信号線７１
５はデータを記憶するメモリ回路部７１６は入力データ
と記憶データとの比較を行なう比較回路部である。また
第８図は第７図の連想メモリセルによって構成した従来
の連想記憶装置の構成を示すブロック図である。図面に
おいて、８０１ｉ（ｉ＝１−ｎ）は連想メモリセル、８
０２はｎ個の連想メモリセルから構成された連想メモリ
セルアレイ、８０３ｉ（ｉ＝１〜ｒ＋）は入力デー久
８０４ｉ（ｉ＝１〜ｎ）はビット線制御同区 ７０９
ｉ。
７１０ｉ（ｉ＝ｌ−ｎ）はビット線８０５はデータ書き
込み信号＠ ８０６はデコーダ、８０７はワード単位
の一致検出信号線７１４を所定の電位にプリチャージす
るプリチャージ信号線８０８はプリチャージ同区８０９
はワード単位の一致検出信号線７１４を増幅するための
センスアンプ８１０はセンスアンプ８０９の出力８１１
ｉ（ｉ＝１〜ｍ）は連想記憶装置の１ワード分の構成を
示しており、第８図はｍワードからなる連想記憶装置で
ある。連想メモリセルへの書き込み動作ζよ書き込みデ
ータ８０３ｉ（ｉ＝１〜ｎ）をビット線制御回路８０４
ｉ（ｉ＝１−ｎ）を介して、 ビット線７０９１．７１
０ｉ（ｉ＝１〜ｎ）に転送した後、書き込み信号線８０
５及びデコーダ８０６によって選択されたワード線７１
３を”Ｈ″レベルすることで行われる。連想メモリセル
８０１１ではＮチャンネルＭＯＳＦＥＴ７０未７０４を
通してビット線７０９１．７１０１の入力データが記憶
データに転送される。ワード線７１３を”Ｌ″レベルし
たとき、インバータ７０１．７０２がフリップフロップ
を構成しているので書き込みデータは保持される。比較
動作は入力データをビット線７０９ｉ、 ７１０ｉ（
ｉ＝１〜ｎ）に転送する前に 各ワードごとにプリチャ
ージ回路８０８によりワード単位の一致検出信号線７１
４を″Ｈ″レベルの電位にプリチャージしておく。そし
て入力データがビット線制御回路８０４ｉ（ｉ＝１〜ｎ
）を介して、 ビット線７０９１．７１０ｉ（ｉ−１〜
ｎ）に転送されて各連想メモリセル内で同時に比較動作
が行われる。
込み信号＠ ８０６はデコーダ、８０７はワード単位
の一致検出信号線７１４を所定の電位にプリチャージす
るプリチャージ信号線８０８はプリチャージ同区８０９
はワード単位の一致検出信号線７１４を増幅するための
センスアンプ８１０はセンスアンプ８０９の出力８１１
ｉ（ｉ＝１〜ｍ）は連想記憶装置の１ワード分の構成を
示しており、第８図はｍワードからなる連想記憶装置で
ある。連想メモリセルへの書き込み動作ζよ書き込みデ
ータ８０３ｉ（ｉ＝１〜ｎ）をビット線制御回路８０４
ｉ（ｉ＝１−ｎ）を介して、 ビット線７０９１．７１
０ｉ（ｉ＝１〜ｎ）に転送した後、書き込み信号線８０
５及びデコーダ８０６によって選択されたワード線７１
３を”Ｈ″レベルすることで行われる。連想メモリセル
８０１１ではＮチャンネルＭＯＳＦＥＴ７０未７０４を
通してビット線７０９１．７１０１の入力データが記憶
データに転送される。ワード線７１３を”Ｌ″レベルし
たとき、インバータ７０１．７０２がフリップフロップ
を構成しているので書き込みデータは保持される。比較
動作は入力データをビット線７０９ｉ、 ７１０ｉ（
ｉ＝１〜ｎ）に転送する前に 各ワードごとにプリチャ
ージ回路８０８によりワード単位の一致検出信号線７１
４を″Ｈ″レベルの電位にプリチャージしておく。そし
て入力データがビット線制御回路８０４ｉ（ｉ＝１〜ｎ
）を介して、 ビット線７０９１．７１０ｉ（ｉ−１〜
ｎ）に転送されて各連想メモリセル内で同時に比較動作
が行われる。
人力データと記憶データが等しい場合、例えばビット線
７０９１が″Ｈルベル（ビット線７１０１が″Ｌ＃レベ
ル）で、記憶データ７１１が”Ｈ”レベル（記憶データ
線７１２がＬ”レベル）ならば ＮチャンネルＭＯ８Ｆ
Ｅ Ｔ ７０５及び７０８は導通状態となる力（Ｎチ
ャンネルＭＯＳＦＥＴ７０６及び７０７は非導通状態と
なるためにワード単位の一致検出信号線７１４へは電位
の変動を与えな〜 ワード単位ですべてのビットが致し
た場合にだけ一致検出信号線７１４はプリチャージの電
位を保持する。入力データと記憶データが異なる場合、
例えばビット線７０９１は”Ｈ”レベル（ビット線７１
０１が”Ｌ”レベル）で、記憶データが”Ｌ”レベル（
記憶データ７１２がｓ Ｈ＋ｔレベル）ならばＮチャン
ネルＭＯＳＦＥＴ７０５及び７０６は導通状態となるた
め随 一致検出信号線７１４は”Ｌ″レベルなる。この
様へ 入力データと記憶データに１ビツトでも不一致な
ビットがあればワード単位の一致検出信号線７１４は”
Ｌ”レベルとなる。一致検出信号線７１４はセンスアン
プ８０９で増幅されて、出力信号線８１０となる。第９
図（よ 従来の連想記憶装置における比較動作時のタイ
ミングチャート図である。
７０９１が″Ｈルベル（ビット線７１０１が″Ｌ＃レベ
ル）で、記憶データ７１１が”Ｈ”レベル（記憶データ
線７１２がＬ”レベル）ならば ＮチャンネルＭＯ８Ｆ
Ｅ Ｔ ７０５及び７０８は導通状態となる力（Ｎチ
ャンネルＭＯＳＦＥＴ７０６及び７０７は非導通状態と
なるためにワード単位の一致検出信号線７１４へは電位
の変動を与えな〜 ワード単位ですべてのビットが致し
た場合にだけ一致検出信号線７１４はプリチャージの電
位を保持する。入力データと記憶データが異なる場合、
例えばビット線７０９１は”Ｈ”レベル（ビット線７１
０１が”Ｌ”レベル）で、記憶データが”Ｌ”レベル（
記憶データ７１２がｓ Ｈ＋ｔレベル）ならばＮチャン
ネルＭＯＳＦＥＴ７０５及び７０６は導通状態となるた
め随 一致検出信号線７１４は”Ｌ″レベルなる。この
様へ 入力データと記憶データに１ビツトでも不一致な
ビットがあればワード単位の一致検出信号線７１４は”
Ｌ”レベルとなる。一致検出信号線７１４はセンスアン
プ８０９で増幅されて、出力信号線８１０となる。第９
図（よ 従来の連想記憶装置における比較動作時のタイ
ミングチャート図である。
比較動作（よ クロック１の期間に行なｔ、Ｘ、ワード
単位の一致検出信号線７１４のプリチャージはクロック
２の期間に行なうものとする。また 記憶デー夕との比
較が行なわれる入力データ８０３ｉ（ｉ＝１〜ｎ）（戴
クロック１と同時に連想記憶装置に人力され１サイク
ルの間は変化しないものとする。第９図においてサイク
ルＡでは人力データと記憶データが一致しなかった場合
を示しており、前サイクルでは”Ｈ”レベルにプリチャ
ージされていたワード単位の一致検出信号線７１４はク
ロック１の期間で”Ｌ”レベルとなっている。そして、
ワード単位の一致検出信号線７１４はクロック２の期間
にプリチャージされて再び”Ｈ”レベルとなる。次にサ
イクルＢでは入力データと記憶データが一致した場合を
示しており、ワード単位の一致検出信号線７１４は”Ｈ
”レベルを保持したままとなる。このようにしてワード
単位の一致検出信号線７１４のクロック１の期間でのレ
ベルを検出することによって、一致、不一致の判断がな
される。この一連の動作において、プリチャージを行う
期間（本従来例ではクロック２の期間）に 入力データ
と記憶データが一致しないビットがあれば Ｎチャンネ
ルＭＯＳＦＥＴ７０５及び７０６がともに導通状態とな
る力＼ あるいはＮチャンネルＭＯＳＦＥＴ７０７及び
７０８がともに導通状態となるために ワード単位の一
致検出信号線７１４、及びこの導通状態となった２個の
ＮチャンネルＭＯＳＦＥＴを介して貫通電流が流れてし
まい十分なプリチャージができない。このためにプリチ
ャージを行う期間でζよ 全ビット線７０９１．７１０
１（１−１〜ｎ）を”Ｌ”レベルにする必要がある。こ
れを行っているのがビット制御線回路８０４ｉ（ｉ＝１
〜ｎ）である。ある１ビツトについての入力データ８０
３１と２本のビット線７０９１．７１０＋のレベルの様
子を第９図に示す。クロック２の期間で（よ ２本のビ
ット線とも′Ｌ”レベルになっていることがわかる。こ
のように従来の連想記憶装置で（よ ビット線制御回路
が必要になるととも番へ １サイクル内でビット線の充
放電を行うことになり、消費電力の増大を招く問題があ
る。また 第９図においてサイクルＣは 比較動作を行
なわないサイクル（例えば連想記憶装置への書き込みを
行なうサイクル）とする。従来例ではこの期間にも人力
データと記憶データが一致しない場合に（よ ワード単
位の一致検出信号線７１４はクロック１期間に”Ｌルベ
ルになってしまう。そして、クロック２の期間では次の
サイクルの比較動作に備えてプリチャージを行うために
比較動作を行わないサイクルにおいても一致検出信号
線７１４は充放電を行うことになり、ここでも消費電力
の増大を招くという問題が起こる。
単位の一致検出信号線７１４のプリチャージはクロック
２の期間に行なうものとする。また 記憶デー夕との比
較が行なわれる入力データ８０３ｉ（ｉ＝１〜ｎ）（戴
クロック１と同時に連想記憶装置に人力され１サイク
ルの間は変化しないものとする。第９図においてサイク
ルＡでは人力データと記憶データが一致しなかった場合
を示しており、前サイクルでは”Ｈ”レベルにプリチャ
ージされていたワード単位の一致検出信号線７１４はク
ロック１の期間で”Ｌ”レベルとなっている。そして、
ワード単位の一致検出信号線７１４はクロック２の期間
にプリチャージされて再び”Ｈ”レベルとなる。次にサ
イクルＢでは入力データと記憶データが一致した場合を
示しており、ワード単位の一致検出信号線７１４は”Ｈ
”レベルを保持したままとなる。このようにしてワード
単位の一致検出信号線７１４のクロック１の期間でのレ
ベルを検出することによって、一致、不一致の判断がな
される。この一連の動作において、プリチャージを行う
期間（本従来例ではクロック２の期間）に 入力データ
と記憶データが一致しないビットがあれば Ｎチャンネ
ルＭＯＳＦＥＴ７０５及び７０６がともに導通状態とな
る力＼ あるいはＮチャンネルＭＯＳＦＥＴ７０７及び
７０８がともに導通状態となるために ワード単位の一
致検出信号線７１４、及びこの導通状態となった２個の
ＮチャンネルＭＯＳＦＥＴを介して貫通電流が流れてし
まい十分なプリチャージができない。このためにプリチ
ャージを行う期間でζよ 全ビット線７０９１．７１０
１（１−１〜ｎ）を”Ｌ”レベルにする必要がある。こ
れを行っているのがビット制御線回路８０４ｉ（ｉ＝１
〜ｎ）である。ある１ビツトについての入力データ８０
３１と２本のビット線７０９１．７１０＋のレベルの様
子を第９図に示す。クロック２の期間で（よ ２本のビ
ット線とも′Ｌ”レベルになっていることがわかる。こ
のように従来の連想記憶装置で（よ ビット線制御回路
が必要になるととも番へ １サイクル内でビット線の充
放電を行うことになり、消費電力の増大を招く問題があ
る。また 第９図においてサイクルＣは 比較動作を行
なわないサイクル（例えば連想記憶装置への書き込みを
行なうサイクル）とする。従来例ではこの期間にも人力
データと記憶データが一致しない場合に（よ ワード単
位の一致検出信号線７１４はクロック１期間に”Ｌルベ
ルになってしまう。そして、クロック２の期間では次の
サイクルの比較動作に備えてプリチャージを行うために
比較動作を行わないサイクルにおいても一致検出信号
線７１４は充放電を行うことになり、ここでも消費電力
の増大を招くという問題が起こる。
前記消費電力の増大（よ １ワードのビット長を大きく
した場合、ワード数の増加をはかった場合、および高周
波数で動作させる場合には特に顕著になるためへ 連想
記憶装置の大容量化 あるいは高周波数で動作させる場
合に大きな障害となってい九 発明が解決しようとする課題 従来の連想メモリセルで構成した連想記憶装置で（よ
ワードごとの一致検出信号線のプリチャージを行う期間
において、全ビット線をｎ Ｌ ＋ｔレベルにする必要
があるためＩＱ ビット線制御回路が必要になるとと
もへ １サイクル内でビット線の充放電を行うことにな
り、消費電力の増大を招く問題がある。また 比較動作
を行わないサイクルにおいても、入力データと記憶デー
タが一致しない場合には一致検出信号線は”Ｌ”レベル
になってしまうためへ 一致検出信号線の充放電が起こ
り、ここでも消費電力の増大を招くという問題が起こる
。さらに １ワード単位の比較結果がわずか１ビツトの
不一致であって耘 比較動作前に充電された一致検出信
号線の電位は全て放電を行−うことになり、不要な電力
の消費となる。この消費電力の増大（よ １ワードのビ
ット長を大きくした場合、ワード数の増加をはかった場
合、および高周波数で動作させる場合には特に顕著にな
るために 連想記憶装置の大容量４Ｌ あるいは高周
波数で動作させる場合に大きな障害となっていた 本発
明の目的ζよ 従来の課題を解決し 比較動作時の制御
が簡単であり、かつ低消費電力化が実現される連想記憶
装置を提供することである。
した場合、ワード数の増加をはかった場合、および高周
波数で動作させる場合には特に顕著になるためへ 連想
記憶装置の大容量化 あるいは高周波数で動作させる場
合に大きな障害となってい九 発明が解決しようとする課題 従来の連想メモリセルで構成した連想記憶装置で（よ
ワードごとの一致検出信号線のプリチャージを行う期間
において、全ビット線をｎ Ｌ ＋ｔレベルにする必要
があるためＩＱ ビット線制御回路が必要になるとと
もへ １サイクル内でビット線の充放電を行うことにな
り、消費電力の増大を招く問題がある。また 比較動作
を行わないサイクルにおいても、入力データと記憶デー
タが一致しない場合には一致検出信号線は”Ｌ”レベル
になってしまうためへ 一致検出信号線の充放電が起こ
り、ここでも消費電力の増大を招くという問題が起こる
。さらに １ワード単位の比較結果がわずか１ビツトの
不一致であって耘 比較動作前に充電された一致検出信
号線の電位は全て放電を行−うことになり、不要な電力
の消費となる。この消費電力の増大（よ １ワードのビ
ット長を大きくした場合、ワード数の増加をはかった場
合、および高周波数で動作させる場合には特に顕著にな
るために 連想記憶装置の大容量４Ｌ あるいは高周
波数で動作させる場合に大きな障害となっていた 本発
明の目的ζよ 従来の課題を解決し 比較動作時の制御
が簡単であり、かつ低消費電力化が実現される連想記憶
装置を提供することである。
課題を解決するための手段
上記目的を達成するため＆’ｗ 本発明の連想記憶装
置（よ ワード線と第１のビット線と第２のビット線に
よって記憶するべきデータの書き込みが行なわれるメモ
リ回路部と、前記メモリ回路部の記憶データと前記ビッ
ト線上のデータとの一致、不一致を検出する比較回路部
と、前記メモリ回路部の記憶データと前記ビット線上の
データが一致したか否かを示す一致検出信号線と、前記
メモリ回路部の記憶データと前記ビット線上のデータの
比較動作時にだけＬレベルの電位になる一致検出制御信
号線とを備える連想メモリセルによって構成した連想メ
モリセルアレイと、人力データの反転信号を生成する手
段と、ワードの選択を行うデコーダと、各ワードごとの
一致検出信号の電位を増幅するセンスアンプと、各ワー
ドごとの一致検出信号をＨレベルの電位にプリチャージ
するプリチャージ手段と、各ワードごとの一致検出制御
信号線をＬレベルの電位にディスチャージするディスチ
ャージ手段と、各ワードごとの一致検出制御信号線を比
較動作時にだけディスチャージするためのディスチャー
ジ信号線を生成する手段とを備えたものである。また本
発明の連想記憶装置は１ワドの構成が、 前記連想メモ
リセルアレイと前記プリチャージ手段および前記ディス
チャージ手段とからなる複数個に分割された連想記憶手
段と、前記デコーダと、 １ワード単位の一致 不一致
を検出するための一致検出手段とを備えたものである。
置（よ ワード線と第１のビット線と第２のビット線に
よって記憶するべきデータの書き込みが行なわれるメモ
リ回路部と、前記メモリ回路部の記憶データと前記ビッ
ト線上のデータとの一致、不一致を検出する比較回路部
と、前記メモリ回路部の記憶データと前記ビット線上の
データが一致したか否かを示す一致検出信号線と、前記
メモリ回路部の記憶データと前記ビット線上のデータの
比較動作時にだけＬレベルの電位になる一致検出制御信
号線とを備える連想メモリセルによって構成した連想メ
モリセルアレイと、人力データの反転信号を生成する手
段と、ワードの選択を行うデコーダと、各ワードごとの
一致検出信号の電位を増幅するセンスアンプと、各ワー
ドごとの一致検出信号をＨレベルの電位にプリチャージ
するプリチャージ手段と、各ワードごとの一致検出制御
信号線をＬレベルの電位にディスチャージするディスチ
ャージ手段と、各ワードごとの一致検出制御信号線を比
較動作時にだけディスチャージするためのディスチャー
ジ信号線を生成する手段とを備えたものである。また本
発明の連想記憶装置は１ワドの構成が、 前記連想メモ
リセルアレイと前記プリチャージ手段および前記ディス
チャージ手段とからなる複数個に分割された連想記憶手
段と、前記デコーダと、 １ワード単位の一致 不一致
を検出するための一致検出手段とを備えたものである。
作用
本発明（よ 上記の構成により、比較動作時にだけ各ワ
ードごとの一致検出制御信号線を”Ｌ”レベルの電位に
保持することにより、ビット線制御回路が不必要になる
ととも＆Ｑ 低消費電力化をはかることができる。
ードごとの一致検出制御信号線を”Ｌ”レベルの電位に
保持することにより、ビット線制御回路が不必要になる
ととも＆Ｑ 低消費電力化をはかることができる。
実施例
（実施例１）
本発明の第１の実施例を図面とともに説明する。
第１図は本発明の連想メモリセルの回路図である。
図面において、１１６はデータを記憶するメモリ回路部
１１７は人力データと記憶データとの比較を行なう比較
回路である。メモリ回路部１１６１戴 インバータ１
０１．１０２．、ＮチャンネルＭＯＳＦＥＴ１０３．１
０４から構成されており、１１１．１１２は記憶データ
である。比較回路部１１７ｉ友ＮチヤンネルＭＯＳ Ｆ
Ｅｒ２Ｏ３、１０６，１０７，１０８から構成されて
いる。ＩＯＱ、 １１Ｏはビット線１１３は連想メモ
リセルへのデータ書き込み用ワード線１１４は入力デー
タと記憶データとのワード単位の一致検出信号線１１５
は一致検出信号線を比較動作時にだけ”Ｌ”レベルにな
るようにする一致検出制御信号線である。また第２図は
第１図の連想メモリセルによって構成した従来の連想記
憶装置の構成を示すブロック図である。図面において、
２０１ｉ（ｉ＝１〜ｎ）は連想メモリセノＬ／５２０２
はｎ個の連想メモリセルから構成された連想メモリセル
アレイ、１０９ｉ（ｉ＝１〜ｎ）は人力データ （ビッ
ト線でもある）、２０３ｉ（ｉ＝１〜ｎ）は人力データ
反転同区 １０９１．１１０ｉ（ｉ−１〜ｎ）はビット
線 ２０４はデータ書き込み信号線２１５は書き込みワ
ードを選択する信号線２０５はデコータミ２０６は一致
検出信号線を所定の電位にプリチャージするプリチャー
ジ信号＠ ２０７は比較動作サイクルであることを示
す比較動作信号線２０８は一致検出制御信号線を所定の
電位にディスチャージするディスチャージ信号生成回路
、２０９はディスチャージ信号線２１０はプリチャージ
同区２１１はディスチャージ回１ｍ ２１２は一致検
出信号を増幅するためのセンスアンプ、２１３はセンス
アンプ２１２の出力 ２１４ｉ（ｉ＝１−ｍ）は１ワド
分の構成を示しており、第２図はｍワードからなる連想
記憶装置である。な籾 ブリヂャージ信号線２０６には
後に示すクロック信号を用いることができる。また 比
較動作信号線２０７には連想記憶装置をイネーブルにす
る信号であり、この信号がＨレベルの時に連想動作を行
なう。比較動作信号線２０７ハ 例えば書き込み信号
線２０４の反転信号を用いることができる。連想メモリ
セルへの書き込み動作（友 書き込みデータ１０９ｉ（
ｉ＝１〜ｎ）を一方のビット線には直接、 もう一方の
ビット線には入カデタ反転回路２０３ｉ（ｉ＝１〜ｎ）
を介して転送した後、書き込み信号線２０東 書き込み
ワードを選択する信号線２１５及びデコーダ２０５によ
って選択されたワード線１１３を”Ｈ”レベルにするこ
とで行われる。連想メモリセル２０１１ではＮチャンネ
ルＭＯＳＦＥＴＩＯ３，１０４を通してビット線１０９
１．１１０＋７７）入力データ７一 が記憶データに転送される。ワード線１１３を”Ｌ″レ
ベルしたとき、インバータ１０１．１０２がフリップフ
ロップを構成しているので書き込みデータは保持される
。比較動作は入力データを１０９ｉ（ｉ＝１〜ｎ）が入
力される前に 各ワードごとにプリチャージ回路２１０
によりワード単位の一致検出信号線１１４を”Ｈ”レベ
ルの電位にプリチャージしておく、そして人力データが
入力されると各連想メモリセル内で同時に比較動作が行
われる。なお比較動作時（比較動作を行うサイクルであ
り、かつワード単位の一致検出信号線１１４をプリチャ
ージしていない期間）で（淑 ディスチャージ信号生成
回路２０８によってディスチャージ信号線２０９は”Ｈ
”レベルとなっているのて ディスチャージ回路２１１
のＮチャンネルＭＯＳＦＥＴは導通状態となり、一致検
出制御信号線１１５は″Ｌ″レベルとなっている。入力
データと記憶データが等しい場合、例えばビット線１０
９１が”Ｈ″レベルビット線１１０１が”Ｌ″レベルで
、記憶データ１１１が″Ｈ’レベル（記憶データ１１２
が′Ｌ″レベル）ならＩｉ ＮチャンネルＭＯＳＦＥＴ
１０５及び１０８は導通状態となる力ｔＮチャンネルＭ
ＯＳＦＥＴ１０６及び１０７は非導通状態となるために
ワード単位の一致検出信号線１１４へは電位の変動は与
えない。
１１７は人力データと記憶データとの比較を行なう比較
回路である。メモリ回路部１１６１戴 インバータ１
０１．１０２．、ＮチャンネルＭＯＳＦＥＴ１０３．１
０４から構成されており、１１１．１１２は記憶データ
である。比較回路部１１７ｉ友ＮチヤンネルＭＯＳ Ｆ
Ｅｒ２Ｏ３、１０６，１０７，１０８から構成されて
いる。ＩＯＱ、 １１Ｏはビット線１１３は連想メモ
リセルへのデータ書き込み用ワード線１１４は入力デー
タと記憶データとのワード単位の一致検出信号線１１５
は一致検出信号線を比較動作時にだけ”Ｌ”レベルにな
るようにする一致検出制御信号線である。また第２図は
第１図の連想メモリセルによって構成した従来の連想記
憶装置の構成を示すブロック図である。図面において、
２０１ｉ（ｉ＝１〜ｎ）は連想メモリセノＬ／５２０２
はｎ個の連想メモリセルから構成された連想メモリセル
アレイ、１０９ｉ（ｉ＝１〜ｎ）は人力データ （ビッ
ト線でもある）、２０３ｉ（ｉ＝１〜ｎ）は人力データ
反転同区 １０９１．１１０ｉ（ｉ−１〜ｎ）はビット
線 ２０４はデータ書き込み信号線２１５は書き込みワ
ードを選択する信号線２０５はデコータミ２０６は一致
検出信号線を所定の電位にプリチャージするプリチャー
ジ信号＠ ２０７は比較動作サイクルであることを示
す比較動作信号線２０８は一致検出制御信号線を所定の
電位にディスチャージするディスチャージ信号生成回路
、２０９はディスチャージ信号線２１０はプリチャージ
同区２１１はディスチャージ回１ｍ ２１２は一致検
出信号を増幅するためのセンスアンプ、２１３はセンス
アンプ２１２の出力 ２１４ｉ（ｉ＝１−ｍ）は１ワド
分の構成を示しており、第２図はｍワードからなる連想
記憶装置である。な籾 ブリヂャージ信号線２０６には
後に示すクロック信号を用いることができる。また 比
較動作信号線２０７には連想記憶装置をイネーブルにす
る信号であり、この信号がＨレベルの時に連想動作を行
なう。比較動作信号線２０７ハ 例えば書き込み信号
線２０４の反転信号を用いることができる。連想メモリ
セルへの書き込み動作（友 書き込みデータ１０９ｉ（
ｉ＝１〜ｎ）を一方のビット線には直接、 もう一方の
ビット線には入カデタ反転回路２０３ｉ（ｉ＝１〜ｎ）
を介して転送した後、書き込み信号線２０東 書き込み
ワードを選択する信号線２１５及びデコーダ２０５によ
って選択されたワード線１１３を”Ｈ”レベルにするこ
とで行われる。連想メモリセル２０１１ではＮチャンネ
ルＭＯＳＦＥＴＩＯ３，１０４を通してビット線１０９
１．１１０＋７７）入力データ７一 が記憶データに転送される。ワード線１１３を”Ｌ″レ
ベルしたとき、インバータ１０１．１０２がフリップフ
ロップを構成しているので書き込みデータは保持される
。比較動作は入力データを１０９ｉ（ｉ＝１〜ｎ）が入
力される前に 各ワードごとにプリチャージ回路２１０
によりワード単位の一致検出信号線１１４を”Ｈ”レベ
ルの電位にプリチャージしておく、そして人力データが
入力されると各連想メモリセル内で同時に比較動作が行
われる。なお比較動作時（比較動作を行うサイクルであ
り、かつワード単位の一致検出信号線１１４をプリチャ
ージしていない期間）で（淑 ディスチャージ信号生成
回路２０８によってディスチャージ信号線２０９は”Ｈ
”レベルとなっているのて ディスチャージ回路２１１
のＮチャンネルＭＯＳＦＥＴは導通状態となり、一致検
出制御信号線１１５は″Ｌ″レベルとなっている。入力
データと記憶データが等しい場合、例えばビット線１０
９１が”Ｈ″レベルビット線１１０１が”Ｌ″レベルで
、記憶データ１１１が″Ｈ’レベル（記憶データ１１２
が′Ｌ″レベル）ならＩｉ ＮチャンネルＭＯＳＦＥＴ
１０５及び１０８は導通状態となる力ｔＮチャンネルＭ
ＯＳＦＥＴ１０６及び１０７は非導通状態となるために
ワード単位の一致検出信号線１１４へは電位の変動は与
えない。
ワード単位ですべてのビットが一致した場合にだけ一致
検出信号線１１４はプリチャージの電位を保持する。人
力データと記憶データが異なる場合、例えばビット線１
０９１が”Ｈ″レベルビット線１１０Ｉが”Ｌ“レベル
）で、記憶データ１１１が”Ｌ”レベル（記憶データ１
１２が″Ｈ″レベル）ならば ＮチャンネルＭＯＳＦＥ
Ｔ１０５及び１０６は導通状態となるためへ一致検出制
御信号線１１４は一致検出制御信号線１１５の電位にし
たがって”Ｌ”レベルとなる。この様ＩＱ入カデータと
記憶データに１ビツトでも不一致なビットがあればワー
ド単位の一致検出信号線１１４は”Ｌ”レベルとなる。
検出信号線１１４はプリチャージの電位を保持する。人
力データと記憶データが異なる場合、例えばビット線１
０９１が”Ｈ″レベルビット線１１０Ｉが”Ｌ“レベル
）で、記憶データ１１１が”Ｌ”レベル（記憶データ１
１２が″Ｈ″レベル）ならば ＮチャンネルＭＯＳＦＥ
Ｔ１０５及び１０６は導通状態となるためへ一致検出制
御信号線１１４は一致検出制御信号線１１５の電位にし
たがって”Ｌ”レベルとなる。この様ＩＱ入カデータと
記憶データに１ビツトでも不一致なビットがあればワー
ド単位の一致検出信号線１１４は”Ｌ”レベルとなる。
ワード単位の一致検出信号線１１４はセンスアンプ２１
２で増幅されて、入力データと一致する記憶データを持
つワードであるかどうかを示す出力信号線２１３となる
。第３図は 本発明の実施例１の連想記憶装置（第２図
参照）における比較動作時のタイミングチャート図であ
る。比一加一 較動作はクロックｌの期間に行な（＼ ワード単位の一
致検出信号線１１４のプリチャージはクロック２の期間
に行なうものとする。また 記憶データとの比較が行な
われる入力データ１０９ｉ（ｉ−１〜ｎ）ｌ；！。
２で増幅されて、入力データと一致する記憶データを持
つワードであるかどうかを示す出力信号線２１３となる
。第３図は 本発明の実施例１の連想記憶装置（第２図
参照）における比較動作時のタイミングチャート図であ
る。比一加一 較動作はクロックｌの期間に行な（＼ ワード単位の一
致検出信号線１１４のプリチャージはクロック２の期間
に行なうものとする。また 記憶データとの比較が行な
われる入力データ１０９ｉ（ｉ−１〜ｎ）ｌ；！。
クロック１と同時に連想記憶装置に入力され１サイクル
の間は変化しないものとする。第３図においてサイクル
Ａでは入力データと記憶データが一致しなかった場合を
示しており、前サイクルでは”Ｈ”レベルにプリチャー
ジされていたワード単位の一致検出信号線１１４はクロ
ック１の期間で”Ｌ”レベルとなっている。そして、ワ
ード単位の一致検出信号線１１４はクロック２の期間に
プリチャージされて再び”Ｈ″レベルなる。次にサイク
ルＢでは入力データと記憶データが一致した場合を示し
ており、ワード単位の一致検出信号線１１４は”Ｈ″レ
ベル保持したままとなる。このようにしてワード単位の
一致検出信号線１１４のクロック１の期間でのレベルを
検出することによって、一致、不一致の判断がなされる
。この一連の動作において、プリチャージを行う期間（
本実施例ではクロック２の期間）に 入力データと記憶
データが一致しないビットがあれ（潰 ＮチャンネルＭ
ＯＳＦＥＴ１０５及び１０６がともに導通状態となる力
＼ あるいはＮチャンネルＭＯＳＦＥＴ１０？及び１０
８がともに導通状態となる力交 デイチャージ信号線２
０９は”Ｌ”レベルになっているために デイチャージ
回路２１１のＮチャンネルＭＯＳＦＥＴは非導通状態と
なり、ワード単位の一致検出信号線１１屯 及びこの
導通状態となった２個のＮチャンネルＭＯＳＦＥＴを介
して貫通電流は流れない。このためにプリチャージを行
う期間でも全ビット線”Ｌ”レベルにする必要がない。
の間は変化しないものとする。第３図においてサイクル
Ａでは入力データと記憶データが一致しなかった場合を
示しており、前サイクルでは”Ｈ”レベルにプリチャー
ジされていたワード単位の一致検出信号線１１４はクロ
ック１の期間で”Ｌ”レベルとなっている。そして、ワ
ード単位の一致検出信号線１１４はクロック２の期間に
プリチャージされて再び”Ｈ″レベルなる。次にサイク
ルＢでは入力データと記憶データが一致した場合を示し
ており、ワード単位の一致検出信号線１１４は”Ｈ″レ
ベル保持したままとなる。このようにしてワード単位の
一致検出信号線１１４のクロック１の期間でのレベルを
検出することによって、一致、不一致の判断がなされる
。この一連の動作において、プリチャージを行う期間（
本実施例ではクロック２の期間）に 入力データと記憶
データが一致しないビットがあれ（潰 ＮチャンネルＭ
ＯＳＦＥＴ１０５及び１０６がともに導通状態となる力
＼ あるいはＮチャンネルＭＯＳＦＥＴ１０？及び１０
８がともに導通状態となる力交 デイチャージ信号線２
０９は”Ｌ”レベルになっているために デイチャージ
回路２１１のＮチャンネルＭＯＳＦＥＴは非導通状態と
なり、ワード単位の一致検出信号線１１屯 及びこの
導通状態となった２個のＮチャンネルＭＯＳＦＥＴを介
して貫通電流は流れない。このためにプリチャージを行
う期間でも全ビット線”Ｌ”レベルにする必要がない。
このように本実施例の連想記憶装置で（主 ビット線制
御回路が必要ないととも番へ １サイクル内でビット線
の充放電を行うことなく、消費電力の増大を招くことは
なりＸｏ また 第３図においてサイクルＣは 比較
動作を行なわないサイクル（例えば連想記憶装置への書
き込みを行なうサイクル）とする。比較動作を行なわな
いサイクルＣの期間においてもディスチャージ信号２０
９は”Ｌルベルになっているために ディスチャージ回
路２１１の−η− ＮチャンネルＭＯＳ Ｆ ＥＴは非導通状態となり、ワ
ード単位の一致検出信号線１１４″Ｈ″レベルを保持し
充放電を行うことはない。このように本発明の連想記憶
装置において（よ 比較動作を行なわないサイクルで（
よ ワード単位の一致検出信号線は充放電を行うことな
く、低消費電力化が実現されている。本発明によれは
連想記憶装置の大幅な低消費電力化がはからｔ’Ｌ、１
ワード当たりのビット長およびワード数を拡張させる場
合、あるいは高周波数で動作させる場合にも低消費電力
化が保たれるために 連想記憶装置の大容量化あるいは
高周波数で動作させることが可能となり、実用上の効果
は犬なるものがある。
御回路が必要ないととも番へ １サイクル内でビット線
の充放電を行うことなく、消費電力の増大を招くことは
なりＸｏ また 第３図においてサイクルＣは 比較
動作を行なわないサイクル（例えば連想記憶装置への書
き込みを行なうサイクル）とする。比較動作を行なわな
いサイクルＣの期間においてもディスチャージ信号２０
９は”Ｌルベルになっているために ディスチャージ回
路２１１の−η− ＮチャンネルＭＯＳ Ｆ ＥＴは非導通状態となり、ワ
ード単位の一致検出信号線１１４″Ｈ″レベルを保持し
充放電を行うことはない。このように本発明の連想記憶
装置において（よ 比較動作を行なわないサイクルで（
よ ワード単位の一致検出信号線は充放電を行うことな
く、低消費電力化が実現されている。本発明によれは
連想記憶装置の大幅な低消費電力化がはからｔ’Ｌ、１
ワード当たりのビット長およびワード数を拡張させる場
合、あるいは高周波数で動作させる場合にも低消費電力
化が保たれるために 連想記憶装置の大容量化あるいは
高周波数で動作させることが可能となり、実用上の効果
は犬なるものがある。
（実施例２）
本発明の第２の実施例を図面とともに説明する。
第４図は本発明の連想メモリセルの回路図である。
図面において、４１６はデータを記憶するメモリ回路部
４１７は入力データと記憶データとの比較を行なう比較
回路部である。メモリ回路部４１６ｆｔ、、 インバ
ク４旧、４０λ ＮチャンネルＭＯＳＦＥＴ４０３，４
０４から構成されており、４１１．４１２は記憶データ
である。比較回路部４１７ｆｉ ＮチャンネルＭＯＳ
ＦＥＴ４０５． ４０氏 ４０７から構成されている。
４１７は入力データと記憶データとの比較を行なう比較
回路部である。メモリ回路部４１６ｆｔ、、 インバ
ク４旧、４０λ ＮチャンネルＭＯＳＦＥＴ４０３，４
０４から構成されており、４１１．４１２は記憶データ
である。比較回路部４１７ｆｉ ＮチャンネルＭＯＳ
ＦＥＴ４０５． ４０氏 ４０７から構成されている。
４０９． ４１０はビット線４１３は連想メモリセルへ
のデータ書き込み用ワード線４１４は人力データと記憶
データとのワード単位の一致検出信号線４１５はディス
チャジ信号線である。また第５図は第４図の連想メモリ
セルによって構成した連想記憶装置の構成を示すブロッ
ク図である。図面において、５０１ｉ（ｉ＝１〜ｎ）は
連想メモリセノｙ、 ５０２はｎ個の連想メモリセル
から構成された連想メモリセルアレイ、４０９ｉ（ｉ＝
１〜ｎ）は人力データ（ビット線でもある）、５０３ｉ
（ｉ−１〜ｎ）は人力データ反転回跣 ４０９ｉ、
４１０ｉ（ｉ＝１〜ｎ）はビット線５０４はデータ書き
込み信号線５１５は書き込みワードを選択する信号線５
０５はデコーダ ５０６は一致検出信号線を所定の電位
にプリチャージするプリチャージ信号線５０７は比較動
作サイクルであることを示す比較動作信号ｆａ、５０８
はディスチャージ信号生成回路５０９はディスチャージ
信号線５１０はプリチャージ回路５１１はディスチャ％
− 冴 −ジ回路、５１２は一致検出信号を増幅するためのセン
スアンプ、５１３はセンスアンプ５１２の出ｈ ５１
４ｉ（ｉ−１〜ｍ）は１ワード分の構成を示しており、
第５図はｍワードからなる連想記憶装置である。な抵プ
リチャージ信号線５０６には第３図に示すクロック信号
を用いることができる。また 比較動作信号線５０７は
連想記憶装置をイネーブルにする信号であり、この信号
がＨレベルの時に連想動作を行なう。
のデータ書き込み用ワード線４１４は人力データと記憶
データとのワード単位の一致検出信号線４１５はディス
チャジ信号線である。また第５図は第４図の連想メモリ
セルによって構成した連想記憶装置の構成を示すブロッ
ク図である。図面において、５０１ｉ（ｉ＝１〜ｎ）は
連想メモリセノｙ、 ５０２はｎ個の連想メモリセル
から構成された連想メモリセルアレイ、４０９ｉ（ｉ＝
１〜ｎ）は人力データ（ビット線でもある）、５０３ｉ
（ｉ−１〜ｎ）は人力データ反転回跣 ４０９ｉ、
４１０ｉ（ｉ＝１〜ｎ）はビット線５０４はデータ書き
込み信号線５１５は書き込みワードを選択する信号線５
０５はデコーダ ５０６は一致検出信号線を所定の電位
にプリチャージするプリチャージ信号線５０７は比較動
作サイクルであることを示す比較動作信号ｆａ、５０８
はディスチャージ信号生成回路５０９はディスチャージ
信号線５１０はプリチャージ回路５１１はディスチャ％
− 冴 −ジ回路、５１２は一致検出信号を増幅するためのセン
スアンプ、５１３はセンスアンプ５１２の出ｈ ５１
４ｉ（ｉ−１〜ｍ）は１ワード分の構成を示しており、
第５図はｍワードからなる連想記憶装置である。な抵プ
リチャージ信号線５０６には第３図に示すクロック信号
を用いることができる。また 比較動作信号線５０７は
連想記憶装置をイネーブルにする信号であり、この信号
がＨレベルの時に連想動作を行なう。
比較動作信号線５０７に（よ 例えば書き込み信号線５
０４の反転信号を用いることができる。連想メモリセル
への書き込み動作（よ 書き込みデータ４０９．１（ｉ
−１〜ｎ）を一方のビット線には直接、もう一方のビッ
ト線には入力データ反転回路５０３ｉ（ｉ＝１〜ｎ）を
介して転送した後、書き込み信号線５０瓜 書き込み
ワードを選択する信号線５１５及びデコーダ５０５によ
って選択されたワード線４１３を”Ｈ”レベルにするこ
とで行われる。連想メモリセル５０１１ではＮチャンネ
ルＭＯＳＦＥＴ４０３．４０４を通してビット線４０９
１．４１０１の入力データが記憶データに転送される。
０４の反転信号を用いることができる。連想メモリセル
への書き込み動作（よ 書き込みデータ４０９．１（ｉ
−１〜ｎ）を一方のビット線には直接、もう一方のビッ
ト線には入力データ反転回路５０３ｉ（ｉ＝１〜ｎ）を
介して転送した後、書き込み信号線５０瓜 書き込み
ワードを選択する信号線５１５及びデコーダ５０５によ
って選択されたワード線４１３を”Ｈ”レベルにするこ
とで行われる。連想メモリセル５０１１ではＮチャンネ
ルＭＯＳＦＥＴ４０３．４０４を通してビット線４０９
１．４１０１の入力データが記憶データに転送される。
ワード線４１３を”Ｌ”レベルにしたとき、インバータ
４０１．４０２がフリップフロップを構成しているので
書き込みデータは保持される。比較動作は入力データを
４０９ｉ（ｉ＝１〜ｎ）が入力される前に 各ワードご
とにプリチャージ回路５１０によりワード単位の一致検
出信号線４１４を”Ｈ”レベルの電位にプリチャージし
ておく、そして人力データが人力されると各連想メモリ
セル内で同時に比較動作が行われる。なお比較動作時（
比較動作を行うサイクルであり、かつワード単位の一致
検出信号線４１４をプリチャージしていない期間）で（
よ ディスチャージ信号生成回路５０８によってディス
チャージ信号線５０９は”Ｈ”レベルとなっているので
、ディスチャージ回路５１１のＮチャンネルＭＯＳＦＥ
Ｔは導通状態となり、致検出制御信号線４１５は”Ｌ”
レベルとなっている。
４０１．４０２がフリップフロップを構成しているので
書き込みデータは保持される。比較動作は入力データを
４０９ｉ（ｉ＝１〜ｎ）が入力される前に 各ワードご
とにプリチャージ回路５１０によりワード単位の一致検
出信号線４１４を”Ｈ”レベルの電位にプリチャージし
ておく、そして人力データが人力されると各連想メモリ
セル内で同時に比較動作が行われる。なお比較動作時（
比較動作を行うサイクルであり、かつワード単位の一致
検出信号線４１４をプリチャージしていない期間）で（
よ ディスチャージ信号生成回路５０８によってディス
チャージ信号線５０９は”Ｈ”レベルとなっているので
、ディスチャージ回路５１１のＮチャンネルＭＯＳＦＥ
Ｔは導通状態となり、致検出制御信号線４１５は”Ｌ”
レベルとなっている。
入力データと記憶データが等しい場合、例えばビット線
４０９１が″Ｈ″レベル（ビット線４１０＋が″Ｌルベ
ル）で、記憶データ４１１が″Ｈルベル（記憶データ４
１２が”Ｌ”レベル）ならば ＮチャンネルＭＯ３ＦＥ
Ｔ ４０５は非導通状態となり、ＮチャンネルＭＯＳ
ＦＥＴ４０６は導通状態となる。そのためｉ；： Ｎ
チャー匹− −邪− ンネルＭＯＳ Ｆ Ｅ Ｔ４０６を介してビット線４１
０１の電位”Ｌ″がＮチャンルＭＯＳＦＥＴ４０７のゲ
ート電圧となる。そして、 ＮチャンネルＭＯＳＦＥＴ
４０７は非導通状態となるためにワード単位の一致検出
制御信号線４１４へは電位の変動を与えな（−ワード単
位ですべてのビットが一致した場合にだけ一致検出信号
線４１４はプリチャージの電位を保持する。入力データ
と記憶データが異なる場合、例えばビット線４０９１が
”Ｈ”レベル（ビット線４１０１が”Ｌ”レベル）で、
記憶データ４１１が”Ｌ″レベル記憶データ４１２が”
Ｈ″レベルなら＋ｉ ＮチャンネルＭＯ３ＦＥ Ｔ
４０５は導通状態となり、ＮチャンネルＭＯ３ＦＥ Ｔ
４０６は非導通状態となる。そのため艮 Ｎチャンネ
ルＭＯＳＦＥＴ４０５を介してビット線４０９Ｉの電位
”Ｈ”がＮチャンネルＭＯＳ Ｆ Ｅ Ｔ４０７のゲー
ト電圧となる。そして、ＮチャンネルＭＯＳＦＥＴ４０
７は導通状態となるためにワード単位の一致検出信号線
４１４は一致検出制御信号線４１５の電位にしたがって
”Ｌ”レベルとなる。この様１ 入力データと記憶デー
タに１ビツトでも不一致なビットがあればワード単位の
一致検出信号線４１４はＬ”レベルとなる。ワード単位
の一致検出信号線４１４はセンスアンプ５１２で増幅さ
れて、入力データと一致する記憶データを持つワードで
あるかどうかを示す出力信号線５１３となる。実施例２
の連想記憶装置における比較動作時のタイミグ（よ 実
施例１の連想記憶装置における比較動作時のタイミング
チャート図である第３図において、人力データ１０９１
を４０９ ｉ、 入力データ１ビツト１０９１．４０
９１、ビット線１１０１．４１０１、プリチャージ信号
線２０６を５０代 比較動作信号線２０７を５０７、デ
ィスチャージ信号線２０９を５０９Ｓ致検出制御信号線
１１４を４１４と置き換えれば表すことができ、実施例
１の連想記憶装置と同様にワード単位の一致検出信号線
４１４のプリチャージを行う期間でも全ビットを“Ｌ”
レベルにする必要がなｔ℃そのためにビット線制御回路
が必要なく、 ■サイクル内でビット線の充放電を行わ
ないために消費電力の増大を招くことはない。また 実
施例２の連想記憶装置では 実施例１の連想記憶装置と
同様に 比較動作を行わないサイクルで（ｉ ワード−
器− 単位の一致検出信号線は充放電を行うことなく、低消費
電力化が実現されている。以上のように実施例２におい
ても実施例１と同様へ 連想記憶装置の大幅な低消費電
力化がはかられている。
４０９１が″Ｈ″レベル（ビット線４１０＋が″Ｌルベ
ル）で、記憶データ４１１が″Ｈルベル（記憶データ４
１２が”Ｌ”レベル）ならば ＮチャンネルＭＯ３ＦＥ
Ｔ ４０５は非導通状態となり、ＮチャンネルＭＯＳ
ＦＥＴ４０６は導通状態となる。そのためｉ；： Ｎ
チャー匹− −邪− ンネルＭＯＳ Ｆ Ｅ Ｔ４０６を介してビット線４１
０１の電位”Ｌ″がＮチャンルＭＯＳＦＥＴ４０７のゲ
ート電圧となる。そして、 ＮチャンネルＭＯＳＦＥＴ
４０７は非導通状態となるためにワード単位の一致検出
制御信号線４１４へは電位の変動を与えな（−ワード単
位ですべてのビットが一致した場合にだけ一致検出信号
線４１４はプリチャージの電位を保持する。入力データ
と記憶データが異なる場合、例えばビット線４０９１が
”Ｈ”レベル（ビット線４１０１が”Ｌ”レベル）で、
記憶データ４１１が”Ｌ″レベル記憶データ４１２が”
Ｈ″レベルなら＋ｉ ＮチャンネルＭＯ３ＦＥ Ｔ
４０５は導通状態となり、ＮチャンネルＭＯ３ＦＥ Ｔ
４０６は非導通状態となる。そのため艮 Ｎチャンネ
ルＭＯＳＦＥＴ４０５を介してビット線４０９Ｉの電位
”Ｈ”がＮチャンネルＭＯＳ Ｆ Ｅ Ｔ４０７のゲー
ト電圧となる。そして、ＮチャンネルＭＯＳＦＥＴ４０
７は導通状態となるためにワード単位の一致検出信号線
４１４は一致検出制御信号線４１５の電位にしたがって
”Ｌ”レベルとなる。この様１ 入力データと記憶デー
タに１ビツトでも不一致なビットがあればワード単位の
一致検出信号線４１４はＬ”レベルとなる。ワード単位
の一致検出信号線４１４はセンスアンプ５１２で増幅さ
れて、入力データと一致する記憶データを持つワードで
あるかどうかを示す出力信号線５１３となる。実施例２
の連想記憶装置における比較動作時のタイミグ（よ 実
施例１の連想記憶装置における比較動作時のタイミング
チャート図である第３図において、人力データ１０９１
を４０９ ｉ、 入力データ１ビツト１０９１．４０
９１、ビット線１１０１．４１０１、プリチャージ信号
線２０６を５０代 比較動作信号線２０７を５０７、デ
ィスチャージ信号線２０９を５０９Ｓ致検出制御信号線
１１４を４１４と置き換えれば表すことができ、実施例
１の連想記憶装置と同様にワード単位の一致検出信号線
４１４のプリチャージを行う期間でも全ビットを“Ｌ”
レベルにする必要がなｔ℃そのためにビット線制御回路
が必要なく、 ■サイクル内でビット線の充放電を行わ
ないために消費電力の増大を招くことはない。また 実
施例２の連想記憶装置では 実施例１の連想記憶装置と
同様に 比較動作を行わないサイクルで（ｉ ワード−
器− 単位の一致検出信号線は充放電を行うことなく、低消費
電力化が実現されている。以上のように実施例２におい
ても実施例１と同様へ 連想記憶装置の大幅な低消費電
力化がはかられている。
（実施例３）
本発明の第３の実施例を図面とともに説明する。
第６図は第４図の連想メモリセルによって構成した本発
明の連想記憶装置のブロック図である。第６図において
、６０１ｉ（ｉ＝１〜ｎｘ ｍ）は連想メモリセノに６
０２ｉ（ｉ＝１〜ｎ）はｍビットのビット線のデータと
記憶データとのワード単位の比較結果を検出する一致検
出信号＆９１． ６０３ ｉ （ｉ ＝ １〜ｎ）は一
致検出制御信号線６０４ｉ（ｉ＝１〜ｎ）は連想メモリ
セルアレイ、６０５ｉ（ｉ＝１〜ｎ）は比較動作前に一
致検出信号線線６０２ｉ（ｉ＝ｉ〜ｎ）を１Ｈルベルと
するためのプリチャージ回路６０６ｉ（ｉ＝１〜ｎ）は
比較動作時にディスチャージ制御線を”Ｌ”レベルとす
るためのディスチャージ回路６０７ｉ（ｉ＝１〜ｎ）は
１ワードがｎｘＩ［１ビツトからなる連想記憶装置をｍ
ビット毎に分割してなる連想記憶手段、６０８ｉ（ｉ＝
１−ｋ）は一致検出信号線６０２ｉ（ｉ＝１−ｎ）を入
力して１ワード単位の比較結果を検出し 増幅する一致
検出同区６０９はｎビットのデータを書き込むためのワ
ードを選択するデコーダ、６１０は書き込みワードを選
択する信号線６１１は書き込み信号線６１２はプリチャ
ージ信号線６１３はディスチャージ信号線６１４は連想
メモリセルへのデータ書き込み用ワードｉｌ！、 ６
１５ｉ（ｉ＝１〜ｎｘ ｍ）は入力データ反転同区 ６
１６ｉ（ｉ＝１〜ｎ×ｍ）は人力デー久 ６１７１と６
１８ｉ（ｉ＝１〜ｎｘ ｍ）はビット線６１９ｉ（ｉ＝
１〜ｋ）は１ワド分の構成を示しており、６２０ｉ（ｉ
＝１〜ｋ）は入力データと一致する記憶データを持つワ
ードであるかどうかを示すワード単位のビット信号線で
ある。
明の連想記憶装置のブロック図である。第６図において
、６０１ｉ（ｉ＝１〜ｎｘ ｍ）は連想メモリセノに６
０２ｉ（ｉ＝１〜ｎ）はｍビットのビット線のデータと
記憶データとのワード単位の比較結果を検出する一致検
出信号＆９１． ６０３ ｉ （ｉ ＝ １〜ｎ）は一
致検出制御信号線６０４ｉ（ｉ＝１〜ｎ）は連想メモリ
セルアレイ、６０５ｉ（ｉ＝１〜ｎ）は比較動作前に一
致検出信号線線６０２ｉ（ｉ＝ｉ〜ｎ）を１Ｈルベルと
するためのプリチャージ回路６０６ｉ（ｉ＝１〜ｎ）は
比較動作時にディスチャージ制御線を”Ｌ”レベルとす
るためのディスチャージ回路６０７ｉ（ｉ＝１〜ｎ）は
１ワードがｎｘＩ［１ビツトからなる連想記憶装置をｍ
ビット毎に分割してなる連想記憶手段、６０８ｉ（ｉ＝
１−ｋ）は一致検出信号線６０２ｉ（ｉ＝１−ｎ）を入
力して１ワード単位の比較結果を検出し 増幅する一致
検出同区６０９はｎビットのデータを書き込むためのワ
ードを選択するデコーダ、６１０は書き込みワードを選
択する信号線６１１は書き込み信号線６１２はプリチャ
ージ信号線６１３はディスチャージ信号線６１４は連想
メモリセルへのデータ書き込み用ワードｉｌ！、 ６
１５ｉ（ｉ＝１〜ｎｘ ｍ）は入力データ反転同区 ６
１６ｉ（ｉ＝１〜ｎ×ｍ）は人力デー久 ６１７１と６
１８ｉ（ｉ＝１〜ｎｘ ｍ）はビット線６１９ｉ（ｉ＝
１〜ｋ）は１ワド分の構成を示しており、６２０ｉ（ｉ
＝１〜ｋ）は入力データと一致する記憶データを持つワ
ードであるかどうかを示すワード単位のビット信号線で
ある。
連想メモリセルへの書き込み動作ζ戴 入力データ６１
６ｉ（ｉ＝１〜ｎ×ｍ）を一方のビット線には直接、
もう一方のビット線には入力データ反転回路６１５ｉ（
ｉ＝１〜ｎＸｍ）介してビット線６１７ｉ（ｉ＝１〜ｎ
×ｍ）と６１８ｉ（ｉ＝１−ｎ×ｍ）に比較データを転
送した後、書き込みワードを選択する信号線６１代
書き込み信号線６１１及びデコーダ６０９によって選択
されたワード線６１４を″Ｈルベルにすることで連想メ
モリセル６０１ｉ（ｉ＝１−四一 〜ｎ×ｍ）へ書き込み動作を行う。ワード線６１４を”
Ｌ”レベルにした時、連想メモリセル６０１ｉ（ｉ＝１
〜ｎ×ｍ）は内部に持つ記憶手段により書き込みデータ
は保持される。比較動作時において、ビット線６１７１
（ｉ＝１−ｎ×ｍ）と６１８ｉ（ｉ＝１−ｎｘ ｍ）に
比較データが人力される前ＩＱ 各ワード毎にプリチ
ャージ回路６０５ｉ（ｉ＝１〜ｎ）により１ワード単位
の一致検出信号線６０２ｉ（ｉ＝１−ｎ）をプリチャー
ジしておき、その後比較データが入力されるとプリチャ
ージ動作を終了して、各連想メモリセル内で同時に比較
動作が行われる。この時ディスチャージ回路６０６ｉ（
ｉ＝１〜ｎ）によって一致検出制御信号線６０３ｉ（ｉ
＝１〜ｎ）は”Ｌ”レベルになる。例え（Ｌ 連想メモ
リセル６０１１において、比較データと記憶データが等
しい場合にζよ連想メモリセル６０１１内の比較手段は
一致検出信号線６０２１の電位へ影響を与えない。−人
比較データと記憶データが異なる場合には 連想メモ
リセル６０１１内の比較手段は一致検出信号線６０２１
の電位を一致検出制御信号線６０３１を介して”Ｌ”レ
ベルとする。各連想記憶装置６０７ｉ（ｉ＝ｌ〜ｎ）か
ら出力される計ｎ本の一致検出信号線６０２ｉ（ｉ＝１
〜ｎ）を人力して１ワード単位の比較結果を検出する一
致検出回路６０８ｉ（ｉ＝１〜Ｋ）で検出および増幅さ
れた後、ワード単位のビット信号線６２０ｉ（ｉ＝１〜
Ｋ）として出力する。
６ｉ（ｉ＝１〜ｎ×ｍ）を一方のビット線には直接、
もう一方のビット線には入力データ反転回路６１５ｉ（
ｉ＝１〜ｎＸｍ）介してビット線６１７ｉ（ｉ＝１〜ｎ
×ｍ）と６１８ｉ（ｉ＝１−ｎ×ｍ）に比較データを転
送した後、書き込みワードを選択する信号線６１代
書き込み信号線６１１及びデコーダ６０９によって選択
されたワード線６１４を″Ｈルベルにすることで連想メ
モリセル６０１ｉ（ｉ＝１−四一 〜ｎ×ｍ）へ書き込み動作を行う。ワード線６１４を”
Ｌ”レベルにした時、連想メモリセル６０１ｉ（ｉ＝１
〜ｎ×ｍ）は内部に持つ記憶手段により書き込みデータ
は保持される。比較動作時において、ビット線６１７１
（ｉ＝１−ｎ×ｍ）と６１８ｉ（ｉ＝１−ｎｘ ｍ）に
比較データが人力される前ＩＱ 各ワード毎にプリチ
ャージ回路６０５ｉ（ｉ＝１〜ｎ）により１ワード単位
の一致検出信号線６０２ｉ（ｉ＝１−ｎ）をプリチャー
ジしておき、その後比較データが入力されるとプリチャ
ージ動作を終了して、各連想メモリセル内で同時に比較
動作が行われる。この時ディスチャージ回路６０６ｉ（
ｉ＝１〜ｎ）によって一致検出制御信号線６０３ｉ（ｉ
＝１〜ｎ）は”Ｌ”レベルになる。例え（Ｌ 連想メモ
リセル６０１１において、比較データと記憶データが等
しい場合にζよ連想メモリセル６０１１内の比較手段は
一致検出信号線６０２１の電位へ影響を与えない。−人
比較データと記憶データが異なる場合には 連想メモ
リセル６０１１内の比較手段は一致検出信号線６０２１
の電位を一致検出制御信号線６０３１を介して”Ｌ”レ
ベルとする。各連想記憶装置６０７ｉ（ｉ＝ｌ〜ｎ）か
ら出力される計ｎ本の一致検出信号線６０２ｉ（ｉ＝１
〜ｎ）を人力して１ワード単位の比較結果を検出する一
致検出回路６０８ｉ（ｉ＝１〜Ｋ）で検出および増幅さ
れた後、ワード単位のビット信号線６２０ｉ（ｉ＝１〜
Ｋ）として出力する。
この構成により、 １ワード単位の比較結果が不一致と
検出される場合において、不一致となるビット線を含む
連想記憶手段がｎ個に分割されたうちの特定の連想記憶
手段であれ（瓜 プリチャージされていた一致検出信号
線の電位を放電するのは不一致となるビット線を含む連
想記憶手段だけとなる。
検出される場合において、不一致となるビット線を含む
連想記憶手段がｎ個に分割されたうちの特定の連想記憶
手段であれ（瓜 プリチャージされていた一致検出信号
線の電位を放電するのは不一致となるビット線を含む連
想記憶手段だけとなる。
そして、残りの連想記憶手段についてはプリチャージ電
位を保持することができるため凶 消費電力を軽減させ
ることができる。
位を保持することができるため凶 消費電力を軽減させ
ることができる。
発明の効果
本発明によれば 連想記憶装置の大幅な低消費電力化が
はから札 １ワード当たりのビット長およびワード数を
拡張させる場合、あるいは高周波数で動作させる場合に
も低消費電力が保たれるために 連想記憶装置の大容量
化あるいは高周波数で動作させることが可能となり、実
用上の効果は一羽一 犬なるものがある。
はから札 １ワード当たりのビット長およびワード数を
拡張させる場合、あるいは高周波数で動作させる場合に
も低消費電力が保たれるために 連想記憶装置の大容量
化あるいは高周波数で動作させることが可能となり、実
用上の効果は一羽一 犬なるものがある。
第１図は本発明の実施例１における連想メモリセルの回
路図 第２図は本発明の実施例１における連想記憶装置
の構成を示すブロック＠ 第３図は本発明の実施例１に
おける連想記憶装置比較動作時のタイミングチャート艮
第４図は本発明の実施例２における連想メモリセル回
路＠ 第５図は本発明の実施例２における連想記憶装置
の構成を示すブロックは 第６図は本発明の実施例３に
おける連想記憶装置の構成を示すブロック飄 第７図は
従来の連想メモリセル回路図 第８図は従来の連想記憶
装置の構成を示すブロック＠ 第９図は従来の連想記憶
装置比較動作時のタイミングチャート図である。 １０１、１０２・・・・インバー久 １０３．１０４．
１０５．１０６．１０７．１０８・・・・Ｎチャンネル
ＭＯＳＦＥＴ、 １０９，１１０・・・・ピッ） 線
１１１．１１２・・・・記憶デー久 １１３・・・・ワ
ー１１ｔｉＬ １１４・・・・一致検出信号線１１５
・・・・一致検出制御信号線１１６・・・・メモリ回路
＠ １１７・・・・比較回路昆 代理人の氏名 弁理士 粟野重孝 ほか１名−田一 Ｍ
路図 第２図は本発明の実施例１における連想記憶装置
の構成を示すブロック＠ 第３図は本発明の実施例１に
おける連想記憶装置比較動作時のタイミングチャート艮
第４図は本発明の実施例２における連想メモリセル回
路＠ 第５図は本発明の実施例２における連想記憶装置
の構成を示すブロックは 第６図は本発明の実施例３に
おける連想記憶装置の構成を示すブロック飄 第７図は
従来の連想メモリセル回路図 第８図は従来の連想記憶
装置の構成を示すブロック＠ 第９図は従来の連想記憶
装置比較動作時のタイミングチャート図である。 １０１、１０２・・・・インバー久 １０３．１０４．
１０５．１０６．１０７．１０８・・・・Ｎチャンネル
ＭＯＳＦＥＴ、 １０９，１１０・・・・ピッ） 線
１１１．１１２・・・・記憶デー久 １１３・・・・ワ
ー１１ｔｉＬ １１４・・・・一致検出信号線１１５
・・・・一致検出制御信号線１１６・・・・メモリ回路
＠ １１７・・・・比較回路昆 代理人の氏名 弁理士 粟野重孝 ほか１名−田一 Ｍ
Claims (7)
- （１）メモリ回路部と比較回路部と一致検出信号線とを
備える連想メモリセルにおいて、比較動作期間を規定し
比較動作時にだけＬレベルの電位になる一致検出制御信
号線を備えた連想メモリセル。 - （２）ワード線と第１のビット線と第２のビット線によ
って記憶するべきデータの書き込みが行なわれるメモリ
回路部と、前記メモリ回路部の記憶データと前記ビット
線上のデータとの一致、不一致を検出する比較回路部と
、前記メモリ回路部の記憶データと前記ビット線上のデ
ータとが一致したか否かを示す一致検出信号線と、前記
メモリ回路部の記憶データと前記ビット線上のデータの
比較動作時にだけＬレベルの電位になる一致検出制御信
号線とを備えた特許請求の範囲第１項記載の連想メモリ
セル。 - （３）ワード線と第１のビット線と第２のビット線によ
って記憶するべきデータの書き込みが行なわれるメモリ
回路部と、前記メモリ回路部の記憶データと前記ビット
線上のデータが一致、不一致を検出する比較回路部と、
前記メモリ回路部の記憶データと前記ビット線上のデー
タが一致したか否かを示す一致検出信号線と、前記メモ
リ回路部の記憶データと前記ビット線上のデータの比較
動作時にだけＬレベルの電位になる一致検出制御信号線
とを備える連想メモリセルによって構成した連想メモリ
セルアレイと、入力データの反転信号を生成する手段と
、ワードの選択を行うデコーダと、各ワードごとの一致
検出信号の電位を増幅するセンスアンプと、各ワードご
との一致検出信号をＨレベルの電位にプリチャージする
プリチャージ手段と、各ワードごとの一致検出制御信号
線をＬレベルの電位にディスチャージするディスチャー
ジ手段と、各ワードごとの一致検出制御信号線を比較動
作時にだけディスチャージするためのディスチャージ信
号線を生成する手段とを備えた連想記憶装置。 - （４）第１および第２の記憶節点（Ｎｏｄｅ）を有する
フリップフロップと、第１、第２、第３、第４、第５、
第６のＮチャンネルＭＯＳＦＥＴを有し、前記第１およ
び第２のＮチャンネルＭＯＳＦＥＴのゲートをワード線
に接続し、前記第１のＮチャンネルＭＯＳＦＥＴのドレ
インと、前記第３のＮチャンネルＭＯＳＦＥＴのゲート
を第１のビット線に接続し、前記第２のＮチャンネルＭ
ＯＳＦＥＴのドレインと、前記第５のＮチャンネルＭＯ
ＳＦＥＴのゲートを第２のビット線に接続し、前記第１
のＮチャンネルＭＯＳＦＥＴのソースと、前記第６のＮ
チャンネルＭＯＳＦＥＴのゲートを、前記フリップフロ
ップの第１の記憶節点（Ｎｏｄｅ）に接続し、前記第２
のＮチャンネルＭＯＳＦＥＴのソースと、前記第４のＮ
チャンネルＭＯＳＦＥＴのゲートを、前記フリップフロ
ップの第２の記憶節点（Ｎｏｄｅ）に接続し、前記第３
のＮチャンネルＭＯＳＦＥＴのソースと、前記第４のＮ
チャンネルＭＯＳＦＥＴのドレインを共通接続し、前記
第５のＮチャンネルＭＯＳＦＥＴのソースと前記第６の
ＮチャンネルＭＯＳＦＥＴのドレインを共通接続し、前
記第４のＮチャンネルＭＯＳＦＥＴのソースと、前記第
６のＮチャンネルＭＯＳＦＥＴのソースを一致検出制御
信号線に接続し、前記一致検出制御信号線を比較動作時
にだけＬレベルの電位にし、前記第３のＮチャンネルＭ
ＯＳＦＥＴのドレインと、前記第５のＮチャンネルＭＯ
ＳＦＥＴのドレインを一致検出信号線に接続することを
特徴とする特許請求の範囲第２項記載の連想メモリセル
。 - （５）第１および第２の記憶節点（Ｎｏｄｅ）を有する
フリップフロップと、第１、第２、第３、第４、第５、
第６のＮチャンネルＭＯＳＦＥＴを有し、前記第１およ
び第２のＮチャンネルＭＯＳＦＥＴのゲートをワード線
に接続し、前記第１のＮチャンネルＭＯＳＦＥＴのドレ
インと、前記第３のＮチャンネルＭＯＳＦＥＴのゲート
を第１のビット線に接続し、前記第２のＮチャンネルＭ
ＯＳＦＥＴのドレインと、前記第５のＮチャンネルＭＯ
ＳＦＥＴのゲートを第２のビット線に接続し、前記第１
のＮチャンネルＭＯＳＦＥＴのソースと、前記第６のＮ
チャンネルＭＯＳＦＥＴのゲートを、前記フリップフロ
ップの第１の記憶節点（Ｎｏｄｅ）に接続し、前記第２
のＮチャンネルＭＯＳＦＥＴのソースと、前記第４のＮ
チャンネルＭＯＳＦＥＴのゲートを、前記フリップフロ
ップの第２の記憶節点（Ｎｏｄｅ）に接続し、前記第３
のＮチャンネルＭＯＳＦＥＴのソースと、前記第４のＮ
チャンネルＭＯＳＦＥＴのドレインを共通接続し、前記
第５のＮチャンネルＭＯＳＦＥＴのソースと前記第６の
ＮチャンネルＭＯＳＦＥＴのドレインを共通接続し、前
記第４のＮチャンネルＭＯＳＦＥＴのソースと、前記第
６のＮチャンネルＭＯＳＦＥＴのソースを一致検出制御
信号線に接続し、前記一致検出制御信号線を比較動作時
にだけＬレベルの電位にし、前記第３のＮチャンネルＭ
ＯＳＦＥＴのドレインと、前記第５のＮチャンネルＭＯ
ＳＦＥＴのドレインを一致検出信号線に接続した連想メ
モリセルによって構成した連想メモリセルアレイと、入
力データの反転信号を生成する手段と、ワードの選択を
行うデコーダと、各ワードごとの一致検出信号の電位を
増幅するセンスアンプと、各ワードごとの一致検出信号
をＨレベルの電位にプリチャージするプリチャージ手段
と、各ワードごとの一致検出制御信号線をＬレベルの電
位にディスチャージするディスチャージ手段と、各ワー
ドごとの一致検出制御信号線を比較動作時にだけディス
チャージするためのディスチャージ信号線を生成する手
段とを備えた特許請求の範囲第３項記載の連想記憶装置
。 - （６）１ワードの構成が、連想メモリセルアレイとプリ
チャージ手段およびディスチャージ手段とからなる複数
個に分割された連想記憶手段と、ワードの選択を行うデ
コーダと、１ワード単位の一致、不一致を検出するため
の一致検出手段とを備えたことを特徴とする連想記憶装
置。 - （７）１ワードの構成が、特許請求の範囲第２項記載の
連想メモリセルがｍ（ｍは自然数）個からなる連想メモ
リセルアレイとｍビットごとの一致検出信号をプリチャ
ージするプリチャージ手段およびｍビットごとの一致検
出制御信号線をディスチャージするディスチャージ手段
とからなる連想記憶手段をｎ（ｎは自然数）個並べて成
る部分と、前記連想記憶手段が各々出力するｎ個の一致
検出信号線を人力し、１ワードがｎ×ｍビットからなる
連想記憶装置の比較結果を検出するための一致検出手段
とを備えたことを特徴とする特許請求の範囲第６項記載
の連想記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26934689A JPH02192098A (ja) | 1988-10-28 | 1989-10-17 | 連想メモリセル及び連想記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27344288 | 1988-10-28 | ||
| JP63-273442 | 1988-10-28 | ||
| JP26934689A JPH02192098A (ja) | 1988-10-28 | 1989-10-17 | 連想メモリセル及び連想記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192098A true JPH02192098A (ja) | 1990-07-27 |
Family
ID=26548728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26934689A Pending JPH02192098A (ja) | 1988-10-28 | 1989-10-17 | 連想メモリセル及び連想記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192098A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04134792A (ja) * | 1990-09-26 | 1992-05-08 | Hitachi Ltd | 半導体メモリ |
| US5396449A (en) * | 1993-12-21 | 1995-03-07 | International Business Machines Corporation | Fast content addressable memory with reduced power consumption |
| US5933363A (en) * | 1996-08-02 | 1999-08-03 | Nec Corporation | Associative memory having comparator for detecting data match signal |
| US5978246A (en) * | 1997-09-08 | 1999-11-02 | Nec Corporation | Content addressable memory device |
| US7562269B2 (en) | 2003-04-08 | 2009-07-14 | Elpida Memory, Inc. | Semiconductor storage device |
| US10262720B2 (en) | 2016-09-07 | 2019-04-16 | Renesas Electroncis Corporation | Semiconductor device |
-
1989
- 1989-10-17 JP JP26934689A patent/JPH02192098A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04134792A (ja) * | 1990-09-26 | 1992-05-08 | Hitachi Ltd | 半導体メモリ |
| US5396449A (en) * | 1993-12-21 | 1995-03-07 | International Business Machines Corporation | Fast content addressable memory with reduced power consumption |
| US5933363A (en) * | 1996-08-02 | 1999-08-03 | Nec Corporation | Associative memory having comparator for detecting data match signal |
| US5978246A (en) * | 1997-09-08 | 1999-11-02 | Nec Corporation | Content addressable memory device |
| US7562269B2 (en) | 2003-04-08 | 2009-07-14 | Elpida Memory, Inc. | Semiconductor storage device |
| US10262720B2 (en) | 2016-09-07 | 2019-04-16 | Renesas Electroncis Corporation | Semiconductor device |
| US10734063B2 (en) | 2016-09-07 | 2020-08-04 | Renesas Electronics Corporation | Semiconductor device |
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