JP2004192695A - 連想メモリ装置 - Google Patents
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Abstract
【課題】検索動作時の検索ビット線対と一致線における消費電力を削減することができる、ワード連結機能を持つ連想メモリ装置を提供する。
【解決手段】本発明の連想メモリ装置は、検索が行われていないスタンバイ期間中は、検索ビット線対を電源電位とグランド電位との間の中間電位とし、検索期間中は、検索しようとするデータに応じて、検索ビット線対の一方を電源電位、かつ他方をグランド電位にドライブする検索ビット線対のドライブ手段と、検索の開始時に、前記メモリワードに記憶されたデータと検索しようとするデータとの検索結果が出力される一致線を、電源電位とグランド電位との間の中間電位とする一致線の充電手段とのうちの少なくとも一方を備える。
【選択図】図１
【解決手段】本発明の連想メモリ装置は、検索が行われていないスタンバイ期間中は、検索ビット線対を電源電位とグランド電位との間の中間電位とし、検索期間中は、検索しようとするデータに応じて、検索ビット線対の一方を電源電位、かつ他方をグランド電位にドライブする検索ビット線対のドライブ手段と、検索の開始時に、前記メモリワードに記憶されたデータと検索しようとするデータとの検索結果が出力される一致線を、電源電位とグランド電位との間の中間電位とする一致線の充電手段とのうちの少なくとも一方を備える。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリワードを連結して１つのエントリを構成するワード連結機能を持つ連想メモリ装置において、その消費電力を削減するための技術分野に関するものである。
【０００２】
【従来の技術】
連想メモリ（Ａｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ）装置は、内容アドレス式メモリ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）装置とも呼ばれているように、あらかじめ連想メモリ（以下、ＣＡＭという）装置のそれぞれのメモリワードにデータ（以下、記憶データという）を記憶しておき、検索しようとするデータ（以下、検索データという）と一致する記憶データが記憶されているメモリワードのアドレスを出力することが可能なものである。
【０００３】
ＣＡＭ装置では、基本的に全てのメモリワードで同時に検索が行われる。この時、電力の大部分は、それぞれのメモリセルに対して検索データを供給するための検索ビット線対と、一致検索の結果が出力される一致線で消費される。従って、ＣＡＭ装置の大容量化に伴い、検索ビット線対と一致線を共に、電源電位とグランド電位との間でフル振幅させると消費電力が非常に大きくなるという問題が発生する。
【０００４】
また、本出願人に係わる特許文献１のＣＡＭ装置のように、複数のメモリワードを連結して１つのエントリを構成するワード連結機能を持つＣＡＭ装置が知られている。特許文献１のＣＡＭ装置は、メモリアレイを、エントリを構成する複数のメモリワードの各々に対応した複数のメモリブロックに分割し、検索を行うに際して、検索対象のメモリブロックにおいてのみ、検索ビット線対をドライブするようにしたものである。
【０００５】
これにより、特許文献１のＣＡＭ装置では、ワード連結を行った場合にその消費電力を大幅に削減することが可能である。しかし、特許文献１のＣＡＭ装置においても、検索ビット線対と一致線を共に、電源電位とグランド電位との間でフル振幅させている。このため、ワード連結を行わない場合は、ＣＡＭ装置の大容量化に伴い、従来のＣＡＭ装置の場合と同様に、検索ビット線対および一致線における消費電力が大きくなるという問題が発生する。
【０００６】
【特許文献１】
特開２００２−１９７８７３号公報
【０００７】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、検索動作時の検索ビット線対と一致線における消費電力を削減することができる、ワード連結機能を持つ連想メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、１つのメモリワードもしくは複数のメモリワードを連結して構成される複数のエントリを含むメモリアレイを備え、
前記メモリワードを構成する各々のメモリセルに対して、データのリードライトを行うためのデータビット線対と検索しようとするデータを供給するための検索ビット線対とがそれぞれ独立に配設された連想メモリ装置であって、
検索が行われていないスタンバイ期間中は、前記検索ビット線対を電源電位とグランド電位との間の中間電位とし、検索期間中は、前記検索しようとするデータに応じて、前記検索ビット線対の一方を前記中間電位より高い電位に、かつ他方を前記中間電位より低い電位にドライブする検索ビット線対のドライブ手段と、
検索の開始時に、前記メモリワードに記憶されたデータと検索しようとするデータとの検索結果が出力される一致線を、電源電位とグランド電位との間の中間電位とする一致線の充電手段とのうちの少なくとも一方を備える連想メモリ装置を提供するものである。
【０００９】
ここで、前記メモリワードが、検索の対象となるデータを保持する少なくとも１ビットのメモリセルと、前記データビットが検索の対象となる有効なビットか検索の対象とならない無効なビットかを表すフラグを保持する少なくとも１ビットのメモリセルとを含み、
複数の前記メモリワードを連結して前記エントリを構成した場合に、当該エントリの代表となるエントリ代表ワードのエンプティビットが、前記エントリが検索の対象となる有効なものか検索の対象とならない無効なものかを表す上記に記載の連想メモリ装置であって、
前記検索ビット線対のドライブ手段は、前記メモリワードが前記エントリ代表ワードではない場合、エンプティビット用の検索ビット線対をマスク状態とし、
前記メモリワードが前記エントリ代表ワードである場合、スタンバイ期間中は、前記エンプティビット用の検索ビット線対をマスク状態とし、検索期間中は、前記エンプティビット用の検索ビット線対をエンプティビット用の検索データに応じてドライブするのが好ましい。
【００１０】
また、前記メモリワードが、検索の対象となるデータを保持する少なくとも１ビットのメモリセルと、前記データビットが検索の対象となる有効なビットか検索の対象とならない無効なビットかを表すフラグを保持する少なくとも１ビットのメモリセルとを含み、
複数の前記メモリワードを連結して前記エントリを構成した場合に、当該エントリの代表となるエントリ代表ワードのエンプティビットが、前記エントリが検索の対象となる有効なものか検索の対象とならない無効なものかを表す上記に記載の連想メモリ装置であって、
前記検索ビット線対のドライブ手段は、前記メモリワードが検索対象である場合、スタンバイ期間中は、データビット用の検索ビット線対を電源電位とグランド電位との間の中間電位とし、検索期間中は、前記データビット用の検索ビット線対をデータビット用の検索データに応じてドライブし、
前記メモリワードが検索対象ではなく、かつ前記エントリ代表ワードである場合、前記データビット用の検索ビット線対をマスク状態とし、前記メモリワードが検索対象ではなく、かつ前記エントリ代表ワードでもない場合、前記データビット用の検索ビット線対を電源電位とグランド電位との間の中間電位とするのが好ましい。
【００１１】
また、前記メモリワードが、検索の対象となるデータを保持する少なくとも１ビットのメモリセルと、前記データビットが検索の対象となる有効なビットか検索の対象とならない無効なビットかを表すフラグを保持する少なくとも１ビットのメモリセルとを含み、
複数の前記メモリワードを連結して前記エントリを構成した場合に、当該エントリの代表となるエントリ代表ワードのエンプティビットが、前記エントリが検索の対象となる有効なものか検索の対象とならない無効なものかを表す上記に記載の連想メモリ装置であって、
前記一致線の充電手段は、前記メモリワードが検索対象ではなく、かつ前記エントリ代表ワードでもない場合、前記一致線をグランド電位とし、
前記メモリワードが検索対象であるか、または前記エントリ代表ワードである場合、前記一致線を電源電位とグランド電位との間の中間電位に充電するのが好ましい。
【００１２】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の連想メモリ装置を詳細に説明する。
【００１３】
図１は、本発明の連想メモリ装置の一実施形態の構成概略図である。同図に示すＣＡＭ装置１０は、１ワードで、もしくは２ワードまたは４ワードを連結（最大４ワードまで連結可能）して１つのエントリを構成するワード連結機能を持つものであり、メモリアレイ１２と、エントリ構成設定ブロック１４と、論理セグメント−物理セグメント変換回路１６と、タイミング発生回路１８と、優先順位エンコーダ２０とを備えている。
【００１４】
ＣＡＭ装置１０において、まず、メモリアレイ１２は、それぞれＮ（Ｎ＝１，２，３，…）ワードからなる４つ（少なくとも最大連結ワード数分以上）のメモリブロック２２を備えている。すなわち、メモリアレイ１２全体では４Ｎワードを備えている。従って、ＣＡＭ装置１０では、１つのエントリが１ワード、２ワードおよび４ワードで構成された場合の総エントリ数は、それぞれ４Ｎ個、２Ｎ個およびＮ個となる。
【００１５】
メモリアレイ１２の各ワードは、それぞれアドレス４ｎ，４ｎ＋１，４ｎ＋２，４ｎ＋３（ｎ＝０，１，２，…）で指定される。本実施形態では、アドレス４ｎ（０，４，８，…）で指定されるＮワードを含むメモリブロック２２を物理セグメント０とし、同様に、アドレス４ｎ＋１（１，５，９，…）、４ｎ＋２（２，６，１０，…）、４ｎ＋３（３，７，１１，…）で指定されるＮワードを含むメモリブロック２２をそれぞれ物理セグメント１，２，３とする。
【００１６】
各々のメモリブロック２２は、Ｎワード分の１ワード回路２４と、検索ビット線ドライバ制御回路２５と、検索ビット線ドライバ２６と、一致線充電制御回路２８とを備えている。
【００１７】
メモリブロック２２において、まず、各々の１ワード回路２４は、それぞれ１ワード分のデータを記憶し、記憶データと検索データとの一致検索を行って、その一致不一致の一致検索結果（一致フラグ）を出力するものであり、一致線充電回路２９と、ｍ＋１ビットのＣＡＭセルからなるＣＡＭワード３０と、このＣＡＭワード３０から一致線ＭＬ上に出力される検索結果を処理するワードロジック３２とを備えている。
【００１８】
ここで、ＣＡＭワード３０のｍ＋１ビットのＣＡＭセルのうちのｍビットは、検索対象となる有効なデータが記憶されるビット（データビット）である。また、残りの１ビットは、ＣＡＭワード３０に記憶されたデータビットが検索対象となる有効なデータなのか、検索対象とはならない無効なデータなのかを示すフラグが記憶されるビット（エンプティビット）である。なお、この１ワード回路２４については一例を挙げて後述する。
【００１９】
続いて、検索ビット線ドライバ制御回路２５は、エントリ構成設定ブロック１４から供給されるエントリ代表セグメント信号ＥＳ＜３：０＞、論理セグメント−物理セグメント変換回路１６から供給される検索対象物理セグメント指示信号ＰＳＳ＜３：０＞、およびタイミング発生回路１８から供給される検索動作タイミング信号ＰＨＡＳＥに基づいて、検索ビット線ドライバ２６の動作を制御するための制御信号を発生する。
【００２０】
ここで、エントリ代表セグメント信号ＥＳは、エントリの代表となる物理セグメント（エントリ代表セグメント）のメモリブロック２２を指定する信号である。検索対象物理セグメント指示信号ＰＳＳは、検索対象の物理セグメントのメモリブロック２２を指示する信号である。なお、エントリ代表セグメント信号ＥＳおよび検索対象物理セグメント指示信号の詳細は後述する。また、検索動作タイミング信号ＰＨＡＳＥは、検索動作を開始および終了するタイミングを指示する信号である。
【００２１】
検索ビット線ドライバ２６は、検索ビット線ドライバ制御回路２５から供給される制御信号の制御に従い、各々対応する物理セグメントのメモリブロック２２の検索ビット線対を同電位のローレベルまたは中間電位とする、あるいはＣＡＭ装置１０の外部から供給される検索データに基づいて、検索ビット線対のうちの一方を中間電位より高い電位、例えば電源電位とし、他方を中間電位より低い電位、例えばグランド電位にドライブする。
【００２２】
ＣＡＭ装置１０では、メモリブロック２２毎に検索ビット線ドライバ制御回路２５と検索ビット線ドライバ２６を設けているので、メモリブロック２２毎に検索ビット線対のドライブを制御することができる。従って、複数ワードを連結して１エントリを構成した場合、検索対象の物理セグメントのメモリブロック２２の検索ビット線対のみをドライブすることができるため、消費電力を大幅に削減することができる。
【００２３】
続いて、一致線充電制御回路２８は、エントリ構成設定ブロック１４から供給されるエントリ代表セグメント信号ＥＳ＜３：０＞、論理セグメント−物理セグメント変換回路１６から供給される検索対象物理セグメント指示信号ＰＳＳ＜３：０＞、およびタイミング発生回路１８から供給される検索動作タイミング信号ＰＨＡＳＥに基づいて、一致線充電回路２９の動作を制御するための制御信号を発生する。
【００２４】
なお、検索ビット線ドライバ制御回路２５、検索ビット線ドライバ２６、一致線充電制御回路２８についても一例を挙げて後述する。
【００２５】
続いて、ＣＡＭ装置１０において、エントリ構成設定ブロック１４および論理セグメント−物理セグメント変換回路１６は、このように４つの物理セグメント０〜３のメモリブロック２２から構成されたメモリアレイ１２を論理的に再構成する機能を実現する。
【００２６】
本実施形態の場合、図２の概念図に示すように、１ワードで１エントリを構成した場合（図２（ａ））、全ての物理セグメント０〜３が同一の論理セグメント０となる。また、２ワードを連結して１エントリを構成した場合（図２（ｂ））、物理セグメント０，２が論理セグメント０、物理セグメント１，３が論理セグメント１となり、４ワードを連結して１エントリを構成した場合（図２（ｃ））、物理セグメント０〜３がそれぞれ論理セグメント０〜３となる。
【００２７】
ここで、エントリ構成設定ブロック１４は、アドレスの連続した何個のワードを連結して１エントリを構成するのかを設定するブロックである。この設定値に基づいて、エントリ代表セグメント信号ＥＳ＜３：０＞が出力される。
【００２８】
図３は、エントリ構成とエントリ代表セグメント信号との間の関係を表す一実施形態の表である。本実施形態の場合、同図の表１に示すように、エントリ構成設定ブロック１４により、１ワードで１エントリを構成した場合、エントリ代表セグメント信号ＥＳ＜３：０＞＝‘１１１１’が出力され、物理セグメント０〜３全てのメモリブロック２２がエントリ代表物理セグメントとなる。
【００２９】
また、２ワードを連結して１エントリを構成した場合、エントリ代表セグメント信号ＥＳ＜３：０＞＝‘１０１０’が出力され、物理セグメント３および１のメモリブロック２２がエントリ代表物理セグメントとなる。また、４ワードを連結して１エントリを構成した場合、エントリ代表セグメント信号ＥＳ＜３：０＞＝‘１０００’が出力され、物理セグメント３のメモリブロック２２がエントリ代表物理セグメントとなる。
【００３０】
続いて、論理セグメント−物理セグメント変換回路１６は、エントリ構成設定ブロック１４の設定に応じて、ＣＡＭ装置１０の外部から供給される検索対象論理セグメント信号ＬＳＳ＜１：０＞を物理セグメント番号に変換した検索対象物理セグメント信号ＰＳＳ＜３：０＞を出力する。この検索対象物理セグメント信号は、各々対応する物理セグメントのメモリブロック２２の検索ビット線ドライバ制御回路２５および一致線充電制御回路２８に供給される。
【００３１】
図４は、エントリ構成および検索対象論理セグメント信号と検索対象物理セグメント信号との間の関係を表す一実施形態の表である。本実施形態の場合、同図の表２に示すように、１ワードで１エントリを構成した場合、検索対象論理セグメント信号ＬＳＳ＜１：０＞＝‘００’により論理セグメント０が指定されると、検索対象物理セグメント信号ＰＳＳ＜３：０＞＝‘１１１１’が出力され、物理セグメント０〜３全てのメモリブロック２２が検索対象となる。
【００３２】
また、２ワードを連結して１エントリを構成した場合、検索対象論理セグメント信号ＬＳＳ＜１：０＞＝‘００’により論理セグメント０が指定されると、検索対象物理セグメント信号ＰＳＳ＜３：０＞＝‘０１０１’が出力され、物理セグメント０，２のメモリブロック２２が検索対象となる。また、検索対象論理セグメント信号ＬＳＳ＜１：０＞＝‘０１’により論理セグメント１が指定されると、検索対象物理セグメント信号ＰＳＳ＜３：０＞＝‘１０１０’が出力され、物理セグメント１，３のメモリブロック２２が検索対象となる。
【００３３】
また、４ワードを連結して１エントリを構成した場合、検索対象論理セグメント信号ＬＳＳ＜１：０＞＝‘００’により論理セグメント０が指定されると、検索対象物理セグメント信号ＰＳＳ＜３：０＞＝‘０００１’が出力され、物理セグメント０のメモリブロック２２が検索対象となる。以下同様に、検索対象論理セグメント信号ＬＳＳ＜１：０＞＝‘０１’、‘１０’および‘１１’によりそれぞれ論理セグメント１，２，３が指定されると、検索対象物理セグメント信号ＰＳＳ＜３：０＞＝‘００１０’、‘０１００’および‘１０００’が出力され、それぞれ物理セグメント１，２，３のメモリブロック２２が検索対象となる。
【００３４】
続いて、ＣＡＭ装置１０において、タイミング発生回路１８は、前述の検索動作タイミング信号の他、一致線ＭＬ上に出力される結果を保持するタイミングを指示する一致フラグ制御信号、次に述べる優先順位エンコーダ２０に供給されるエンコード開始信号等を発生する。タイミング発生回路１８により発生された各種の信号は、各々対応する部位へ供給される。なお、図１では、図面の煩雑さを避けるために、一致フラグ制御信号、エンコード開始信号等の接続は省略してある。
【００３５】
最後に、優先順位エンコーダ２０は、所定の優先順位付けに従って、一致が検出されたワードのアドレスをエンコードして出力する。優先順位エンコーダ２０には、後述する全てのワードのエントリ一致出力が入力されており、タイミング発生回路１８からエンコード開始信号が入力されると、例えば最も優先順位の高いワードのアドレスが出力される。複数ワードを連結して１エントリを構成した場合、エントリ代表ワードのアドレスが出力される。
【００３６】
次に、１ワード回路２４について説明する。
【００３７】
図５は、１ワード回路の一実施形態の構成概略図である。
同図に示すように、１ワード回路２４は、前述の通り、一致線充電回路２９と、ＣＡＭワード３０と、ワードロジック３２とを備えている。なお、図面の煩雑さを避けるために、図５では一致線充電回路２９の記載を省略しているが、その詳細は図６に示してある。
【００３８】
１ワード回路２４において、まず、一致線充電回路２９は、一致線充電制御回路２８から供給される制御信号の制御に従い、一致検索動作時（一致検索が開始される前の状態）に一致線ＭＬを所定の中間電位に充電する、または常にローレベルに固定する。
【００３９】
一致線充電回路２９は、図６に一例を示すように、プリチャージ用のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５６と、キャパシタ５８と、イコライズ用のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）６０と、ディスチャージ用のＮＭＯＳ６２とを備えている。
【００４０】
プリチャージ用のＰＭＯＳ５６は電源と内部ノードＡとの間に接続され、ディスチャージ用のＮＭＯＳ６２は、一致線ＭＬとグランドとの間に接続されている。また、キャパシタ５８は内部ノードＡとグランドとの間に接続され、イコライズ用のＮＭＯＳ６０は、内部ノードＡと一致線ＭＬとの間に接続されている。
【００４１】
また、メモリブロック２２に含まれている全ての１ワード回路２４の一致線充電回路２９のプリチャージ用のＰＭＯＳ５６のゲートにはプリチャージ信号ＭＰＣＮが共通に入力されている。同様に、メモリブロック２２に含まれている全ての１ワード回路２４の一致線充電回路２９のディスチャージ用のＮＭＯＳ６２のゲートにはディスチャージ信号ＭＤＣが共通に入力され、イコライズ用のＮＭＯＳ６０のゲートには一致線イコライズ信号ＭＥＱが共通に入力されている。
【００４２】
上記信号ＭＰＣＮ，ＭＤＣ，ＭＥＱは、一致線充電制御回路２８から供給される制御信号である。なお、一致線充電回路２９の動作については、一致線充電制御回路２８の動作と共に後述する。
【００４３】
続いて、ＣＡＭワード３０は、１ワード分のｍ＋１ビットのデータを記憶し、記憶されたデータと検索データとの一致検索を行って、その一致検出結果を一致線に出力するもので、ｍ＋１ビットのＣＡＭセル３４を備えている。前述の通り、ｍ＋１ビットのＣＡＭセルのうち、１ビットはエンプティビットであり、残りのｍビットはデータビットである。
【００４４】
ＣＡＭセル３４は、本実施形態の場合、図７に示すように、不一致検出型のＣＡＭセルである。このＣＡＭセル３４は、１ビットのデータを記憶する記憶セル３６と、この記憶セル３６に記憶された記憶データと検索ビット線ＫＤおよびその反転検索ビット線ＫＤＮ上にドライブされる検索データとを比較して、その一致検出結果を一致線ＭＬ上に出力する一致検出論理回路３８とを備えている。
【００４５】
図示例の記憶セル３６は、従来公知のＳＲＡＭセルであるから、ここではその構成の詳細説明は省略する。記憶セル３６では、ワード線ＷＬの制御により、データビット線ＢＬとその反転データビット線ＢＬＮを介してデータのリードライトが行われる。
【００４６】
一致検出論理回路３８は、４つのＮＭＯＳ４０，４２，４４，４６を備えている。ＮＭＯＳ４０，４２は、一致線ＭＬとグランド線との間に直列に接続され、そのゲートは、それぞれ記憶セル３６の出力端子Ｄおよび反転検索ビット線ＫＤＮに接続されている。また、ＮＭＯＳ４４，４６も一致線ＭＬとグランド線との間に直列に接続され、そのゲートは、それぞれ記憶セル３６の反転出力端子ＤＮおよび検索データ線ＫＤに接続されている。
【００４７】
ＣＡＭセル３４では、詳細は後述するが、一致検索を行う前に、あらかじめ検索ビット線対ＫＤ，ＫＤＮが共に電源電位とグランド電位との間の中間電位とされ、かつ一致線ＭＬはグランド電位とされる。
【００４８】
一致検索時に、一致線ＭＬは一旦中間電位をとる検索データＩＤ（データ１、データ０、マスク状態）に応じて、検索ビット線対ＫＤ，ＫＤＮがそれぞれ１０，０１，００にドライブされると、記憶セル３６に記憶された記憶データＤと検索ビット線対ＫＤ，ＫＤＮの状態に応じて、ＮＭＯＳ４０，４２，４４，４６のオンオフが決定される。その結果、一致線ＭＬは、不一致の場合にはディスチャージされ、一致の場合には中間電位の状態に保持される。
【００４９】
なお、ＣＡＭセル３４は、データビット線対ＢＬ，ＢＬＮと検索ビット線対ＫＤ，ＫＤＮとがそれぞれ独立に配線されているものであれば、不一致検出型のものでも一致検出型のものでもよく、１ビットのデータを記憶する従来公知の各種のＳＲＡＭセル、ＤＲＡＭセル、ＲＯＭセルが利用可能である。また、図示例では、データビット線対ＢＬ，ＢＬＮをドライブするデータビット線ドライバは省略してあるが、これも従来公知のものが利用可能である。
【００５０】
また、ＣＡＭワード３０としては、ＣＡＭワード３０を構成するｍ＋１ビットのＣＡＭセル３４の全て、すなわちエンプティビットとデータビットの全てにおいて一致が検出された場合にのみ、一致線ＭＬは中間電位の状態に保持され、１ビットでも不一致が存在すると、一致線ＭＬはディスチャージされる。
【００５１】
エンプティビットのみを検索する場合、全てのデータビット用の検索ビット線対ＫＤ，ＫＤＮが共に０とされ、全てのデータビットがマスクされてエンプティビットのみの検索が行われる。また、データビットのみを検索する場合、同様にエンプティビット用の検索ビット線対ＫＤ，ＫＤＮが共に０とされ、エンプティビットがマスクされてデータビットのみの検索が行われる。
【００５２】
続いて、１ワード回路２４において、ワードロジック３２は、本実施形態の場合、ＣＡＭワード３０から一致線ＭＬ上に出力される結果を一致フラグＭＴに変換するバッファ４７と、一致フラグＭＴを保持する一致フラグレジスタ４８と、複数ワードの一致フラグを連結するためのＡＮＤチェーンを構成するＡＮＤゲート５０およびＯＲゲート５２と、エントリの検索結果（エントリ一致出力）を出力するためのエントリ一致出力回路となるＡＮＤゲート５４とを備えている。
【００５３】
ここで、一致フラグレジスタ４８のデータ入力端子Ｄには、ＣＡＭワード３０から一致線ＭＬ上に出力される検索結果をバッファ４７により増幅された信号が入力され、そのデータラッチ制御端子には、タイミング発生回路１８から出力される一致フラグ制御信号が入力されている。図示例の場合、一致フラグ制御信号が入力されると、その立上りエッジにより、バッファ４７の出力が一致フラグレジスタ４８に取り込まれる。
【００５４】
ＡＮＤチェーンを構成するＡＮＤゲート５０の一方の入力端子には一致フラグレジスタ４８の出力Ｑが入力され、その他方の入力端子には、隣接するワードのＡＮＤチェーン出力が入力される。従って、このＡＮＤゲート５０からは、このワードの一致フラグレジスタ４８からの出力が論理‘１’すなわち一致であり、かつ、隣接するワードのＡＮＤチェーン出力が論理‘１’すなわち一致の場合に論理‘１’が出力される。
【００５５】
ＡＮＤチェーン出力を発生するＯＲゲート５２の一方の入力端子にはＡＮＤゲート５０の出力が入力され、その他方の入力端子には、エントリ構成設定ブロック１４からエントリ代表セグメント信号ＥＳが入力される。このエントリ代表セグメント信号ＥＳは、エントリを代表するワード（エントリ代表ワード）を指示する信号であり、エントリ代表ワードである場合には論理‘１’、代表ワードでない場合には論理‘０’とされる。
【００５６】
本実施形態では、複数ワードを連結して１エントリを構成した場合、そのエントリを構成する最大アドレスのワードが含まれる物理セグメントをエントリ代表セグメントとする。従って、検索結果の一致アドレスとして、このエントリ代表セグメントのメモリブロック２２に含まれるワードのアドレスが出力される。なお、エントリを構成する最小アドレスのワードをエントリ代表ワードとしたい場合、ＡＮＤチェーンの向きを反対にすればよい。
【００５７】
このように構成されたＡＮＤチェーン出力は、このワードがエントリ代表ワードではない場合、一致フラグのＡＮＤ結果が出力され、次のワードでのＡＮＤ検索のために提供される。一方、エントリ代表ワードである場合には、ＡＮＤ結果に係わらず論理‘１’が出力され、次のワードとは切り離される。このように、ＡＮＤチェーンは、エントリ代表ワードを境にして論理的に区切られることになる。
【００５８】
エントリ一致出力回路となるＡＮＤゲート５４の一方の入力端子にはＡＮＤゲート５０の出力が接続され、その他方の入力端子には、エントリ代表セグメント信号ＥＳが接続される。従って、エントリ一致出力として、ＡＮＤゲート５４からは、このワードがエントリ代表ワードである場合、エントリを構成する複数ワードの一致フラグのＡＮＤ結果が出力され、エントリ代表ワードでない場合には不一致を示す論理‘０’が出力される。
【００５９】
前述の通り、ＣＡＭ装置１０では、１ワード回路２４を複数（本実施形態では最大４個まで）連結して１エントリを構成することができる。一例として、以下、２ワードを連結して１エントリを構成した場合を例に挙げて説明する。
【００６０】
図８は、２ワードを連結して１エントリを構成した場合の１ワード回路の一実施形態の構成概略図である。前述の通り、本実施形態では、ワードｉおよびワードｉ＋１で１エントリを構成し、ワードｉ＋１がエントリ代表ワードとなる。すなわち、ワードｉ，ｉ＋１に入力されるエントリ代表セグメント信号ＥＳは、それぞれ論理‘０’および論理‘１’に設定される。
【００６１】
また、ワードｉ−１は別のエントリのエントリ代表ワードであるため、ワードｉのＡＮＤチェーン入力は論理‘１’となる。その結果、図８に示すように、ワードｉ，ｉ＋１を論理的に接続するＡＮＤチェーンが形成され、ワードｉの一致フラグレジスタ４８に保持された一致フラグは、ＡＮＤチェーンを介してワードｉ＋１に伝搬され、エントリ一致出力として、ワードｉ＋１からワードｉ，ｉ＋１の一致フラグのＡＮＤ結果が出力される。
【００６２】
以下、図８の概略図を参照しながら、２ワードを連結して１エントリを構成した場合の検索動作について説明する。
【００６３】
まず、一連のＡＮＤ検索結果をエントリ代表ワードに正しく伝搬させるために、初期化手段（図示省略）により、全ての一致フラグレジスタ４８を初期化して一致の状態とする。なお、本実施形態のように、不一致検出型のＣＡＭセル３４を使用した場合、検索対象外の物理セグメントのメモリブロック２２では、全ての一致線は初期状態である一致の状態を保持しているので、初回検索時に、バッファ４７の出力を一致フラグレジスタ４８に取り込むように構成してもよい。
【００６４】
１回目の検索の場合、検索データに応じて、検索対象となる物理セグメントのメモリブロック２２、本実施形態では、ワードｉが含まれる物理セグメントのメモリブロック２２の検索ビット線対ＫＤ，ＫＤＮのみがドライブされ、検索対象外の物理セグメントのメモリブロック２２、すなわちワードｉ＋１が含まれる物理セグメントのメモリブロック２２の検索ビット線対ＫＤ，ＫＤＮはスタンバイ状態（本実施形態の場合、ＫＤ，ＫＤＮともに中間電位）とされる。
【００６５】
これにより、検索対象のワードｉでは、ＣＡＭワード３０に記憶された記憶データと検索データとの検索が同時に行われ、各々対応する一致線ＭＬ上に比較結果が出力される。なお、検索対象外のワードｉ＋１の一致フラグは初期状態である一致の状態に保持される。その後、一致線ＭＬの状態が確定したタイミングで双方の一致フラグ制御信号にデータ取り込みパルスが与えられ、一致フラグが各々対応する一致フラグレジスタ４８に保持される。
【００６６】
続いて、２回目の検索（ＡＮＤ検索）では、１回目の検索の場合と同様、検索対象のワードｉ＋１が含まれる物理セグメントのメモリブロック２２の検索ビット線対ＫＤ，ＫＤＮのみが、検索データに応じてドライブされる。その後、一致線ＭＬの状態が確定したタイミングで、検索対象のワードｉ＋１の一致フラグ制御信号にのみデータ取り込みパルスが与えられ、一致フラグは、各々対応する一致フラグレジスタ４８に保持される。
【００６７】
その結果、エントリ代表ワードｉ＋１からは、エントリ一致出力としてＡＮＤ検索結果が出力され、優先順位エンコーダ２０により、所定の優先順位付けに従って、各エントリ代表ワードのアドレスが出力される。
【００６８】
このように、上記１ワード回路２４を複数連結し、検索ビット線対ＫＤ，ＫＤＮおよび一致フラグレジスタ４８のデータ取り込みを独立に制御することにより、検索する順番によらず正しいＡＮＤ検索結果を得ることができる。また、実際に検索対象のワードの検索ビット線対ＫＤ，ＫＤＮおよび一致線ＭＬのみがドライブされ、検索対象外のワードの検索ビット線対ＫＤ，ＫＤＮおよび一致線ＭＬはドライブされないので、従来のワード連結機能を持つＣＡＭ装置と比べて大幅に消費電力を削減することができる。
【００６９】
なお、複数のワードを連結して１エントリを構成した場合、どの順番で検索を行ってもよい。
【００７０】
次に、本実施形態の検索ビット線ドライバ制御回路２５と検索ビット線ドライバ２６について説明する。
【００７１】
検索ビット線ドライバ制御回路２５は、図９に一例を示すように、ＣＡＭワード３０のエンプティビット用の検索ビット線ドライバ制御回路２５ａとデータビット用の検索ビット線ドライバ制御回路２５ｂとを備えている。
【００７２】
まず、エンプティビット用の検索ビット線ドライバ制御回路２５ａは、ＮＡＮＤゲート６４，６６と、遅延素子６８と、ＯＲゲート７０と、ＮＯＲゲート７２と、ＡＮＤゲート７４とを備えている。
【００７３】
ＮＡＮＤゲート６４には信号ＥＳ，ＰＨＡＳＥが入力され、ＮＡＮＤゲート６４からは信号ＫＤＤＣが出力されている。同様に、ＮＡＮＤゲート６６には信号ＥＳ，ＰＨＡＳＥが入力されている。また、ＯＲゲート７０、ＮＯＲゲート７２およびＡＮＤゲート７４の一方の入力端子にはＮＡＮＤゲート６６の出力が共通に入力され、その他方の入力端子には、遅延素子６８を介してＮＡＮＤゲート６６の出力が共通に入力されている。また、ＯＲゲート７０、ＮＯＲゲート７２およびＡＮＤゲート７４からは、それぞれ信号ＫＤＤＲＮ，ＫＤＤＲおよびＫＤＥＱが出力されている。
【００７４】
一方、データビット用の検索ビット線ドライバ制御回路２５ｂは、インバータ７６と、ＡＮＤゲート７８と、ＮＡＮＤゲート８０と、遅延素子８２と、ＯＲゲート８４と、ＮＯＲゲート８６と、ＡＮＤゲート８８とを備えている。
【００７５】
ＡＮＤゲート７８には、信号ＥＳ，ＰＨＡＳＥの他、インバータ７６を介して信号ＰＳＳが入力され、ＡＮＤゲート７８からは信号ＫＤＤＣが出力されている。ＮＡＮＤゲート８０には信号ＰＨＡＳＥ，ＰＳＳが入力されている。また、ＯＲゲート８４、ＮＯＲゲート８６およびＡＮＤゲート８８の一方の入力端子にはＮＡＮＤゲート８０の出力が共通に入力され、その他方の入力端子には、遅延素子８２を介してＮＡＮＤゲート８０の出力が共通に入力されている。また、ＯＲゲート８４、ＮＯＲゲート８６およびＡＮＤゲート８８からは、それぞれ信号ＫＤＤＲＮ，ＫＤＤＲおよびＫＤＥＱが出力されている。
【００７６】
また、検索ビット線ドライバ２６は、図７に一例を示すように、検索ビット線ＫＤ用ドライバ９０ａと、反転検索ビット線ＫＤＮ用ドライバ９０ｂと、イコライズ用のＮＭＯＳ９２とを備えている。
【００７７】
まず、検索ビット線ＫＤ用ドライバ９０ａは、ＮＡＮＤゲート９４と、ＮＯＲゲート９６と、ＯＲゲート９８と、ＰＭＯＳ１００と、ＮＭＯＳ１０２とを備えている。
【００７８】
ＮＡＮＤゲート９４には信号ＫＤＤＲ，ＩＤが入力されている。ＮＯＲゲート９６の２つの入力端子には信号ＫＤＤＲＮ，ＩＤが入力され、ＯＲゲート９８には、信号ＫＤＤＣおよびＡＮＤゲート９６の出力が入力されている。ＰＭＯＳ１００およびＮＭＯＳ１０２のソースはそれぞれ電源およびグランドに接続され、そのゲートには、それぞれＮＡＮＤゲート９４の出力およびＯＲゲート９８の出力が入力されている。また、ＰＭＯＳ１００およびＮＭＯＳ１０２のドレインは検索ビット線ＫＤに共通に接続されている。
【００７９】
一方、反転検索ビット線ＫＤＮ用ドライバ９０ｂの構成は、検索ビット線ＫＤ用ドライバ９０ａにおいて、検索ビット線ＫＤが検索ビット線ＫＤＮに、また、信号ＩＤがＩＤＮに変更されている点を除いて同じであるから、同一の構成要素に同一の符号を付してその説明を省略する。また、イコライズ用のＮＭＯＳ９２は、検索ビット線対ＫＤ，ＫＤＮとの間に接続され、そのゲートには信号ＫＤＥＱが入力されている。
【００８０】
検索ビット線ＫＤ＜ｍ：０＞とその反転検索ビット線ＫＤＮ＜ｍ：０＞は、図７に示すように、各々対応する物理セグメントのメモリブロック２２に含まれる全ての１ワード回路のＣＡＭワード３０を構成するｍ＋１ビットのＣＡＭセルに対してそれぞれ共通に接続されている。
【００８１】
以下、検索ビット線ドライバ制御回路２５と検索ビット線ドライバ２６の動作を説明する。
【００８２】
エンプティビット用の検索ビット線ドライバ制御回路２５ａでは、図９に示すように、信号ＥＳがローレベルの場合、すなわちエントリ代表セグメントのメモリブロック２２ではない場合、ＮＡＮＤゲート６４の出力、すなわち信号ＫＤＤＣは信号ＰＨＡＳＥに係わらずハイレベルになる。同様に、ＮＡＮＤゲート６６の出力信号もハイレベルとなり、信号ＫＤＤＲＮはハイレベル、信号ＫＤＤＲはローレベル、信号ＫＤＥＱはハイレベルになる。
【００８３】
この場合、検索ビット線ドライバ２６では、図７に示すように、信号ＫＤＤＲのローレベルによりＮＡＮＤゲート９４の出力がハイレベルとなってＰＭＯＳ１００はオフする。また、信号ＫＤＤＣのハイレベルによりＯＲゲート９８の出力がハイレベルとなってＮＭＯＳ１０２がオンする。また、信号ＫＤＥＱのハイレベルによりＮＭＯＳ９２がオンし、検索ビット線対ＫＤ，ＫＤＮが電気的に接続されて同電位のローレベル（グランド電位）になる。
【００８４】
すなわち、エントリ代表セグメントのメモリブロック２２ではない場合、図１１の表３に示すように、エンプティビット用の検索ビット線対ＫＤ，ＫＤＮは同電位のローレベルとなる。本実施形態では、エントリ代表ワードのエンプティビットがエントリの有効無効を表す。このため、エントリ代表セグメントではないメモリブロック２２に含まれるワードのエンプティビットの検索ビット線はローレベルとされ（すなわち、マスク状態とされ）、検索が行われない。
【００８５】
一方、信号ＥＳがハイレベルの場合、すなわちエントリ代表セグメントのメモリブロック２２である場合には、検索動作が行われていないスタンバイ期間中、すなわち信号ＰＨＡＳＥがローレベルの期間中の動作は信号ＥＳがローレベルの場合と同じである。検索期間中、すなわち信号ＰＨＡＳＥがハイレベルの期間中は、信号ＫＤＤＣおよびＮＡＮＤゲートの出力は共にハイレベルになる。
【００８６】
従って、信号ＫＤＤＲＮは、信号ＰＨＡＳＥがハイレベルとなってから遅延素子６８による遅延時間の後にローレベルとなり、信号ＰＨＡＳＥがローレベルに戻るタイミングでハイレベルに戻る。また、信号ＫＤＤＲは、信号ＫＤＤＲを反転したハイレベルのパルスとなる。信号ＫＤＥＱは、信号ＰＨＡＳＥがハイレベルになるタイミングでローレベルとなり、信号ＰＨＡＳＥがローレベルとなってから遅延素子６８による遅延時間の後にハイレベルに戻る。
【００８７】
この場合、検索ビット線ドライバ２６では、信号ＫＤＥＱがローレベルの期間は、ＮＭＯＳ９２がオフして検索ビット線対ＫＤ，ＫＤＮが電気的に分離される。また、信号ＫＤＤＣがローレベル、信号ＫＤＤＲがハイレベル、信号ＫＤＤＲＮがローレベルの期間は、ＮＡＮＤゲート９４およびＯＲゲート９８を介し、検索データＩＤとその反転検索データＩＤＮに従ってＰＭＯＳ１００およびＮＭＯＳ１０２がオンオフする。
【００８８】
すなわち、エントリ代表セグメントのメモリブロック２２である場合、スタンバイ期間中は、エンプティビット用の検索ビット対ＫＤ，ＫＤＮは同電位のローレベル（グランド電位）（マスク状態）となる。また、検索期間中は、エンプティビット用の検索ビット線対ＫＤ，ＫＤＮは、検索データＩＤとその反転検索データＩＤＮに応じて一方がハイレベル（電源電位）、他方がローレベル（グランド電位）に駆動され、エンプティビットと検索データとの検索動作が行われる（図１１の表３におけるエンプティビットの通常動作）。
【００８９】
続いて、データビット用の検索ビット線ドライバ制御回路２５ｂにおいて、信号ＰＳＳがハイレベルの場合、すなわち検索対象の物理セグメントのメモリブロックである場合、インバータの出力がローレベルとなり、ＡＮＤゲートの出力、すなわち信号ＫＤＤＣは、信号ＥＳ，ＰＨＡＳＥに係わらずローレベルとなる。
【００９０】
この場合、スタンバイ期間中、すなわち信号ＰＨＡＳＥがローレベルの期間中は、ＮＡＮＤゲート８０の出力がハイレベルとなり、信号ＫＤＤＲＮはハイレベル、信号ＫＤＤＲはローレベル、信号ＫＤＥＱはハイレベルになる。
【００９１】
従って、検索ビット線ドライバ２６では、信号ＫＤＥＱのハイレベルにより、ＮＭＯＳ９２がオンして検索ビット線対ＫＤ，ＫＤＮとが電気的に接続される。また、信号ＫＤＤＲのローレベルによりＮＡＮＤゲート９４の出力がハイレベルとなってＰＭＯＳ１００がオフし、信号ＫＤＤＲＮのハイレベルおよび信号ＫＤＤＣのローレベルによりＮＯＲゲート９６の出力がローレベル、ＯＲゲート９８の出力もローレベルとなってＮＭＯＳ１０２もオフする。
【００９２】
すなわち、検索対象の物理セグメントのメモリブロック２２である場合、スタンバイ期間中は、データビット用の検索ビット線対ＫＤ，ＫＤＮは同電位の中間電位となる。
【００９３】
なお、検索期間中は、検索対象の物理セグメントのメモリブロック２２では、検索ビット線対ＫＤ，ＫＤＮは、一方がハイレベル（電源電位）、他方がローレベル（グランド電位）とされる。このため、スタンバイ期間中に、検索ビット線対ＫＤ，ＫＤＮをドライブするＰＭＯＳ１００およびＮＭＯＳ１０２をオフとし、かつＮＭＯＳ９２によって検索ビット線対ＫＤ，ＫＤＮを電気的に接続することにより両者を同電位の中間電位とすることができる。
【００９４】
一方、信号ＰＳＳがハイレベルの場合、検索期間中、すなわち信号ＰＨＡＳＥがハイレベルの期間中は、ＮＡＮＤゲート８０の出力がローレベルになる。
【００９５】
従って、信号ＫＤＤＲＮは、信号ＰＨＡＳＥがハイレベルとなってから遅延素子８２による遅延時間の後にローレベルとなり、信号ＰＨＡＳＥがローレベルに戻るタイミングでハイレベルに戻る。また、信号ＫＤＤＲは、信号ＰＨＡＳＥを反転したハイレベルのパルスとなる。信号ＫＤＥＱは、信号ＰＨＡＳＥがハイレベルになるタイミングでローレベルとなり、信号ＰＨＡＳＥがローレベルとなってから遅延素子８２による遅延時間の後にハイレベルに戻る。
【００９６】
この場合、検索ビット線ドライバ２６では、信号ＫＤＥＱがローレベルの期間は、ＮＭＯＳ９２がオフして検索ビット線対ＫＤ，ＫＤＮが電気的に分離される。また、信号ＫＤＤＣがローレベル、信号ＫＤＤＲがハイレベル、信号ＫＤＤＲＮがローレベルの期間は、ＮＡＮＤゲート９４およびＯＲゲート９８を介し、検索データＩＤとその反転検索データＩＤＮに従ってＰＭＯＳ１００およびＮＭＯＳ１０２がオンオフする。
【００９７】
すなわち、検索対象の物理セグメントのメモリブロック２２である場合、検索期間中は、データビット用の検索ビット線対ＫＤ，ＫＤＮは、検索データＩＤとその反転検索データＩＤＮに応じて、一方がハイレベル（電源電位）、他方がローレベル（グランド電位）に駆動され、データビットと検索データとの一致検索動作が行われる（図１１の表３におけるデータビットの通常動作）。
【００９８】
一方、信号ＰＳＳがローレベルの場合、すなわち検索対象の物理セグメントのメモリブロック２２ではない場合に、信号ＥＳがローレベル、すなわちエントリ代表セグメントのメモリブロック２２ではない場合、ＡＮＤゲート７８の出力、すなわち信号ＫＤＤＣは信号ＰＨＡＳＥに係わらずローレベルになる。また、ＮＡＮＤゲート８０の出力信号はハイレベルとなり、信号ＫＤＤＲＮはハイレベル、信号ＫＤＤＲはローレベル、信号ＫＤＥＱはハイレベルになる。
【００９９】
この場合、検索ビット線ドライバ２６では、信号ＫＤＤＲのローレベルにより、ＮＡＮＤゲート９４の出力がハイレベルとなってＰＭＯＳ１００はオフする。また、信号ＫＤＤＲＮのハイレベルによりＮＯＲゲート９６の出力がローレベル、信号ＫＤＤＣのローレベルによりＯＲゲート９８の出力がローレベルとなってＮＭＯＳ１０２もオフする。また、信号ＫＤＥＱのハイレベルによりＮＭＯＳ９２がオンし、データビット用の検索ビット線対ＫＤ，ＫＤＮが電気的に接続される。
【０１００】
すなわち、図１１の表３に示すように、検索対象の物理セグメントのメモリブロック２２ではなく、エントリ代表セグメントのメモリブロック２２でもない場合、データビット用の検索ビット線対ＫＤ，ＫＤＮは同電位の中間電位になる。
【０１０１】
一方、信号ＰＳＳがローレベルで信号ＥＳがハイレベル、すなわち検索対象の物理セグメントのメモリブロック２２ではなく、エントリ代表セグメントのメモリブロック２２である場合、スタンバイ期間中、すなわち信号ＰＨＡＳＥがローレベルの期間中は、図１２のタイミングチャートに一例を示すように、信号ＫＤＤＣはローレベルになる。また、ＮＡＮＤゲート８０の出力はハイレベルとなり、信号ＫＤＤＲＮはハイレベル、信号ＫＤＤＲはローレベル、信号ＫＤＥＱはハイレベルとなる。
【０１０２】
この場合の動作は、信号ＰＳＳがハイレベル、すなわち検索対象の物理セグメントのメモリブロック２２におけるスタンバイ期間中の動作と同じである。すなわち、データビット用の検索ビット線対ＫＤ，ＫＤＮは同電位の中間電位となる。
【０１０３】
信号ＰＳＳがローレベルで信号ＥＳがハイレベルの場合、検索期間中、すなわち信号ＰＨＡＳＥがハイレベルの期間中は、図１２のタイミングチャートに示すように、信号ＫＤＤＣはハイレベルになる。また、ＮＡＮＤゲート８０の出力は、信号ＰＨＡＳＥに係わらずハイレベルとなり、従って、信号ＫＤＤＲＮはハイレベル、信号ＫＤＤＲはローレベル、信号ＫＤＥＱはハイレベルとなる。
【０１０４】
この場合、検索ビット線ドライバ２６では、信号ＫＤＥＱのハイレベルによりＮＭＯＳ９２がオンして、検索ビット線対ＫＤ，ＫＤＮは電気的に接続される。また、信号ＫＤＤＲのローレベルによりＮＡＮＤゲート９４の出力がハイレベルとなってＰＭＯＳ１００はオフする。また、信号ＫＤＤＣのハイレベルによりＯＲゲート９８の出力がハイレベルとなってＮＭＯＳ１０２がオンする。
【０１０５】
すなわち、検索対象の物理セグメントのメモリブロック２２ではなく、エントリ代表セグメントのメモリブロック２２である場合、図１１の表３に示すように、また、図１２のタイミングチャートに示すように、データビット線用の検索ビット線対ＫＤ，ＫＤＮは同電位のローレベル（グランド電位）（マスク状態）に固定される。この場合、検索対象ではないので、データビットはマスクされるが、エンプティビットはエントリの有効無効を表すので検索対象とされる。
【０１０６】
以上のように、検索ビット線対ＫＤ，ＫＤＮをスタンバイ期間中に同電位の中間電位とし、検索開始時に、検索データに応じて、一方を中間電位から電源電位に、他方を中間電位からグランド電位までドライブすることにより、検索ビット線対ＫＤ，ＫＤＮをスタンバイ期間中に電源電位とグランド電位との間でフル振幅させた場合と比べて大幅に消費電力を削減することができると共に、検索動作時には高速に検索を行うことができる。
【０１０７】
次に、本実施形態の一致線充電制御回路２８について説明する。
【０１０８】
一致線充電制御回路２８は、図１０に一例を示すように、ＯＲゲート１０４と、ＮＡＮＤゲート１０６と、遅延素子１０８と、ＮＯＲゲート１１０と、ＡＮＤゲート１１２と、ＮＡＮＤゲート１１４とを備えている。
【０１０９】
ＯＲゲート１０４には信号ＰＳＳ，ＥＳが入力され、ＮＡＮＤゲート１０６には信号ＰＨＡＳＥおよびＯＲゲート１０４の出力が入力されている。ＮＯＲゲート１１０、ＡＮＤゲート１１２およびＮＡＮＤゲート１１４の一方の入力端子にはＮＡＮＤゲート１０６の出力が共通に入力され、その他方の入力端子には、遅延素子１０８を介してＮＡＮＤゲート１０６の出力が共通に入力されている。
【０１１０】
以下、一致線充電制御回路２８と一致線充電回路２９の動作を説明する。
【０１１１】
一致線充電制御回路２８において、信号ＥＳおよび信号ＰＳＳがローレベルの場合、すなわちエントリ代表セグメントのメモリブロック２２でも検索対象の物理セグメントのメモリブロック２２でもない場合、ＯＲゲート１０４の出力がローレベルとなって、ＮＡＮＤゲート１０６の出力は信号ＰＨＡＳＥに係わらずハイレベルとなり、信号ＭＥＱはローレベル、信号ＭＤＣはハイレベル、信号ＭＰＣＮはローレベルとなる。
【０１１２】
この場合、一致線充電回路２９では、信号ＭＥＱのローレベルによりＮＭＯＳ６０がオフして、内部ノードＡと一致線ＭＬとが電気的に分離される。また、信号ＭＰＣＮのローレベルによりＰＭＯＳ５６がオンして内部ノードＡがプリチャージされ、キャパシタ５８に所定量の電荷が充電される。また、信号ＭＤＣのハイレベルによりＮＭＯＳ６２がオンして、一致線ＭＬはグランド電位までディスチャージされ、ローレベルに固定される。
【０１１３】
すなわち、エントリ代表セグメントのメモリブロック２２でも検索対象の物理セグメントのメモリブロック２２でもない場合、図１１の表３に示すように、一致線ＭＬはローレベル（グランド電位）に固定される。この場合、エントリ代表セグメントのメモリワード２２でもなく、検索対象の物理セグメントのメモリワード２２でもないため、一致線ＭＬをローレベルに固定することで、消費電力を極力抑えることができる。
【０１１４】
一方、信号ＥＳまたは信号ＰＳＳがハイレベル、すなわちエントリ代表セグメントのメモリブロック２２であるか、または検索対象物理セグメントのメモリブロック２２である場合に、まず、スタンバイ期間中、すなわち信号ＰＨＡＳＥがローレベルの期間中の動作は、信号ＥＳおよび信号ＰＳＳがローレベルの場合、すなわちエントリ代表セグメントのメモリブロック２２でも検索対象の物理セグメントのメモリブロック２２でもない場合の動作と同じである。
【０１１５】
また、信号ＥＳまたは信号ＰＳＳがハイレベルの場合に、検索期間中は、信号ＰＨＡＳＥがハイレベルの期間中にＮＡＮＤゲート１０６の出力がローレベルとなる。
【０１１６】
従って、信号ＭＥＱは、信号ＰＨＡＳＥがハイレベルとなってから遅延素子１０８による遅延時間の後にハイレベルとなり、信号ＰＨＡＳＥがローレベルに戻るタイミングでローレベルに戻る。また、信号ＭＤＣは、信号ＰＨＡＳＥがハイレベルになるタイミングでローレベルとなり、信号ＰＨＡＳＥがローレベルとなってから遅延素子１０８による遅延時間の後にハイレベルに戻る。信号ＭＰＣＮは、信号ＭＤＣを反転したハイレベルのパルスとなる。
【０１１７】
この場合、一致線充電回路２９では、信号ＭＰＣＮのハイレベルによりＰＭＯＳ５６がオフして内部ノードＡのプリチャージが停止されると共に、信号ＭＤＣのローレベルによりＮＭＯＳ６２がオフして一致線ＭＬのディスチャージが停止される。その後、信号ＭＥＱのハイレベルによりＮＭＯＳ６０がオンして内部ノードＡと一致線ＭＬが電気的に接続され、キャパシタ５８に充電されている電荷が内部ノードＡと一致線ＭＬとの間で分割され、一致線ＭＬは所定の中間電位となる。
【０１１８】
すなわち、一致線ＭＬは、検索動作時（一致線ＭＬ上に一致フラグが出力される前の状態）には所定の中間電位に充電される（図１１の表３における一致線の通常動作）。検索の結果、一致線ＭＬは、本実施形態の場合、図１２のタイミングチャートに示すように、不一致の場合にはグランド電位までディスチャージされ、一致の場合には中間電位の状態に保持される。
【０１１９】
以上のように、検索動作時に一致線ＭＬを中間電位とすることにより、検索動作時に一致線ＭＬを電源電位とし、電源電位とグランド電位との間でフル振幅させた場合と比べて大幅に消費電力を削減することができる。なお、一致線ＭＬの中間電位は、図５に示す１ワード回路２４のバッファ４７により増幅される。なお、一致線ＭＬの中間電位は、バッファ４７の論理しきい値の電圧レベルＶＲ（図１２のタイミングチャート参照）を超えている必要がある。
【０１２０】
上記実施形態では、１エントリを最大４ワードまで連結して構成可能な例を挙げて説明したが、本発明はこれに限定されず、何ワードを連結して１エントリを構成するように設定可能としてもよい。また、検索ビット線対をスタンバイ期間中に中間電位とすることと、一致線を検索動作時に中間電位とすることは、これらは同時に実施するようにしてもよいし、それぞれ個別に実施するようにしてもよい。
【０１２１】
また、上記実施形態では、ＣＡＭワードを構成するＣＡＭセルの１ビットを使用してエンプティビットを構成しているが、エンプティビットをＣＡＭセルで構成することは必須ではない。例えば、エンプティビットを従来公知の記憶素子で構成し、ＣＡＭワードから出力される一致フラグと記憶素子から出力されるエンプティビットとの論理をとって、ＣＡＭワードまたはエントリが有効なものか無効なものかを判断するようにしてもよい。
【０１２２】
また、上記実施形態では、エントリ代表セグメントのメモリブロック２２に含まれるワードのエンプティビットが、エントリの有効無効を表すエンプティビットとして用いられる例を挙げて説明したが、これも限定されず、それぞれのワードのエンプティビットが、それぞれのワードの有効無効を表すものとし、１つのエントリを構成する複数のワードのエンプティビットが全て有効を表す場合にエントリが有効であると判断するように回路を構成してもよい。
【０１２３】
従って、検索ビット線ドライバ制御回路２５、検索ビット線ドライバ２６、一致線充電制御回路２８、一致線充電回路２９、ワードロジック３２等の具体的な回路構成は何ら図示例のものに限定されるわけではなく、必要とする機能に応じて適宜設計されるべきものである。また、ワード連結機能も上記実施形態のものに限定されず、本発明は、従来公知のワード連結機能を持つＣＡＭ装置に適用可能である。
【０１２４】
また、上記実施形態では、スタンバイ期間中は検索ビット線対ＫＤ，ＫＤＮを共に中間電位とし、検索期間中には、検索データに応じて、一方を電源電位とし、かつ他方をグランド電位としている。しかし、本発明はこれに限定されず、検索期間中に、検索ビット線対ＫＤ，ＫＤＮの一方を中間電位より高い電位とし、他方を中間電位より低い電位とすればよい。ただし、上記中間電位より高い電位は、例えば図７に示すＣＡＭセル３４の一致検出論理回路３８の構成の場合、ＮＭＯＳ４２，４６のしきい値の電位よりも高い電位とする必要がある。同様に、上記中間電位より低い電位は、ＮＭＯＳ４２，４６のしきい値の電位よりも低い電位とする必要がある。
【０１２５】
本発明は、基本的に以上のようなものである。
以上、本発明の連想メモリ装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【０１２６】
【発明の効果】
以上詳細に説明した様に、本発明の連想メモリ装置は、検索が行われていないスタンバイ期間中は、検索ビット線対を電源電位とグランド電位との間の中間電位とし、検索期間中は、検索しようとするデータに応じて、検索ビット線対の一方を電源電位、かつ他方をグランド電位にドライブするのと、検索の開始時に、メモリワードに記憶されたデータと検索しようとするデータとの検索結果が出力される一致線を、電源電位とグランド電位との間の中間電位とするのとのうちの少なくとも一方を行うようにしたものである。
これにより、本発明の連想メモリ装置によれば、スタンバイ期間中の検索ビット線対の電圧振幅を小さくできるため、ワード連結をするしないに関係なく、検索ビット線対における消費電力を大幅に削減することができる。同様に、検索開始時の一致線の電圧振幅も小さくできるため、一致線における消費電力を大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明の連想メモリ装置の一実施形態の構成概略図である。
【図２】（ａ）、（ｂ）および（ｃ）は、物理セグメントと論理セグメントとの間の関係を表す一実施形態の概念図である。
【図３】エントリ構成とエントリ代表セグメント信号との間の関係を表す一実施形態の表である。
【図４】エントリ構成および検索対象論理セグメント信号と検索対象物理セグメント信号との間の関係を表す一実施形態の表である。
【図５】１ワード回路の一実施形態の構成概略図である。
【図６】一致線充電回路の一実施形態の構成概略図である。
【図７】検索ビット線ドライバおよびＣＡＭセルの一実施形態の構成概略図である。
【図８】２ワードを連結して１エントリを構成した場合の１ワード回路の一実施形態の構成概略図である。
【図９】検索ビット線ドライバ制御回路の一実施形態の構成概略図である。
【図１０】一致線充電制御回路の一実施形態の構成概略図である。
【図１１】ワード連結をした場合の検索ビット線および一致線の状態を表す一実施形態の表である。
【図１２】本発明の連想メモリ装置の動作を表す一実施形態のタイミングチャートである。
【符号の説明】
１０ ＣＡＭ装置
１２ メモリアレイ
１４ エントリ構成設定ブロック
１６ 論理セグメント−物理セグメント変換回路
１８ タイミング発生回路
２０ 優先順位エンコーダ
２２ メモリブロック
２４ １ワード回路
２５ 検索ビット線ドライバ制御回路
２５ａ エンプティビット用の検索ビット線ドライバ制御回路
２５ｂ データビット用の検索ビット線ドライバ制御回路
２６ 検索ビット線ドライバ
２８ 一致線充電制御回路
２９ 一致線充電回路
３０ ＣＡＭワード
３２ ワードロジック
３４ ＣＡＭセル
３６ 記憶セル
３８ 一致検出論理回路
４０，４２，４４，４６，６０，６２，９２，１０２ Ｎ型ＭＯＳトランジスタ
４７ バッファ
４８ 一致フラグレジスタ
５０，５４，７４，７８，８８，１１２ ＡＮＤゲート
５２，７０，８４，９８，１０４ ＯＲゲート
５６，１００ Ｐ型ＭＯＳトランジスタ
５８ キャパシタ
６４，６６，８０，９４，１０６，１１４ ＮＡＮＤゲート
６８，８２，１０８ 遅延素子
７２，８６，９６，１１０ ＮＯＲゲート
７６ インバータ
９０ａ 検索ビット線用ドライバ
９０ｂ 反転検索ビット線用ドライバ
【発明の属する技術分野】
本発明は、複数のメモリワードを連結して１つのエントリを構成するワード連結機能を持つ連想メモリ装置において、その消費電力を削減するための技術分野に関するものである。
【０００２】
【従来の技術】
連想メモリ（Ａｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ）装置は、内容アドレス式メモリ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）装置とも呼ばれているように、あらかじめ連想メモリ（以下、ＣＡＭという）装置のそれぞれのメモリワードにデータ（以下、記憶データという）を記憶しておき、検索しようとするデータ（以下、検索データという）と一致する記憶データが記憶されているメモリワードのアドレスを出力することが可能なものである。
【０００３】
ＣＡＭ装置では、基本的に全てのメモリワードで同時に検索が行われる。この時、電力の大部分は、それぞれのメモリセルに対して検索データを供給するための検索ビット線対と、一致検索の結果が出力される一致線で消費される。従って、ＣＡＭ装置の大容量化に伴い、検索ビット線対と一致線を共に、電源電位とグランド電位との間でフル振幅させると消費電力が非常に大きくなるという問題が発生する。
【０００４】
また、本出願人に係わる特許文献１のＣＡＭ装置のように、複数のメモリワードを連結して１つのエントリを構成するワード連結機能を持つＣＡＭ装置が知られている。特許文献１のＣＡＭ装置は、メモリアレイを、エントリを構成する複数のメモリワードの各々に対応した複数のメモリブロックに分割し、検索を行うに際して、検索対象のメモリブロックにおいてのみ、検索ビット線対をドライブするようにしたものである。
【０００５】
これにより、特許文献１のＣＡＭ装置では、ワード連結を行った場合にその消費電力を大幅に削減することが可能である。しかし、特許文献１のＣＡＭ装置においても、検索ビット線対と一致線を共に、電源電位とグランド電位との間でフル振幅させている。このため、ワード連結を行わない場合は、ＣＡＭ装置の大容量化に伴い、従来のＣＡＭ装置の場合と同様に、検索ビット線対および一致線における消費電力が大きくなるという問題が発生する。
【０００６】
【特許文献１】
特開２００２−１９７８７３号公報
【０００７】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、検索動作時の検索ビット線対と一致線における消費電力を削減することができる、ワード連結機能を持つ連想メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、１つのメモリワードもしくは複数のメモリワードを連結して構成される複数のエントリを含むメモリアレイを備え、
前記メモリワードを構成する各々のメモリセルに対して、データのリードライトを行うためのデータビット線対と検索しようとするデータを供給するための検索ビット線対とがそれぞれ独立に配設された連想メモリ装置であって、
検索が行われていないスタンバイ期間中は、前記検索ビット線対を電源電位とグランド電位との間の中間電位とし、検索期間中は、前記検索しようとするデータに応じて、前記検索ビット線対の一方を前記中間電位より高い電位に、かつ他方を前記中間電位より低い電位にドライブする検索ビット線対のドライブ手段と、
検索の開始時に、前記メモリワードに記憶されたデータと検索しようとするデータとの検索結果が出力される一致線を、電源電位とグランド電位との間の中間電位とする一致線の充電手段とのうちの少なくとも一方を備える連想メモリ装置を提供するものである。
【０００９】
ここで、前記メモリワードが、検索の対象となるデータを保持する少なくとも１ビットのメモリセルと、前記データビットが検索の対象となる有効なビットか検索の対象とならない無効なビットかを表すフラグを保持する少なくとも１ビットのメモリセルとを含み、
複数の前記メモリワードを連結して前記エントリを構成した場合に、当該エントリの代表となるエントリ代表ワードのエンプティビットが、前記エントリが検索の対象となる有効なものか検索の対象とならない無効なものかを表す上記に記載の連想メモリ装置であって、
前記検索ビット線対のドライブ手段は、前記メモリワードが前記エントリ代表ワードではない場合、エンプティビット用の検索ビット線対をマスク状態とし、
前記メモリワードが前記エントリ代表ワードである場合、スタンバイ期間中は、前記エンプティビット用の検索ビット線対をマスク状態とし、検索期間中は、前記エンプティビット用の検索ビット線対をエンプティビット用の検索データに応じてドライブするのが好ましい。
【００１０】
また、前記メモリワードが、検索の対象となるデータを保持する少なくとも１ビットのメモリセルと、前記データビットが検索の対象となる有効なビットか検索の対象とならない無効なビットかを表すフラグを保持する少なくとも１ビットのメモリセルとを含み、
複数の前記メモリワードを連結して前記エントリを構成した場合に、当該エントリの代表となるエントリ代表ワードのエンプティビットが、前記エントリが検索の対象となる有効なものか検索の対象とならない無効なものかを表す上記に記載の連想メモリ装置であって、
前記検索ビット線対のドライブ手段は、前記メモリワードが検索対象である場合、スタンバイ期間中は、データビット用の検索ビット線対を電源電位とグランド電位との間の中間電位とし、検索期間中は、前記データビット用の検索ビット線対をデータビット用の検索データに応じてドライブし、
前記メモリワードが検索対象ではなく、かつ前記エントリ代表ワードである場合、前記データビット用の検索ビット線対をマスク状態とし、前記メモリワードが検索対象ではなく、かつ前記エントリ代表ワードでもない場合、前記データビット用の検索ビット線対を電源電位とグランド電位との間の中間電位とするのが好ましい。
【００１１】
また、前記メモリワードが、検索の対象となるデータを保持する少なくとも１ビットのメモリセルと、前記データビットが検索の対象となる有効なビットか検索の対象とならない無効なビットかを表すフラグを保持する少なくとも１ビットのメモリセルとを含み、
複数の前記メモリワードを連結して前記エントリを構成した場合に、当該エントリの代表となるエントリ代表ワードのエンプティビットが、前記エントリが検索の対象となる有効なものか検索の対象とならない無効なものかを表す上記に記載の連想メモリ装置であって、
前記一致線の充電手段は、前記メモリワードが検索対象ではなく、かつ前記エントリ代表ワードでもない場合、前記一致線をグランド電位とし、
前記メモリワードが検索対象であるか、または前記エントリ代表ワードである場合、前記一致線を電源電位とグランド電位との間の中間電位に充電するのが好ましい。
【００１２】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の連想メモリ装置を詳細に説明する。
【００１３】
図１は、本発明の連想メモリ装置の一実施形態の構成概略図である。同図に示すＣＡＭ装置１０は、１ワードで、もしくは２ワードまたは４ワードを連結（最大４ワードまで連結可能）して１つのエントリを構成するワード連結機能を持つものであり、メモリアレイ１２と、エントリ構成設定ブロック１４と、論理セグメント−物理セグメント変換回路１６と、タイミング発生回路１８と、優先順位エンコーダ２０とを備えている。
【００１４】
ＣＡＭ装置１０において、まず、メモリアレイ１２は、それぞれＮ（Ｎ＝１，２，３，…）ワードからなる４つ（少なくとも最大連結ワード数分以上）のメモリブロック２２を備えている。すなわち、メモリアレイ１２全体では４Ｎワードを備えている。従って、ＣＡＭ装置１０では、１つのエントリが１ワード、２ワードおよび４ワードで構成された場合の総エントリ数は、それぞれ４Ｎ個、２Ｎ個およびＮ個となる。
【００１５】
メモリアレイ１２の各ワードは、それぞれアドレス４ｎ，４ｎ＋１，４ｎ＋２，４ｎ＋３（ｎ＝０，１，２，…）で指定される。本実施形態では、アドレス４ｎ（０，４，８，…）で指定されるＮワードを含むメモリブロック２２を物理セグメント０とし、同様に、アドレス４ｎ＋１（１，５，９，…）、４ｎ＋２（２，６，１０，…）、４ｎ＋３（３，７，１１，…）で指定されるＮワードを含むメモリブロック２２をそれぞれ物理セグメント１，２，３とする。
【００１６】
各々のメモリブロック２２は、Ｎワード分の１ワード回路２４と、検索ビット線ドライバ制御回路２５と、検索ビット線ドライバ２６と、一致線充電制御回路２８とを備えている。
【００１７】
メモリブロック２２において、まず、各々の１ワード回路２４は、それぞれ１ワード分のデータを記憶し、記憶データと検索データとの一致検索を行って、その一致不一致の一致検索結果（一致フラグ）を出力するものであり、一致線充電回路２９と、ｍ＋１ビットのＣＡＭセルからなるＣＡＭワード３０と、このＣＡＭワード３０から一致線ＭＬ上に出力される検索結果を処理するワードロジック３２とを備えている。
【００１８】
ここで、ＣＡＭワード３０のｍ＋１ビットのＣＡＭセルのうちのｍビットは、検索対象となる有効なデータが記憶されるビット（データビット）である。また、残りの１ビットは、ＣＡＭワード３０に記憶されたデータビットが検索対象となる有効なデータなのか、検索対象とはならない無効なデータなのかを示すフラグが記憶されるビット（エンプティビット）である。なお、この１ワード回路２４については一例を挙げて後述する。
【００１９】
続いて、検索ビット線ドライバ制御回路２５は、エントリ構成設定ブロック１４から供給されるエントリ代表セグメント信号ＥＳ＜３：０＞、論理セグメント−物理セグメント変換回路１６から供給される検索対象物理セグメント指示信号ＰＳＳ＜３：０＞、およびタイミング発生回路１８から供給される検索動作タイミング信号ＰＨＡＳＥに基づいて、検索ビット線ドライバ２６の動作を制御するための制御信号を発生する。
【００２０】
ここで、エントリ代表セグメント信号ＥＳは、エントリの代表となる物理セグメント（エントリ代表セグメント）のメモリブロック２２を指定する信号である。検索対象物理セグメント指示信号ＰＳＳは、検索対象の物理セグメントのメモリブロック２２を指示する信号である。なお、エントリ代表セグメント信号ＥＳおよび検索対象物理セグメント指示信号の詳細は後述する。また、検索動作タイミング信号ＰＨＡＳＥは、検索動作を開始および終了するタイミングを指示する信号である。
【００２１】
検索ビット線ドライバ２６は、検索ビット線ドライバ制御回路２５から供給される制御信号の制御に従い、各々対応する物理セグメントのメモリブロック２２の検索ビット線対を同電位のローレベルまたは中間電位とする、あるいはＣＡＭ装置１０の外部から供給される検索データに基づいて、検索ビット線対のうちの一方を中間電位より高い電位、例えば電源電位とし、他方を中間電位より低い電位、例えばグランド電位にドライブする。
【００２２】
ＣＡＭ装置１０では、メモリブロック２２毎に検索ビット線ドライバ制御回路２５と検索ビット線ドライバ２６を設けているので、メモリブロック２２毎に検索ビット線対のドライブを制御することができる。従って、複数ワードを連結して１エントリを構成した場合、検索対象の物理セグメントのメモリブロック２２の検索ビット線対のみをドライブすることができるため、消費電力を大幅に削減することができる。
【００２３】
続いて、一致線充電制御回路２８は、エントリ構成設定ブロック１４から供給されるエントリ代表セグメント信号ＥＳ＜３：０＞、論理セグメント−物理セグメント変換回路１６から供給される検索対象物理セグメント指示信号ＰＳＳ＜３：０＞、およびタイミング発生回路１８から供給される検索動作タイミング信号ＰＨＡＳＥに基づいて、一致線充電回路２９の動作を制御するための制御信号を発生する。
【００２４】
なお、検索ビット線ドライバ制御回路２５、検索ビット線ドライバ２６、一致線充電制御回路２８についても一例を挙げて後述する。
【００２５】
続いて、ＣＡＭ装置１０において、エントリ構成設定ブロック１４および論理セグメント−物理セグメント変換回路１６は、このように４つの物理セグメント０〜３のメモリブロック２２から構成されたメモリアレイ１２を論理的に再構成する機能を実現する。
【００２６】
本実施形態の場合、図２の概念図に示すように、１ワードで１エントリを構成した場合（図２（ａ））、全ての物理セグメント０〜３が同一の論理セグメント０となる。また、２ワードを連結して１エントリを構成した場合（図２（ｂ））、物理セグメント０，２が論理セグメント０、物理セグメント１，３が論理セグメント１となり、４ワードを連結して１エントリを構成した場合（図２（ｃ））、物理セグメント０〜３がそれぞれ論理セグメント０〜３となる。
【００２７】
ここで、エントリ構成設定ブロック１４は、アドレスの連続した何個のワードを連結して１エントリを構成するのかを設定するブロックである。この設定値に基づいて、エントリ代表セグメント信号ＥＳ＜３：０＞が出力される。
【００２８】
図３は、エントリ構成とエントリ代表セグメント信号との間の関係を表す一実施形態の表である。本実施形態の場合、同図の表１に示すように、エントリ構成設定ブロック１４により、１ワードで１エントリを構成した場合、エントリ代表セグメント信号ＥＳ＜３：０＞＝‘１１１１’が出力され、物理セグメント０〜３全てのメモリブロック２２がエントリ代表物理セグメントとなる。
【００２９】
また、２ワードを連結して１エントリを構成した場合、エントリ代表セグメント信号ＥＳ＜３：０＞＝‘１０１０’が出力され、物理セグメント３および１のメモリブロック２２がエントリ代表物理セグメントとなる。また、４ワードを連結して１エントリを構成した場合、エントリ代表セグメント信号ＥＳ＜３：０＞＝‘１０００’が出力され、物理セグメント３のメモリブロック２２がエントリ代表物理セグメントとなる。
【００３０】
続いて、論理セグメント−物理セグメント変換回路１６は、エントリ構成設定ブロック１４の設定に応じて、ＣＡＭ装置１０の外部から供給される検索対象論理セグメント信号ＬＳＳ＜１：０＞を物理セグメント番号に変換した検索対象物理セグメント信号ＰＳＳ＜３：０＞を出力する。この検索対象物理セグメント信号は、各々対応する物理セグメントのメモリブロック２２の検索ビット線ドライバ制御回路２５および一致線充電制御回路２８に供給される。
【００３１】
図４は、エントリ構成および検索対象論理セグメント信号と検索対象物理セグメント信号との間の関係を表す一実施形態の表である。本実施形態の場合、同図の表２に示すように、１ワードで１エントリを構成した場合、検索対象論理セグメント信号ＬＳＳ＜１：０＞＝‘００’により論理セグメント０が指定されると、検索対象物理セグメント信号ＰＳＳ＜３：０＞＝‘１１１１’が出力され、物理セグメント０〜３全てのメモリブロック２２が検索対象となる。
【００３２】
また、２ワードを連結して１エントリを構成した場合、検索対象論理セグメント信号ＬＳＳ＜１：０＞＝‘００’により論理セグメント０が指定されると、検索対象物理セグメント信号ＰＳＳ＜３：０＞＝‘０１０１’が出力され、物理セグメント０，２のメモリブロック２２が検索対象となる。また、検索対象論理セグメント信号ＬＳＳ＜１：０＞＝‘０１’により論理セグメント１が指定されると、検索対象物理セグメント信号ＰＳＳ＜３：０＞＝‘１０１０’が出力され、物理セグメント１，３のメモリブロック２２が検索対象となる。
【００３３】
また、４ワードを連結して１エントリを構成した場合、検索対象論理セグメント信号ＬＳＳ＜１：０＞＝‘００’により論理セグメント０が指定されると、検索対象物理セグメント信号ＰＳＳ＜３：０＞＝‘０００１’が出力され、物理セグメント０のメモリブロック２２が検索対象となる。以下同様に、検索対象論理セグメント信号ＬＳＳ＜１：０＞＝‘０１’、‘１０’および‘１１’によりそれぞれ論理セグメント１，２，３が指定されると、検索対象物理セグメント信号ＰＳＳ＜３：０＞＝‘００１０’、‘０１００’および‘１０００’が出力され、それぞれ物理セグメント１，２，３のメモリブロック２２が検索対象となる。
【００３４】
続いて、ＣＡＭ装置１０において、タイミング発生回路１８は、前述の検索動作タイミング信号の他、一致線ＭＬ上に出力される結果を保持するタイミングを指示する一致フラグ制御信号、次に述べる優先順位エンコーダ２０に供給されるエンコード開始信号等を発生する。タイミング発生回路１８により発生された各種の信号は、各々対応する部位へ供給される。なお、図１では、図面の煩雑さを避けるために、一致フラグ制御信号、エンコード開始信号等の接続は省略してある。
【００３５】
最後に、優先順位エンコーダ２０は、所定の優先順位付けに従って、一致が検出されたワードのアドレスをエンコードして出力する。優先順位エンコーダ２０には、後述する全てのワードのエントリ一致出力が入力されており、タイミング発生回路１８からエンコード開始信号が入力されると、例えば最も優先順位の高いワードのアドレスが出力される。複数ワードを連結して１エントリを構成した場合、エントリ代表ワードのアドレスが出力される。
【００３６】
次に、１ワード回路２４について説明する。
【００３７】
図５は、１ワード回路の一実施形態の構成概略図である。
同図に示すように、１ワード回路２４は、前述の通り、一致線充電回路２９と、ＣＡＭワード３０と、ワードロジック３２とを備えている。なお、図面の煩雑さを避けるために、図５では一致線充電回路２９の記載を省略しているが、その詳細は図６に示してある。
【００３８】
１ワード回路２４において、まず、一致線充電回路２９は、一致線充電制御回路２８から供給される制御信号の制御に従い、一致検索動作時（一致検索が開始される前の状態）に一致線ＭＬを所定の中間電位に充電する、または常にローレベルに固定する。
【００３９】
一致線充電回路２９は、図６に一例を示すように、プリチャージ用のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５６と、キャパシタ５８と、イコライズ用のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）６０と、ディスチャージ用のＮＭＯＳ６２とを備えている。
【００４０】
プリチャージ用のＰＭＯＳ５６は電源と内部ノードＡとの間に接続され、ディスチャージ用のＮＭＯＳ６２は、一致線ＭＬとグランドとの間に接続されている。また、キャパシタ５８は内部ノードＡとグランドとの間に接続され、イコライズ用のＮＭＯＳ６０は、内部ノードＡと一致線ＭＬとの間に接続されている。
【００４１】
また、メモリブロック２２に含まれている全ての１ワード回路２４の一致線充電回路２９のプリチャージ用のＰＭＯＳ５６のゲートにはプリチャージ信号ＭＰＣＮが共通に入力されている。同様に、メモリブロック２２に含まれている全ての１ワード回路２４の一致線充電回路２９のディスチャージ用のＮＭＯＳ６２のゲートにはディスチャージ信号ＭＤＣが共通に入力され、イコライズ用のＮＭＯＳ６０のゲートには一致線イコライズ信号ＭＥＱが共通に入力されている。
【００４２】
上記信号ＭＰＣＮ，ＭＤＣ，ＭＥＱは、一致線充電制御回路２８から供給される制御信号である。なお、一致線充電回路２９の動作については、一致線充電制御回路２８の動作と共に後述する。
【００４３】
続いて、ＣＡＭワード３０は、１ワード分のｍ＋１ビットのデータを記憶し、記憶されたデータと検索データとの一致検索を行って、その一致検出結果を一致線に出力するもので、ｍ＋１ビットのＣＡＭセル３４を備えている。前述の通り、ｍ＋１ビットのＣＡＭセルのうち、１ビットはエンプティビットであり、残りのｍビットはデータビットである。
【００４４】
ＣＡＭセル３４は、本実施形態の場合、図７に示すように、不一致検出型のＣＡＭセルである。このＣＡＭセル３４は、１ビットのデータを記憶する記憶セル３６と、この記憶セル３６に記憶された記憶データと検索ビット線ＫＤおよびその反転検索ビット線ＫＤＮ上にドライブされる検索データとを比較して、その一致検出結果を一致線ＭＬ上に出力する一致検出論理回路３８とを備えている。
【００４５】
図示例の記憶セル３６は、従来公知のＳＲＡＭセルであるから、ここではその構成の詳細説明は省略する。記憶セル３６では、ワード線ＷＬの制御により、データビット線ＢＬとその反転データビット線ＢＬＮを介してデータのリードライトが行われる。
【００４６】
一致検出論理回路３８は、４つのＮＭＯＳ４０，４２，４４，４６を備えている。ＮＭＯＳ４０，４２は、一致線ＭＬとグランド線との間に直列に接続され、そのゲートは、それぞれ記憶セル３６の出力端子Ｄおよび反転検索ビット線ＫＤＮに接続されている。また、ＮＭＯＳ４４，４６も一致線ＭＬとグランド線との間に直列に接続され、そのゲートは、それぞれ記憶セル３６の反転出力端子ＤＮおよび検索データ線ＫＤに接続されている。
【００４７】
ＣＡＭセル３４では、詳細は後述するが、一致検索を行う前に、あらかじめ検索ビット線対ＫＤ，ＫＤＮが共に電源電位とグランド電位との間の中間電位とされ、かつ一致線ＭＬはグランド電位とされる。
【００４８】
一致検索時に、一致線ＭＬは一旦中間電位をとる検索データＩＤ（データ１、データ０、マスク状態）に応じて、検索ビット線対ＫＤ，ＫＤＮがそれぞれ１０，０１，００にドライブされると、記憶セル３６に記憶された記憶データＤと検索ビット線対ＫＤ，ＫＤＮの状態に応じて、ＮＭＯＳ４０，４２，４４，４６のオンオフが決定される。その結果、一致線ＭＬは、不一致の場合にはディスチャージされ、一致の場合には中間電位の状態に保持される。
【００４９】
なお、ＣＡＭセル３４は、データビット線対ＢＬ，ＢＬＮと検索ビット線対ＫＤ，ＫＤＮとがそれぞれ独立に配線されているものであれば、不一致検出型のものでも一致検出型のものでもよく、１ビットのデータを記憶する従来公知の各種のＳＲＡＭセル、ＤＲＡＭセル、ＲＯＭセルが利用可能である。また、図示例では、データビット線対ＢＬ，ＢＬＮをドライブするデータビット線ドライバは省略してあるが、これも従来公知のものが利用可能である。
【００５０】
また、ＣＡＭワード３０としては、ＣＡＭワード３０を構成するｍ＋１ビットのＣＡＭセル３４の全て、すなわちエンプティビットとデータビットの全てにおいて一致が検出された場合にのみ、一致線ＭＬは中間電位の状態に保持され、１ビットでも不一致が存在すると、一致線ＭＬはディスチャージされる。
【００５１】
エンプティビットのみを検索する場合、全てのデータビット用の検索ビット線対ＫＤ，ＫＤＮが共に０とされ、全てのデータビットがマスクされてエンプティビットのみの検索が行われる。また、データビットのみを検索する場合、同様にエンプティビット用の検索ビット線対ＫＤ，ＫＤＮが共に０とされ、エンプティビットがマスクされてデータビットのみの検索が行われる。
【００５２】
続いて、１ワード回路２４において、ワードロジック３２は、本実施形態の場合、ＣＡＭワード３０から一致線ＭＬ上に出力される結果を一致フラグＭＴに変換するバッファ４７と、一致フラグＭＴを保持する一致フラグレジスタ４８と、複数ワードの一致フラグを連結するためのＡＮＤチェーンを構成するＡＮＤゲート５０およびＯＲゲート５２と、エントリの検索結果（エントリ一致出力）を出力するためのエントリ一致出力回路となるＡＮＤゲート５４とを備えている。
【００５３】
ここで、一致フラグレジスタ４８のデータ入力端子Ｄには、ＣＡＭワード３０から一致線ＭＬ上に出力される検索結果をバッファ４７により増幅された信号が入力され、そのデータラッチ制御端子には、タイミング発生回路１８から出力される一致フラグ制御信号が入力されている。図示例の場合、一致フラグ制御信号が入力されると、その立上りエッジにより、バッファ４７の出力が一致フラグレジスタ４８に取り込まれる。
【００５４】
ＡＮＤチェーンを構成するＡＮＤゲート５０の一方の入力端子には一致フラグレジスタ４８の出力Ｑが入力され、その他方の入力端子には、隣接するワードのＡＮＤチェーン出力が入力される。従って、このＡＮＤゲート５０からは、このワードの一致フラグレジスタ４８からの出力が論理‘１’すなわち一致であり、かつ、隣接するワードのＡＮＤチェーン出力が論理‘１’すなわち一致の場合に論理‘１’が出力される。
【００５５】
ＡＮＤチェーン出力を発生するＯＲゲート５２の一方の入力端子にはＡＮＤゲート５０の出力が入力され、その他方の入力端子には、エントリ構成設定ブロック１４からエントリ代表セグメント信号ＥＳが入力される。このエントリ代表セグメント信号ＥＳは、エントリを代表するワード（エントリ代表ワード）を指示する信号であり、エントリ代表ワードである場合には論理‘１’、代表ワードでない場合には論理‘０’とされる。
【００５６】
本実施形態では、複数ワードを連結して１エントリを構成した場合、そのエントリを構成する最大アドレスのワードが含まれる物理セグメントをエントリ代表セグメントとする。従って、検索結果の一致アドレスとして、このエントリ代表セグメントのメモリブロック２２に含まれるワードのアドレスが出力される。なお、エントリを構成する最小アドレスのワードをエントリ代表ワードとしたい場合、ＡＮＤチェーンの向きを反対にすればよい。
【００５７】
このように構成されたＡＮＤチェーン出力は、このワードがエントリ代表ワードではない場合、一致フラグのＡＮＤ結果が出力され、次のワードでのＡＮＤ検索のために提供される。一方、エントリ代表ワードである場合には、ＡＮＤ結果に係わらず論理‘１’が出力され、次のワードとは切り離される。このように、ＡＮＤチェーンは、エントリ代表ワードを境にして論理的に区切られることになる。
【００５８】
エントリ一致出力回路となるＡＮＤゲート５４の一方の入力端子にはＡＮＤゲート５０の出力が接続され、その他方の入力端子には、エントリ代表セグメント信号ＥＳが接続される。従って、エントリ一致出力として、ＡＮＤゲート５４からは、このワードがエントリ代表ワードである場合、エントリを構成する複数ワードの一致フラグのＡＮＤ結果が出力され、エントリ代表ワードでない場合には不一致を示す論理‘０’が出力される。
【００５９】
前述の通り、ＣＡＭ装置１０では、１ワード回路２４を複数（本実施形態では最大４個まで）連結して１エントリを構成することができる。一例として、以下、２ワードを連結して１エントリを構成した場合を例に挙げて説明する。
【００６０】
図８は、２ワードを連結して１エントリを構成した場合の１ワード回路の一実施形態の構成概略図である。前述の通り、本実施形態では、ワードｉおよびワードｉ＋１で１エントリを構成し、ワードｉ＋１がエントリ代表ワードとなる。すなわち、ワードｉ，ｉ＋１に入力されるエントリ代表セグメント信号ＥＳは、それぞれ論理‘０’および論理‘１’に設定される。
【００６１】
また、ワードｉ−１は別のエントリのエントリ代表ワードであるため、ワードｉのＡＮＤチェーン入力は論理‘１’となる。その結果、図８に示すように、ワードｉ，ｉ＋１を論理的に接続するＡＮＤチェーンが形成され、ワードｉの一致フラグレジスタ４８に保持された一致フラグは、ＡＮＤチェーンを介してワードｉ＋１に伝搬され、エントリ一致出力として、ワードｉ＋１からワードｉ，ｉ＋１の一致フラグのＡＮＤ結果が出力される。
【００６２】
以下、図８の概略図を参照しながら、２ワードを連結して１エントリを構成した場合の検索動作について説明する。
【００６３】
まず、一連のＡＮＤ検索結果をエントリ代表ワードに正しく伝搬させるために、初期化手段（図示省略）により、全ての一致フラグレジスタ４８を初期化して一致の状態とする。なお、本実施形態のように、不一致検出型のＣＡＭセル３４を使用した場合、検索対象外の物理セグメントのメモリブロック２２では、全ての一致線は初期状態である一致の状態を保持しているので、初回検索時に、バッファ４７の出力を一致フラグレジスタ４８に取り込むように構成してもよい。
【００６４】
１回目の検索の場合、検索データに応じて、検索対象となる物理セグメントのメモリブロック２２、本実施形態では、ワードｉが含まれる物理セグメントのメモリブロック２２の検索ビット線対ＫＤ，ＫＤＮのみがドライブされ、検索対象外の物理セグメントのメモリブロック２２、すなわちワードｉ＋１が含まれる物理セグメントのメモリブロック２２の検索ビット線対ＫＤ，ＫＤＮはスタンバイ状態（本実施形態の場合、ＫＤ，ＫＤＮともに中間電位）とされる。
【００６５】
これにより、検索対象のワードｉでは、ＣＡＭワード３０に記憶された記憶データと検索データとの検索が同時に行われ、各々対応する一致線ＭＬ上に比較結果が出力される。なお、検索対象外のワードｉ＋１の一致フラグは初期状態である一致の状態に保持される。その後、一致線ＭＬの状態が確定したタイミングで双方の一致フラグ制御信号にデータ取り込みパルスが与えられ、一致フラグが各々対応する一致フラグレジスタ４８に保持される。
【００６６】
続いて、２回目の検索（ＡＮＤ検索）では、１回目の検索の場合と同様、検索対象のワードｉ＋１が含まれる物理セグメントのメモリブロック２２の検索ビット線対ＫＤ，ＫＤＮのみが、検索データに応じてドライブされる。その後、一致線ＭＬの状態が確定したタイミングで、検索対象のワードｉ＋１の一致フラグ制御信号にのみデータ取り込みパルスが与えられ、一致フラグは、各々対応する一致フラグレジスタ４８に保持される。
【００６７】
その結果、エントリ代表ワードｉ＋１からは、エントリ一致出力としてＡＮＤ検索結果が出力され、優先順位エンコーダ２０により、所定の優先順位付けに従って、各エントリ代表ワードのアドレスが出力される。
【００６８】
このように、上記１ワード回路２４を複数連結し、検索ビット線対ＫＤ，ＫＤＮおよび一致フラグレジスタ４８のデータ取り込みを独立に制御することにより、検索する順番によらず正しいＡＮＤ検索結果を得ることができる。また、実際に検索対象のワードの検索ビット線対ＫＤ，ＫＤＮおよび一致線ＭＬのみがドライブされ、検索対象外のワードの検索ビット線対ＫＤ，ＫＤＮおよび一致線ＭＬはドライブされないので、従来のワード連結機能を持つＣＡＭ装置と比べて大幅に消費電力を削減することができる。
【００６９】
なお、複数のワードを連結して１エントリを構成した場合、どの順番で検索を行ってもよい。
【００７０】
次に、本実施形態の検索ビット線ドライバ制御回路２５と検索ビット線ドライバ２６について説明する。
【００７１】
検索ビット線ドライバ制御回路２５は、図９に一例を示すように、ＣＡＭワード３０のエンプティビット用の検索ビット線ドライバ制御回路２５ａとデータビット用の検索ビット線ドライバ制御回路２５ｂとを備えている。
【００７２】
まず、エンプティビット用の検索ビット線ドライバ制御回路２５ａは、ＮＡＮＤゲート６４，６６と、遅延素子６８と、ＯＲゲート７０と、ＮＯＲゲート７２と、ＡＮＤゲート７４とを備えている。
【００７３】
ＮＡＮＤゲート６４には信号ＥＳ，ＰＨＡＳＥが入力され、ＮＡＮＤゲート６４からは信号ＫＤＤＣが出力されている。同様に、ＮＡＮＤゲート６６には信号ＥＳ，ＰＨＡＳＥが入力されている。また、ＯＲゲート７０、ＮＯＲゲート７２およびＡＮＤゲート７４の一方の入力端子にはＮＡＮＤゲート６６の出力が共通に入力され、その他方の入力端子には、遅延素子６８を介してＮＡＮＤゲート６６の出力が共通に入力されている。また、ＯＲゲート７０、ＮＯＲゲート７２およびＡＮＤゲート７４からは、それぞれ信号ＫＤＤＲＮ，ＫＤＤＲおよびＫＤＥＱが出力されている。
【００７４】
一方、データビット用の検索ビット線ドライバ制御回路２５ｂは、インバータ７６と、ＡＮＤゲート７８と、ＮＡＮＤゲート８０と、遅延素子８２と、ＯＲゲート８４と、ＮＯＲゲート８６と、ＡＮＤゲート８８とを備えている。
【００７５】
ＡＮＤゲート７８には、信号ＥＳ，ＰＨＡＳＥの他、インバータ７６を介して信号ＰＳＳが入力され、ＡＮＤゲート７８からは信号ＫＤＤＣが出力されている。ＮＡＮＤゲート８０には信号ＰＨＡＳＥ，ＰＳＳが入力されている。また、ＯＲゲート８４、ＮＯＲゲート８６およびＡＮＤゲート８８の一方の入力端子にはＮＡＮＤゲート８０の出力が共通に入力され、その他方の入力端子には、遅延素子８２を介してＮＡＮＤゲート８０の出力が共通に入力されている。また、ＯＲゲート８４、ＮＯＲゲート８６およびＡＮＤゲート８８からは、それぞれ信号ＫＤＤＲＮ，ＫＤＤＲおよびＫＤＥＱが出力されている。
【００７６】
また、検索ビット線ドライバ２６は、図７に一例を示すように、検索ビット線ＫＤ用ドライバ９０ａと、反転検索ビット線ＫＤＮ用ドライバ９０ｂと、イコライズ用のＮＭＯＳ９２とを備えている。
【００７７】
まず、検索ビット線ＫＤ用ドライバ９０ａは、ＮＡＮＤゲート９４と、ＮＯＲゲート９６と、ＯＲゲート９８と、ＰＭＯＳ１００と、ＮＭＯＳ１０２とを備えている。
【００７８】
ＮＡＮＤゲート９４には信号ＫＤＤＲ，ＩＤが入力されている。ＮＯＲゲート９６の２つの入力端子には信号ＫＤＤＲＮ，ＩＤが入力され、ＯＲゲート９８には、信号ＫＤＤＣおよびＡＮＤゲート９６の出力が入力されている。ＰＭＯＳ１００およびＮＭＯＳ１０２のソースはそれぞれ電源およびグランドに接続され、そのゲートには、それぞれＮＡＮＤゲート９４の出力およびＯＲゲート９８の出力が入力されている。また、ＰＭＯＳ１００およびＮＭＯＳ１０２のドレインは検索ビット線ＫＤに共通に接続されている。
【００７９】
一方、反転検索ビット線ＫＤＮ用ドライバ９０ｂの構成は、検索ビット線ＫＤ用ドライバ９０ａにおいて、検索ビット線ＫＤが検索ビット線ＫＤＮに、また、信号ＩＤがＩＤＮに変更されている点を除いて同じであるから、同一の構成要素に同一の符号を付してその説明を省略する。また、イコライズ用のＮＭＯＳ９２は、検索ビット線対ＫＤ，ＫＤＮとの間に接続され、そのゲートには信号ＫＤＥＱが入力されている。
【００８０】
検索ビット線ＫＤ＜ｍ：０＞とその反転検索ビット線ＫＤＮ＜ｍ：０＞は、図７に示すように、各々対応する物理セグメントのメモリブロック２２に含まれる全ての１ワード回路のＣＡＭワード３０を構成するｍ＋１ビットのＣＡＭセルに対してそれぞれ共通に接続されている。
【００８１】
以下、検索ビット線ドライバ制御回路２５と検索ビット線ドライバ２６の動作を説明する。
【００８２】
エンプティビット用の検索ビット線ドライバ制御回路２５ａでは、図９に示すように、信号ＥＳがローレベルの場合、すなわちエントリ代表セグメントのメモリブロック２２ではない場合、ＮＡＮＤゲート６４の出力、すなわち信号ＫＤＤＣは信号ＰＨＡＳＥに係わらずハイレベルになる。同様に、ＮＡＮＤゲート６６の出力信号もハイレベルとなり、信号ＫＤＤＲＮはハイレベル、信号ＫＤＤＲはローレベル、信号ＫＤＥＱはハイレベルになる。
【００８３】
この場合、検索ビット線ドライバ２６では、図７に示すように、信号ＫＤＤＲのローレベルによりＮＡＮＤゲート９４の出力がハイレベルとなってＰＭＯＳ１００はオフする。また、信号ＫＤＤＣのハイレベルによりＯＲゲート９８の出力がハイレベルとなってＮＭＯＳ１０２がオンする。また、信号ＫＤＥＱのハイレベルによりＮＭＯＳ９２がオンし、検索ビット線対ＫＤ，ＫＤＮが電気的に接続されて同電位のローレベル（グランド電位）になる。
【００８４】
すなわち、エントリ代表セグメントのメモリブロック２２ではない場合、図１１の表３に示すように、エンプティビット用の検索ビット線対ＫＤ，ＫＤＮは同電位のローレベルとなる。本実施形態では、エントリ代表ワードのエンプティビットがエントリの有効無効を表す。このため、エントリ代表セグメントではないメモリブロック２２に含まれるワードのエンプティビットの検索ビット線はローレベルとされ（すなわち、マスク状態とされ）、検索が行われない。
【００８５】
一方、信号ＥＳがハイレベルの場合、すなわちエントリ代表セグメントのメモリブロック２２である場合には、検索動作が行われていないスタンバイ期間中、すなわち信号ＰＨＡＳＥがローレベルの期間中の動作は信号ＥＳがローレベルの場合と同じである。検索期間中、すなわち信号ＰＨＡＳＥがハイレベルの期間中は、信号ＫＤＤＣおよびＮＡＮＤゲートの出力は共にハイレベルになる。
【００８６】
従って、信号ＫＤＤＲＮは、信号ＰＨＡＳＥがハイレベルとなってから遅延素子６８による遅延時間の後にローレベルとなり、信号ＰＨＡＳＥがローレベルに戻るタイミングでハイレベルに戻る。また、信号ＫＤＤＲは、信号ＫＤＤＲを反転したハイレベルのパルスとなる。信号ＫＤＥＱは、信号ＰＨＡＳＥがハイレベルになるタイミングでローレベルとなり、信号ＰＨＡＳＥがローレベルとなってから遅延素子６８による遅延時間の後にハイレベルに戻る。
【００８７】
この場合、検索ビット線ドライバ２６では、信号ＫＤＥＱがローレベルの期間は、ＮＭＯＳ９２がオフして検索ビット線対ＫＤ，ＫＤＮが電気的に分離される。また、信号ＫＤＤＣがローレベル、信号ＫＤＤＲがハイレベル、信号ＫＤＤＲＮがローレベルの期間は、ＮＡＮＤゲート９４およびＯＲゲート９８を介し、検索データＩＤとその反転検索データＩＤＮに従ってＰＭＯＳ１００およびＮＭＯＳ１０２がオンオフする。
【００８８】
すなわち、エントリ代表セグメントのメモリブロック２２である場合、スタンバイ期間中は、エンプティビット用の検索ビット対ＫＤ，ＫＤＮは同電位のローレベル（グランド電位）（マスク状態）となる。また、検索期間中は、エンプティビット用の検索ビット線対ＫＤ，ＫＤＮは、検索データＩＤとその反転検索データＩＤＮに応じて一方がハイレベル（電源電位）、他方がローレベル（グランド電位）に駆動され、エンプティビットと検索データとの検索動作が行われる（図１１の表３におけるエンプティビットの通常動作）。
【００８９】
続いて、データビット用の検索ビット線ドライバ制御回路２５ｂにおいて、信号ＰＳＳがハイレベルの場合、すなわち検索対象の物理セグメントのメモリブロックである場合、インバータの出力がローレベルとなり、ＡＮＤゲートの出力、すなわち信号ＫＤＤＣは、信号ＥＳ，ＰＨＡＳＥに係わらずローレベルとなる。
【００９０】
この場合、スタンバイ期間中、すなわち信号ＰＨＡＳＥがローレベルの期間中は、ＮＡＮＤゲート８０の出力がハイレベルとなり、信号ＫＤＤＲＮはハイレベル、信号ＫＤＤＲはローレベル、信号ＫＤＥＱはハイレベルになる。
【００９１】
従って、検索ビット線ドライバ２６では、信号ＫＤＥＱのハイレベルにより、ＮＭＯＳ９２がオンして検索ビット線対ＫＤ，ＫＤＮとが電気的に接続される。また、信号ＫＤＤＲのローレベルによりＮＡＮＤゲート９４の出力がハイレベルとなってＰＭＯＳ１００がオフし、信号ＫＤＤＲＮのハイレベルおよび信号ＫＤＤＣのローレベルによりＮＯＲゲート９６の出力がローレベル、ＯＲゲート９８の出力もローレベルとなってＮＭＯＳ１０２もオフする。
【００９２】
すなわち、検索対象の物理セグメントのメモリブロック２２である場合、スタンバイ期間中は、データビット用の検索ビット線対ＫＤ，ＫＤＮは同電位の中間電位となる。
【００９３】
なお、検索期間中は、検索対象の物理セグメントのメモリブロック２２では、検索ビット線対ＫＤ，ＫＤＮは、一方がハイレベル（電源電位）、他方がローレベル（グランド電位）とされる。このため、スタンバイ期間中に、検索ビット線対ＫＤ，ＫＤＮをドライブするＰＭＯＳ１００およびＮＭＯＳ１０２をオフとし、かつＮＭＯＳ９２によって検索ビット線対ＫＤ，ＫＤＮを電気的に接続することにより両者を同電位の中間電位とすることができる。
【００９４】
一方、信号ＰＳＳがハイレベルの場合、検索期間中、すなわち信号ＰＨＡＳＥがハイレベルの期間中は、ＮＡＮＤゲート８０の出力がローレベルになる。
【００９５】
従って、信号ＫＤＤＲＮは、信号ＰＨＡＳＥがハイレベルとなってから遅延素子８２による遅延時間の後にローレベルとなり、信号ＰＨＡＳＥがローレベルに戻るタイミングでハイレベルに戻る。また、信号ＫＤＤＲは、信号ＰＨＡＳＥを反転したハイレベルのパルスとなる。信号ＫＤＥＱは、信号ＰＨＡＳＥがハイレベルになるタイミングでローレベルとなり、信号ＰＨＡＳＥがローレベルとなってから遅延素子８２による遅延時間の後にハイレベルに戻る。
【００９６】
この場合、検索ビット線ドライバ２６では、信号ＫＤＥＱがローレベルの期間は、ＮＭＯＳ９２がオフして検索ビット線対ＫＤ，ＫＤＮが電気的に分離される。また、信号ＫＤＤＣがローレベル、信号ＫＤＤＲがハイレベル、信号ＫＤＤＲＮがローレベルの期間は、ＮＡＮＤゲート９４およびＯＲゲート９８を介し、検索データＩＤとその反転検索データＩＤＮに従ってＰＭＯＳ１００およびＮＭＯＳ１０２がオンオフする。
【００９７】
すなわち、検索対象の物理セグメントのメモリブロック２２である場合、検索期間中は、データビット用の検索ビット線対ＫＤ，ＫＤＮは、検索データＩＤとその反転検索データＩＤＮに応じて、一方がハイレベル（電源電位）、他方がローレベル（グランド電位）に駆動され、データビットと検索データとの一致検索動作が行われる（図１１の表３におけるデータビットの通常動作）。
【００９８】
一方、信号ＰＳＳがローレベルの場合、すなわち検索対象の物理セグメントのメモリブロック２２ではない場合に、信号ＥＳがローレベル、すなわちエントリ代表セグメントのメモリブロック２２ではない場合、ＡＮＤゲート７８の出力、すなわち信号ＫＤＤＣは信号ＰＨＡＳＥに係わらずローレベルになる。また、ＮＡＮＤゲート８０の出力信号はハイレベルとなり、信号ＫＤＤＲＮはハイレベル、信号ＫＤＤＲはローレベル、信号ＫＤＥＱはハイレベルになる。
【００９９】
この場合、検索ビット線ドライバ２６では、信号ＫＤＤＲのローレベルにより、ＮＡＮＤゲート９４の出力がハイレベルとなってＰＭＯＳ１００はオフする。また、信号ＫＤＤＲＮのハイレベルによりＮＯＲゲート９６の出力がローレベル、信号ＫＤＤＣのローレベルによりＯＲゲート９８の出力がローレベルとなってＮＭＯＳ１０２もオフする。また、信号ＫＤＥＱのハイレベルによりＮＭＯＳ９２がオンし、データビット用の検索ビット線対ＫＤ，ＫＤＮが電気的に接続される。
【０１００】
すなわち、図１１の表３に示すように、検索対象の物理セグメントのメモリブロック２２ではなく、エントリ代表セグメントのメモリブロック２２でもない場合、データビット用の検索ビット線対ＫＤ，ＫＤＮは同電位の中間電位になる。
【０１０１】
一方、信号ＰＳＳがローレベルで信号ＥＳがハイレベル、すなわち検索対象の物理セグメントのメモリブロック２２ではなく、エントリ代表セグメントのメモリブロック２２である場合、スタンバイ期間中、すなわち信号ＰＨＡＳＥがローレベルの期間中は、図１２のタイミングチャートに一例を示すように、信号ＫＤＤＣはローレベルになる。また、ＮＡＮＤゲート８０の出力はハイレベルとなり、信号ＫＤＤＲＮはハイレベル、信号ＫＤＤＲはローレベル、信号ＫＤＥＱはハイレベルとなる。
【０１０２】
この場合の動作は、信号ＰＳＳがハイレベル、すなわち検索対象の物理セグメントのメモリブロック２２におけるスタンバイ期間中の動作と同じである。すなわち、データビット用の検索ビット線対ＫＤ，ＫＤＮは同電位の中間電位となる。
【０１０３】
信号ＰＳＳがローレベルで信号ＥＳがハイレベルの場合、検索期間中、すなわち信号ＰＨＡＳＥがハイレベルの期間中は、図１２のタイミングチャートに示すように、信号ＫＤＤＣはハイレベルになる。また、ＮＡＮＤゲート８０の出力は、信号ＰＨＡＳＥに係わらずハイレベルとなり、従って、信号ＫＤＤＲＮはハイレベル、信号ＫＤＤＲはローレベル、信号ＫＤＥＱはハイレベルとなる。
【０１０４】
この場合、検索ビット線ドライバ２６では、信号ＫＤＥＱのハイレベルによりＮＭＯＳ９２がオンして、検索ビット線対ＫＤ，ＫＤＮは電気的に接続される。また、信号ＫＤＤＲのローレベルによりＮＡＮＤゲート９４の出力がハイレベルとなってＰＭＯＳ１００はオフする。また、信号ＫＤＤＣのハイレベルによりＯＲゲート９８の出力がハイレベルとなってＮＭＯＳ１０２がオンする。
【０１０５】
すなわち、検索対象の物理セグメントのメモリブロック２２ではなく、エントリ代表セグメントのメモリブロック２２である場合、図１１の表３に示すように、また、図１２のタイミングチャートに示すように、データビット線用の検索ビット線対ＫＤ，ＫＤＮは同電位のローレベル（グランド電位）（マスク状態）に固定される。この場合、検索対象ではないので、データビットはマスクされるが、エンプティビットはエントリの有効無効を表すので検索対象とされる。
【０１０６】
以上のように、検索ビット線対ＫＤ，ＫＤＮをスタンバイ期間中に同電位の中間電位とし、検索開始時に、検索データに応じて、一方を中間電位から電源電位に、他方を中間電位からグランド電位までドライブすることにより、検索ビット線対ＫＤ，ＫＤＮをスタンバイ期間中に電源電位とグランド電位との間でフル振幅させた場合と比べて大幅に消費電力を削減することができると共に、検索動作時には高速に検索を行うことができる。
【０１０７】
次に、本実施形態の一致線充電制御回路２８について説明する。
【０１０８】
一致線充電制御回路２８は、図１０に一例を示すように、ＯＲゲート１０４と、ＮＡＮＤゲート１０６と、遅延素子１０８と、ＮＯＲゲート１１０と、ＡＮＤゲート１１２と、ＮＡＮＤゲート１１４とを備えている。
【０１０９】
ＯＲゲート１０４には信号ＰＳＳ，ＥＳが入力され、ＮＡＮＤゲート１０６には信号ＰＨＡＳＥおよびＯＲゲート１０４の出力が入力されている。ＮＯＲゲート１１０、ＡＮＤゲート１１２およびＮＡＮＤゲート１１４の一方の入力端子にはＮＡＮＤゲート１０６の出力が共通に入力され、その他方の入力端子には、遅延素子１０８を介してＮＡＮＤゲート１０６の出力が共通に入力されている。
【０１１０】
以下、一致線充電制御回路２８と一致線充電回路２９の動作を説明する。
【０１１１】
一致線充電制御回路２８において、信号ＥＳおよび信号ＰＳＳがローレベルの場合、すなわちエントリ代表セグメントのメモリブロック２２でも検索対象の物理セグメントのメモリブロック２２でもない場合、ＯＲゲート１０４の出力がローレベルとなって、ＮＡＮＤゲート１０６の出力は信号ＰＨＡＳＥに係わらずハイレベルとなり、信号ＭＥＱはローレベル、信号ＭＤＣはハイレベル、信号ＭＰＣＮはローレベルとなる。
【０１１２】
この場合、一致線充電回路２９では、信号ＭＥＱのローレベルによりＮＭＯＳ６０がオフして、内部ノードＡと一致線ＭＬとが電気的に分離される。また、信号ＭＰＣＮのローレベルによりＰＭＯＳ５６がオンして内部ノードＡがプリチャージされ、キャパシタ５８に所定量の電荷が充電される。また、信号ＭＤＣのハイレベルによりＮＭＯＳ６２がオンして、一致線ＭＬはグランド電位までディスチャージされ、ローレベルに固定される。
【０１１３】
すなわち、エントリ代表セグメントのメモリブロック２２でも検索対象の物理セグメントのメモリブロック２２でもない場合、図１１の表３に示すように、一致線ＭＬはローレベル（グランド電位）に固定される。この場合、エントリ代表セグメントのメモリワード２２でもなく、検索対象の物理セグメントのメモリワード２２でもないため、一致線ＭＬをローレベルに固定することで、消費電力を極力抑えることができる。
【０１１４】
一方、信号ＥＳまたは信号ＰＳＳがハイレベル、すなわちエントリ代表セグメントのメモリブロック２２であるか、または検索対象物理セグメントのメモリブロック２２である場合に、まず、スタンバイ期間中、すなわち信号ＰＨＡＳＥがローレベルの期間中の動作は、信号ＥＳおよび信号ＰＳＳがローレベルの場合、すなわちエントリ代表セグメントのメモリブロック２２でも検索対象の物理セグメントのメモリブロック２２でもない場合の動作と同じである。
【０１１５】
また、信号ＥＳまたは信号ＰＳＳがハイレベルの場合に、検索期間中は、信号ＰＨＡＳＥがハイレベルの期間中にＮＡＮＤゲート１０６の出力がローレベルとなる。
【０１１６】
従って、信号ＭＥＱは、信号ＰＨＡＳＥがハイレベルとなってから遅延素子１０８による遅延時間の後にハイレベルとなり、信号ＰＨＡＳＥがローレベルに戻るタイミングでローレベルに戻る。また、信号ＭＤＣは、信号ＰＨＡＳＥがハイレベルになるタイミングでローレベルとなり、信号ＰＨＡＳＥがローレベルとなってから遅延素子１０８による遅延時間の後にハイレベルに戻る。信号ＭＰＣＮは、信号ＭＤＣを反転したハイレベルのパルスとなる。
【０１１７】
この場合、一致線充電回路２９では、信号ＭＰＣＮのハイレベルによりＰＭＯＳ５６がオフして内部ノードＡのプリチャージが停止されると共に、信号ＭＤＣのローレベルによりＮＭＯＳ６２がオフして一致線ＭＬのディスチャージが停止される。その後、信号ＭＥＱのハイレベルによりＮＭＯＳ６０がオンして内部ノードＡと一致線ＭＬが電気的に接続され、キャパシタ５８に充電されている電荷が内部ノードＡと一致線ＭＬとの間で分割され、一致線ＭＬは所定の中間電位となる。
【０１１８】
すなわち、一致線ＭＬは、検索動作時（一致線ＭＬ上に一致フラグが出力される前の状態）には所定の中間電位に充電される（図１１の表３における一致線の通常動作）。検索の結果、一致線ＭＬは、本実施形態の場合、図１２のタイミングチャートに示すように、不一致の場合にはグランド電位までディスチャージされ、一致の場合には中間電位の状態に保持される。
【０１１９】
以上のように、検索動作時に一致線ＭＬを中間電位とすることにより、検索動作時に一致線ＭＬを電源電位とし、電源電位とグランド電位との間でフル振幅させた場合と比べて大幅に消費電力を削減することができる。なお、一致線ＭＬの中間電位は、図５に示す１ワード回路２４のバッファ４７により増幅される。なお、一致線ＭＬの中間電位は、バッファ４７の論理しきい値の電圧レベルＶＲ（図１２のタイミングチャート参照）を超えている必要がある。
【０１２０】
上記実施形態では、１エントリを最大４ワードまで連結して構成可能な例を挙げて説明したが、本発明はこれに限定されず、何ワードを連結して１エントリを構成するように設定可能としてもよい。また、検索ビット線対をスタンバイ期間中に中間電位とすることと、一致線を検索動作時に中間電位とすることは、これらは同時に実施するようにしてもよいし、それぞれ個別に実施するようにしてもよい。
【０１２１】
また、上記実施形態では、ＣＡＭワードを構成するＣＡＭセルの１ビットを使用してエンプティビットを構成しているが、エンプティビットをＣＡＭセルで構成することは必須ではない。例えば、エンプティビットを従来公知の記憶素子で構成し、ＣＡＭワードから出力される一致フラグと記憶素子から出力されるエンプティビットとの論理をとって、ＣＡＭワードまたはエントリが有効なものか無効なものかを判断するようにしてもよい。
【０１２２】
また、上記実施形態では、エントリ代表セグメントのメモリブロック２２に含まれるワードのエンプティビットが、エントリの有効無効を表すエンプティビットとして用いられる例を挙げて説明したが、これも限定されず、それぞれのワードのエンプティビットが、それぞれのワードの有効無効を表すものとし、１つのエントリを構成する複数のワードのエンプティビットが全て有効を表す場合にエントリが有効であると判断するように回路を構成してもよい。
【０１２３】
従って、検索ビット線ドライバ制御回路２５、検索ビット線ドライバ２６、一致線充電制御回路２８、一致線充電回路２９、ワードロジック３２等の具体的な回路構成は何ら図示例のものに限定されるわけではなく、必要とする機能に応じて適宜設計されるべきものである。また、ワード連結機能も上記実施形態のものに限定されず、本発明は、従来公知のワード連結機能を持つＣＡＭ装置に適用可能である。
【０１２４】
また、上記実施形態では、スタンバイ期間中は検索ビット線対ＫＤ，ＫＤＮを共に中間電位とし、検索期間中には、検索データに応じて、一方を電源電位とし、かつ他方をグランド電位としている。しかし、本発明はこれに限定されず、検索期間中に、検索ビット線対ＫＤ，ＫＤＮの一方を中間電位より高い電位とし、他方を中間電位より低い電位とすればよい。ただし、上記中間電位より高い電位は、例えば図７に示すＣＡＭセル３４の一致検出論理回路３８の構成の場合、ＮＭＯＳ４２，４６のしきい値の電位よりも高い電位とする必要がある。同様に、上記中間電位より低い電位は、ＮＭＯＳ４２，４６のしきい値の電位よりも低い電位とする必要がある。
【０１２５】
本発明は、基本的に以上のようなものである。
以上、本発明の連想メモリ装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【０１２６】
【発明の効果】
以上詳細に説明した様に、本発明の連想メモリ装置は、検索が行われていないスタンバイ期間中は、検索ビット線対を電源電位とグランド電位との間の中間電位とし、検索期間中は、検索しようとするデータに応じて、検索ビット線対の一方を電源電位、かつ他方をグランド電位にドライブするのと、検索の開始時に、メモリワードに記憶されたデータと検索しようとするデータとの検索結果が出力される一致線を、電源電位とグランド電位との間の中間電位とするのとのうちの少なくとも一方を行うようにしたものである。
これにより、本発明の連想メモリ装置によれば、スタンバイ期間中の検索ビット線対の電圧振幅を小さくできるため、ワード連結をするしないに関係なく、検索ビット線対における消費電力を大幅に削減することができる。同様に、検索開始時の一致線の電圧振幅も小さくできるため、一致線における消費電力を大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明の連想メモリ装置の一実施形態の構成概略図である。
【図２】（ａ）、（ｂ）および（ｃ）は、物理セグメントと論理セグメントとの間の関係を表す一実施形態の概念図である。
【図３】エントリ構成とエントリ代表セグメント信号との間の関係を表す一実施形態の表である。
【図４】エントリ構成および検索対象論理セグメント信号と検索対象物理セグメント信号との間の関係を表す一実施形態の表である。
【図５】１ワード回路の一実施形態の構成概略図である。
【図６】一致線充電回路の一実施形態の構成概略図である。
【図７】検索ビット線ドライバおよびＣＡＭセルの一実施形態の構成概略図である。
【図８】２ワードを連結して１エントリを構成した場合の１ワード回路の一実施形態の構成概略図である。
【図９】検索ビット線ドライバ制御回路の一実施形態の構成概略図である。
【図１０】一致線充電制御回路の一実施形態の構成概略図である。
【図１１】ワード連結をした場合の検索ビット線および一致線の状態を表す一実施形態の表である。
【図１２】本発明の連想メモリ装置の動作を表す一実施形態のタイミングチャートである。
【符号の説明】
１０ ＣＡＭ装置
１２ メモリアレイ
１４ エントリ構成設定ブロック
１６ 論理セグメント−物理セグメント変換回路
１８ タイミング発生回路
２０ 優先順位エンコーダ
２２ メモリブロック
２４ １ワード回路
２５ 検索ビット線ドライバ制御回路
２５ａ エンプティビット用の検索ビット線ドライバ制御回路
２５ｂ データビット用の検索ビット線ドライバ制御回路
２６ 検索ビット線ドライバ
２８ 一致線充電制御回路
２９ 一致線充電回路
３０ ＣＡＭワード
３２ ワードロジック
３４ ＣＡＭセル
３６ 記憶セル
３８ 一致検出論理回路
４０，４２，４４，４６，６０，６２，９２，１０２ Ｎ型ＭＯＳトランジスタ
４７ バッファ
４８ 一致フラグレジスタ
５０，５４，７４，７８，８８，１１２ ＡＮＤゲート
５２，７０，８４，９８，１０４ ＯＲゲート
５６，１００ Ｐ型ＭＯＳトランジスタ
５８ キャパシタ
６４，６６，８０，９４，１０６，１１４ ＮＡＮＤゲート
６８，８２，１０８ 遅延素子
７２，８６，９６，１１０ ＮＯＲゲート
７６ インバータ
９０ａ 検索ビット線用ドライバ
９０ｂ 反転検索ビット線用ドライバ
Claims (4)
- １つのメモリワードもしくは複数のメモリワードを連結して構成される複数のエントリを含むメモリアレイを備え、
前記メモリワードを構成する各々のメモリセルに対して、データのリードライトを行うためのデータビット線対と検索しようとするデータを供給するための検索ビット線対とがそれぞれ独立に配設された連想メモリ装置であって、
検索が行われていないスタンバイ期間中は、前記検索ビット線対を電源電位とグランド電位との間の中間電位とし、検索期間中は、前記検索しようとするデータに応じて、前記検索ビット線対の一方を前記中間電位より高い電位に、かつ他方を前記中間電位より低い電位にドライブする検索ビット線対のドライブ手段と、
検索の開始時に、前記メモリワードに記憶されたデータと検索しようとするデータとの検索結果が出力される一致線を、電源電位とグランド電位との間の中間電位とする一致線の充電手段とのうちの少なくとも一方を備える連想メモリ装置。 - 前記メモリワードが、検索の対象となるデータを保持する少なくとも１ビットのメモリセルと、前記データビットが検索の対象となる有効なビットか検索の対象とならない無効なビットかを表すフラグを保持する少なくとも１ビットのメモリセルとを含み、
複数の前記メモリワードを連結して前記エントリを構成した場合に、当該エントリの代表となるエントリ代表ワードのエンプティビットが、前記エントリが検索の対象となる有効なものか検索の対象とならない無効なものかを表す請求項１に記載の連想メモリ装置であって、
前記検索ビット線対のドライブ手段は、前記メモリワードが前記エントリ代表ワードではない場合、エンプティビット用の検索ビット線対をマスク状態とし、前記メモリワードが前記エントリ代表ワードである場合、スタンバイ期間中は、前記エンプティビット用の検索ビット線対をマスク状態とし、検索期間中は、前記エンプティビット用の検索ビット線対をエンプティビット用の検索データに応じてドライブする連想メモリ装置。 - 前記メモリワードが、検索の対象となるデータを保持する少なくとも１ビットのメモリセルと、前記データビットが検索の対象となる有効なビットか検索の対象とならない無効なビットかを表すフラグを保持する少なくとも１ビットのメモリセルとを含み、
複数の前記メモリワードを連結して前記エントリを構成した場合に、当該エントリの代表となるエントリ代表ワードのエンプティビットが、前記エントリが検索の対象となる有効なものか検索の対象とならない無効なものかを表す請求項１に記載の連想メモリ装置であって、
前記検索ビット線対のドライブ手段は、前記メモリワードが検索対象である場合、スタンバイ期間中は、データビット用の検索ビット線対を電源電位とグランド電位との間の中間電位とし、検索期間中は、前記データビット用の検索ビット線対をデータビット用の検索データに応じてドライブし、
前記メモリワードが検索対象ではなく、かつ前記エントリ代表ワードである場合、前記データビット用の検索ビット線対をマスク状態とし、前記メモリワードが検索対象ではなく、かつ前記エントリ代表ワードでもない場合、前記データビット用の検索ビット線対を電源電位とグランド電位との間の中間電位とする連想メモリ装置。 - 前記メモリワードが、検索の対象となるデータを保持する少なくとも１ビットのメモリセルと、前記データビットが検索の対象となる有効なビットか検索の対象とならない無効なビットかを表すフラグを保持する少なくとも１ビットのメモリセルとを含み、
複数の前記メモリワードを連結して前記エントリを構成した場合に、当該エントリの代表となるエントリ代表ワードのエンプティビットが、前記エントリが検索の対象となる有効なものか検索の対象とならない無効なものかを表す請求項１に記載の連想メモリ装置であって、
前記一致線の充電手段は、前記メモリワードが検索対象ではなく、かつ前記エントリ代表ワードでもない場合、前記一致線をグランド電位とし、
前記メモリワードが検索対象であるか、または前記エントリ代表ワードである場合、前記一致線を電源電位とグランド電位との間の中間電位に充電する連想メモリ装置。
Priority Applications (1)
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| JP2002357701A JP2004192695A (ja) | 2002-12-10 | 2002-12-10 | 連想メモリ装置 |
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| JP2009510665A (ja) * | 2005-09-30 | 2009-03-12 | クゥアルコム・インコーポレイテッド | 直列並列混合検索を用いる連想メモリ |
| JP2009110616A (ja) * | 2007-10-31 | 2009-05-21 | Renesas Technology Corp | 連想記憶装置 |
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-
2002
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