JP2003123484A - Ｃａｍセル - Google Patents
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- 230000010354 integration Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 241001508691 Martes zibellina Species 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
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- G—PHYSICS
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- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Abstract
(57)【要約】
【課題】 消費電力が少なく、高い集積度を有し、動作
速度が速いＣＡＭセルを提供する。 【解決手段】 コンテント・アドレッセブル・メモリ（Ｃ
ＡＭセル）であって、このＣＡＭセルは、第１及び第２
ノードの間に連結されたメモリセル、第１データ信号を
伝達する第１データライン、第２データ信号を伝達する
第２データライン、そしてマッチラインと基準電圧との
間に直列に順次に連結された第１及び第２スイッチング
デバイスを含む。特に、前記第１スイッチングデバイス
は前記第１ノードの電位と前記第１データ信号により制
御され、前記第２スイッチングデバイスは前記第２ノー
ドの電位と前記第２データ信号により制御される。
速度が速いＣＡＭセルを提供する。 【解決手段】 コンテント・アドレッセブル・メモリ（Ｃ
ＡＭセル）であって、このＣＡＭセルは、第１及び第２
ノードの間に連結されたメモリセル、第１データ信号を
伝達する第１データライン、第２データ信号を伝達する
第２データライン、そしてマッチラインと基準電圧との
間に直列に順次に連結された第１及び第２スイッチング
デバイスを含む。特に、前記第１スイッチングデバイス
は前記第１ノードの電位と前記第１データ信号により制
御され、前記第２スイッチングデバイスは前記第２ノー
ドの電位と前記第２データ信号により制御される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路にか
かり、より詳細には、集積度と動作速度が向上されたコ
ンテント・アドレッセブル・メモリセル（ＣＡＭセル）
に関するものである。
かり、より詳細には、集積度と動作速度が向上されたコ
ンテント・アドレッセブル・メモリセル（ＣＡＭセル）
に関するものである。
【０００２】
【従来の技術】コンテント・アドレッセブル・メモリ
（Content Addressable Memory：ＣＡＭ）は、日本語
では、内容アドレス指定可能メモリ、内容呼び出しメモ
リ、コンテント・アドレッセブル・メモリなどと訳されて
いる。このＣＡＭは、多数のＣＡＭセルにデータを貯蔵
する貯蔵装置として、速い動作速度を要求するキャッシ
ュメモリ（cache memory）のアドレス貯蔵のためのタグ
（tag）メモリとして広く用いられる。ＣＡＭセル各々
は、ＳＲＡＭ（Static Random Access Memory）セル
と、比較回路（compare circuit）とを含み、マッチラ
イン（match line）と連結される。ＣＡＭセルの比較
回路は、ＳＲＡＭセルに貯蔵されたデータと対応するビ
ットライン対を通じて入力されるデータを比較する動作
を遂行する。一般的に、ＣＡＭセルの比較回路は、ビッ
トライン対を通じて入力されるデータがＣＡＭセルに貯
蔵されたデータと一致する時に、マッチラインにマッチ
信号を発生する。
（Content Addressable Memory：ＣＡＭ）は、日本語
では、内容アドレス指定可能メモリ、内容呼び出しメモ
リ、コンテント・アドレッセブル・メモリなどと訳されて
いる。このＣＡＭは、多数のＣＡＭセルにデータを貯蔵
する貯蔵装置として、速い動作速度を要求するキャッシ
ュメモリ（cache memory）のアドレス貯蔵のためのタグ
（tag）メモリとして広く用いられる。ＣＡＭセル各々
は、ＳＲＡＭ（Static Random Access Memory）セル
と、比較回路（compare circuit）とを含み、マッチラ
イン（match line）と連結される。ＣＡＭセルの比較
回路は、ＳＲＡＭセルに貯蔵されたデータと対応するビ
ットライン対を通じて入力されるデータを比較する動作
を遂行する。一般的に、ＣＡＭセルの比較回路は、ビッ
トライン対を通じて入力されるデータがＣＡＭセルに貯
蔵されたデータと一致する時に、マッチラインにマッチ
信号を発生する。
【０００３】典型的なＣＡＭアレイのＣＡＭセルは、行
と列のマトリックス形態で配列される。ＣＡＭセルアレ
イの行各々にはマッチラインが構成され、列各々はビッ
トライン対を共有する。
と列のマトリックス形態で配列される。ＣＡＭセルアレ
イの行各々にはマッチラインが構成され、列各々はビッ
トライン対を共有する。
【０００４】比較動作において、ＣＡＭセルアレイ内の
各ＣＡＭセルは、自分に貯蔵されたデータと対応するビ
ットライン対を通じて入力されるデータを比較し、それ
らが互いに一致しない時（すなわち、ミスマッチである
ことが判別される時）に、マッチラインをディスチャー
ジ（discharge）する。マッチラインのディスチャージ
された電圧レベルは、ＣＡＭアレイの行でミスマッチさ
れたことを示す。ＣＡＭアレイの行内のいずれか一つの
ＣＡＭセルは、対応するマッチラインをディスチャージ
させることによって、自分と連結された行全体がミスマ
ッチされたことを示すことができる。次は、ＣＡＭセル
の従来技術を例示的に示している。
各ＣＡＭセルは、自分に貯蔵されたデータと対応するビ
ットライン対を通じて入力されるデータを比較し、それ
らが互いに一致しない時（すなわち、ミスマッチである
ことが判別される時）に、マッチラインをディスチャー
ジ（discharge）する。マッチラインのディスチャージ
された電圧レベルは、ＣＡＭアレイの行でミスマッチさ
れたことを示す。ＣＡＭアレイの行内のいずれか一つの
ＣＡＭセルは、対応するマッチラインをディスチャージ
させることによって、自分と連結された行全体がミスマ
ッチされたことを示すことができる。次は、ＣＡＭセル
の従来技術を例示的に示している。
【０００５】図１は、従来のＣＡＭセルの一例を示す図
面であり、このようなＣＡＭセルはLee Gui-roなどに
より取得された国内特許公報、第2000-250807号に“Ｃ
ＡＭセル構造及びＣＡＭセルを用いたフィールドコンフ
ィギュレーションＲＡＭとプログラマブルロジックアレ
イ兼用メモリ”というタイトルで開示されている。
面であり、このようなＣＡＭセルはLee Gui-roなどに
より取得された国内特許公報、第2000-250807号に“Ｃ
ＡＭセル構造及びＣＡＭセルを用いたフィールドコンフ
ィギュレーションＲＡＭとプログラマブルロジックアレ
イ兼用メモリ”というタイトルで開示されている。
【０００６】図１を参照すると、ＣＡＭセル１０は、一
対のインバーター１１、１２と一対のＮＭＯＳトランジ
スタ１３、１４で構成されたＳＲＡＭセルと、ＮＭＯＳ
トランジスタ１５、１６、１７で構成された比較回路
と、を含む。
対のインバーター１１、１２と一対のＮＭＯＳトランジ
スタ１３、１４で構成されたＳＲＡＭセルと、ＮＭＯＳ
トランジスタ１５、１６、１７で構成された比較回路
と、を含む。
【０００７】ＮＭＯＳトランジスタ１５、１６の電流通
路は、ビットラインＢＬと／ＢＬとの間に直列に形成さ
れ、それらのゲートは、ノードＮ１とノードＮ２に各々
連結される。ＮＭＯＳトランジスタ１７は、マッチライ
ンＭＬと接地電圧との間に形成された電流通路、及び前
記ＮＭＯＳトランジスタ１５、１６の連結ノードＮ３と
連結されたゲート、を有する。
路は、ビットラインＢＬと／ＢＬとの間に直列に形成さ
れ、それらのゲートは、ノードＮ１とノードＮ２に各々
連結される。ＮＭＯＳトランジスタ１７は、マッチライ
ンＭＬと接地電圧との間に形成された電流通路、及び前
記ＮＭＯＳトランジスタ１５、１６の連結ノードＮ３と
連結されたゲート、を有する。
【０００８】比較動作において、ビットラインＢＬ／Ｂ
Ｌに入力されるデータとＳＲＡＭセルに貯蔵されたデー
タが一致すれば、マッチラインのプリチャージされた状
態はそのままに維持される。一方、ビットラインＢＬ／
ＢＬに入力されるデータとＳＲＡＭセルに貯蔵されたデ
ータとが一致しなければ、ＮＭＯＳトランジスタ１５ま
たはＮＭＯＳトランジスタ１６によって、ノードＮ３は
ハイレベルになる。その結果、ＮＭＯＳトランジスタ１
７がターンオンされてプリチャージされているマッチラ
インＭＬはディスチャージされる。
Ｌに入力されるデータとＳＲＡＭセルに貯蔵されたデー
タが一致すれば、マッチラインのプリチャージされた状
態はそのままに維持される。一方、ビットラインＢＬ／
ＢＬに入力されるデータとＳＲＡＭセルに貯蔵されたデ
ータとが一致しなければ、ＮＭＯＳトランジスタ１５ま
たはＮＭＯＳトランジスタ１６によって、ノードＮ３は
ハイレベルになる。その結果、ＮＭＯＳトランジスタ１
７がターンオンされてプリチャージされているマッチラ
インＭＬはディスチャージされる。
【０００９】このような構成を有するＣＡＭセル１０
は、比較回路に構成されるトランジスタが三つだけであ
るので、非常に優れた集積度を有する。しかし、ビット
ラインＢＬまたはビットライン／ＢＬを通じて提供され
る電源電圧レベルのデータは、ＮＭＯＳトランジスタ１
５またはＮＭＯＳトランジスタ１６のしきい電圧Ｖｔｈ
ほど低くなった後に、ノードに印加されるので、ＮＭＯ
Ｓトランジスタ１７の動作速度が低下するという問題が
ある。
は、比較回路に構成されるトランジスタが三つだけであ
るので、非常に優れた集積度を有する。しかし、ビット
ラインＢＬまたはビットライン／ＢＬを通じて提供され
る電源電圧レベルのデータは、ＮＭＯＳトランジスタ１
５またはＮＭＯＳトランジスタ１６のしきい電圧Ｖｔｈ
ほど低くなった後に、ノードに印加されるので、ＮＭＯ
Ｓトランジスタ１７の動作速度が低下するという問題が
ある。
【００１０】図２は、従来のＣＡＭセルの他例を示す図
面であり、このような従来のＣＡＭセルの構造はFranco
isなどにより、１９９５年３月７日取得された米国特許
公報、第5,396,449号、“Fast content addressable me
mory with reduced power consumption”に、開示され
ている。
面であり、このような従来のＣＡＭセルの構造はFranco
isなどにより、１９９５年３月７日取得された米国特許
公報、第5,396,449号、“Fast content addressable me
mory with reduced power consumption”に、開示され
ている。
【００１１】図２を参照すると、ＣＡＭセル３０は一対
のインバーター３１、３２と一対のＮＭＯＳトランジス
タ３３、３４で構成されたＳＲＡＭセルと、ＮＭＯＳト
ランジスタ３５、３６、３７、３８で構成された比較回
路と、を含む。
のインバーター３１、３２と一対のＮＭＯＳトランジス
タ３３、３４で構成されたＳＲＡＭセルと、ＮＭＯＳト
ランジスタ３５、３６、３７、３８で構成された比較回
路と、を含む。
【００１２】ＮＭＯＳトランジスタ３５、３６の電流通
路は、マッチラインと接地電圧との間に直列に順次に形
成され、それらのゲートはビットラインＢＬとノードＮ
５に各々連結される。ＮＭＯＳトランジスタ３７、３８
の電流通路は、マッチラインと接地電圧との間に直列に
順次に形成され、それらのゲートは、ビットライン／Ｂ
ＬとノードＮ４に各々連結される。ここで、ビットライ
ンＢＬ、／ＢＬは相補的なデータを各々ＣＡＭセル３０
に伝達する。
路は、マッチラインと接地電圧との間に直列に順次に形
成され、それらのゲートはビットラインＢＬとノードＮ
５に各々連結される。ＮＭＯＳトランジスタ３７、３８
の電流通路は、マッチラインと接地電圧との間に直列に
順次に形成され、それらのゲートは、ビットライン／Ｂ
ＬとノードＮ４に各々連結される。ここで、ビットライ
ンＢＬ、／ＢＬは相補的なデータを各々ＣＡＭセル３０
に伝達する。
【００１３】比較動作において、ビットラインＢＬ、／
ＢＬに入力されるデータとＳＲＡＭセルに貯蔵されたデ
ータとが一致すれば、マッチラインのプリチャージされ
た状態はそのままに維持される。一方、ビットラインＢ
Ｌ、／ＢＬに入力されるデータと、ＳＲＡＭセルに貯蔵
されたデータとが一致しなければ、直列に連結された一
対のトランジスタ３５、３６またはトランジスタ３７、
３８によって、マッチラインＭＬは接地電圧にディスチ
ャージされる。
ＢＬに入力されるデータとＳＲＡＭセルに貯蔵されたデ
ータとが一致すれば、マッチラインのプリチャージされ
た状態はそのままに維持される。一方、ビットラインＢ
Ｌ、／ＢＬに入力されるデータと、ＳＲＡＭセルに貯蔵
されたデータとが一致しなければ、直列に連結された一
対のトランジスタ３５、３６またはトランジスタ３７、
３８によって、マッチラインＭＬは接地電圧にディスチ
ャージされる。
【００１４】このような構成を有するＣＡＭセル３０
は、比較回路に構成されるトランジスタが全部ＮＭＯＳ
トランジスタであるので、集積度が優れ、トランジスタ
３５、３６、３７、３８のゲートのみを駆動してもいい
ので、低電力動作が可能であるとの長所を有する。
は、比較回路に構成されるトランジスタが全部ＮＭＯＳ
トランジスタであるので、集積度が優れ、トランジスタ
３５、３６、３７、３８のゲートのみを駆動してもいい
ので、低電力動作が可能であるとの長所を有する。
【００１５】図３は従来のＣＡＭセルのまた他の例を示
す図面であり、このようなＣＡＭセルはFarahにより１
９９６年２月６日取得された米国特許公報・第5,490,102
号の“Low capacitance content-addressable memory c
ell”に開示されている。
す図面であり、このようなＣＡＭセルはFarahにより１
９９６年２月６日取得された米国特許公報・第5,490,102
号の“Low capacitance content-addressable memory c
ell”に開示されている。
【００１６】図３を参照すると、ＣＡＭセル５０は、一
対のインバーター５１、５２と一対のＮＭＯＳトランジ
スタ５３、５４で構成されたＳＲＡＭセルと、ＮＭＯＳ
トランジスタ５５、５７及びＰＭＯＳトランジスタ５
６、５８で構成された比較回路と、を含む。トランジス
タ５５、５６とトランジスタ５７、５８とは、パスゲー
トで各々配列される。すなわち、トランジスタ５５、５
６はビットラインＢＬを通じて入力されるデータのため
のパスゲートであり、トランジスタ５７、５８はビット
ライン／ＢＬを通じて入力されるデータのためのパスゲ
ートである。
対のインバーター５１、５２と一対のＮＭＯＳトランジ
スタ５３、５４で構成されたＳＲＡＭセルと、ＮＭＯＳ
トランジスタ５５、５７及びＰＭＯＳトランジスタ５
６、５８で構成された比較回路と、を含む。トランジス
タ５５、５６とトランジスタ５７、５８とは、パスゲー
トで各々配列される。すなわち、トランジスタ５５、５
６はビットラインＢＬを通じて入力されるデータのため
のパスゲートであり、トランジスタ５７、５８はビット
ライン／ＢＬを通じて入力されるデータのためのパスゲ
ートである。
【００１７】比較動作において、ビットラインＢＬ、／
ＢＬを通じて入力されるデータとＳＲＡＭセル内に貯蔵
されたデータとが一致すれば、ノードＮ１０はローレベ
ルになり、ＮＭＯＳトランジスタ５９はターンオンされ
ない。その結果、マッチラインＭＬは、プリチャージさ
れたレベルを維持する。一方、ビットラインＢＬ、／Ｂ
Ｌを通じて入力されるデータと、ＳＲＡＭセル内に貯蔵
されたデータとが一致しなければ、ノードＮ１０はハイ
レベルになり、マッチラインＭＬはディスチャージされ
る。
ＢＬを通じて入力されるデータとＳＲＡＭセル内に貯蔵
されたデータとが一致すれば、ノードＮ１０はローレベ
ルになり、ＮＭＯＳトランジスタ５９はターンオンされ
ない。その結果、マッチラインＭＬは、プリチャージさ
れたレベルを維持する。一方、ビットラインＢＬ、／Ｂ
Ｌを通じて入力されるデータと、ＳＲＡＭセル内に貯蔵
されたデータとが一致しなければ、ノードＮ１０はハイ
レベルになり、マッチラインＭＬはディスチャージされ
る。
【００１８】このように、駆動速度を向上させるため
に、ＮＭＯＳトランジスタだけではなく、ＰＭＯＳトラ
ンジスタを用いた従来のＣＡＭセル５０は、図２に示し
たＣＡＭセル３０に比べて駆動速度は速いが、ＰＭＯＳ
トランジスタは大きい面積を占めるので、低い集積度を
有するという短所がある。また、ＳＲＡＭセルに貯蔵さ
れたデータによってトランジスタ５５、５６、５７、５
８が駆動されるので、消費電力も増加する。
に、ＮＭＯＳトランジスタだけではなく、ＰＭＯＳトラ
ンジスタを用いた従来のＣＡＭセル５０は、図２に示し
たＣＡＭセル３０に比べて駆動速度は速いが、ＰＭＯＳ
トランジスタは大きい面積を占めるので、低い集積度を
有するという短所がある。また、ＳＲＡＭセルに貯蔵さ
れたデータによってトランジスタ５５、５６、５７、５
８が駆動されるので、消費電力も増加する。
【００１９】
【発明が解決しようとする課題】本発明の目的は、上述
の問題点を解決するために提案されたものであり、高集
積度を有し、動作速度が速く、電力消費が少ないＣＡＭ
セル（コンテント・アドレッセブル・メモリセル）を提供
することにある。
の問題点を解決するために提案されたものであり、高集
積度を有し、動作速度が速く、電力消費が少ないＣＡＭ
セル（コンテント・アドレッセブル・メモリセル）を提供
することにある。
【００２０】
【課題を解決するための手段】上述の目的を解決するた
めの本発明の一特徴によると、ＣＡＭセルは、第１及び
第２ノードの間に連結されたメモリセル、第１データ信
号を伝達する第１データライン、第２データ信号を伝達
する第２データライン、そしてマッチラインと基準電圧
との間に直列に順次に連結された第１及び第２スイッチ
ングデバイスとを含む。特に、前記第１スイッチングデ
バイスは前記第１ノードの電位と前記第１データ信号に
より制御され、前記第２スイッチングデバイスは前記第
２ノードの電位と前記第２データ信号により制御され
る。
めの本発明の一特徴によると、ＣＡＭセルは、第１及び
第２ノードの間に連結されたメモリセル、第１データ信
号を伝達する第１データライン、第２データ信号を伝達
する第２データライン、そしてマッチラインと基準電圧
との間に直列に順次に連結された第１及び第２スイッチ
ングデバイスとを含む。特に、前記第１スイッチングデ
バイスは前記第１ノードの電位と前記第１データ信号に
より制御され、前記第２スイッチングデバイスは前記第
２ノードの電位と前記第２データ信号により制御され
る。
【００２１】望ましい実施例において、前記第１ノード
の電位と前記第１データ信号の電位とが一致し、そして
前記第２ノードの電位と前記第２データ信号の電位とが
一致する時に、前記第１及び第２スイッチングデバイス
のうちのいずれか一つがオフされる。
の電位と前記第１データ信号の電位とが一致し、そして
前記第２ノードの電位と前記第２データ信号の電位とが
一致する時に、前記第１及び第２スイッチングデバイス
のうちのいずれか一つがオフされる。
【００２２】望ましい実施例において、前記第１ノード
の電位と前記第１データ信号の電位とが一致せず、そし
て前記第２ノードの電位と前記第２データ信号の電位と
が一致しない時に、前記第１及び第２スイッチングデバ
イス全部がオンされる。
の電位と前記第１データ信号の電位とが一致せず、そし
て前記第２ノードの電位と前記第２データ信号の電位と
が一致しない時に、前記第１及び第２スイッチングデバ
イス全部がオンされる。
【００２３】本発明の他の特徴によると、ＣＡＭセル
は、第１及び第２データラインを通じて入力される第１
及び第２データ信号を第１及び第２ノードに各々ラッチ
するメモリセル、各々がマッチラインと連結された第１
端子、共通ノードと連結された第２端子、そして第３端
子を有する第１及び第２スイッチングデバイス、各々が
前記共通ノードと連結された第１端子と基準電圧と連結
された第２端子、そして第３端子を有する第３及び第４
スイッチングデバイス、を含む。前記第１スイッチング
デバイスの前記第３端子は前記第１データラインと連結
され、前記第２スイッチングデバイスの前記第３端子は
前記第１ノードと連結される。前記第３スイッチングデ
バイスの前記第３端子は前記第２ノードと連結され、そ
して前記第４スイッチングデバイスの前記第３端子は前
記第２データラインと連結される。
は、第１及び第２データラインを通じて入力される第１
及び第２データ信号を第１及び第２ノードに各々ラッチ
するメモリセル、各々がマッチラインと連結された第１
端子、共通ノードと連結された第２端子、そして第３端
子を有する第１及び第２スイッチングデバイス、各々が
前記共通ノードと連結された第１端子と基準電圧と連結
された第２端子、そして第３端子を有する第３及び第４
スイッチングデバイス、を含む。前記第１スイッチング
デバイスの前記第３端子は前記第１データラインと連結
され、前記第２スイッチングデバイスの前記第３端子は
前記第１ノードと連結される。前記第３スイッチングデ
バイスの前記第３端子は前記第２ノードと連結され、そ
して前記第４スイッチングデバイスの前記第３端子は前
記第２データラインと連結される。
【００２４】望ましい実施例において、前記第１、２、
３、４スイッチングデバイスはＮＭＯＳトランジスタで
あり、前記基準電圧は接地電圧である。
３、４スイッチングデバイスはＮＭＯＳトランジスタで
あり、前記基準電圧は接地電圧である。
【００２５】望ましい実施例において、前記メモリセル
はＳＲＡＭセルである。
はＳＲＡＭセルである。
【００２６】本発明のまた他の特徴によると、ＣＡＭセ
ルは、第１及び第２ノードの間に連結されたメモリセ
ル、第１データ信号を伝達する第１データライン、第２
データ信号を伝達する第２データライン及び前記第１及
び第２ノードと連結され、前記第１及び第２データライ
ンを通じて入力される前記第１及び第２データ信号と前
記第１及び第２ノードの電位が各々一致するか否かを比
較し、比較結果に従って、マッチラインを基準電圧と連
結する比較回路を含む。
ルは、第１及び第２ノードの間に連結されたメモリセ
ル、第１データ信号を伝達する第１データライン、第２
データ信号を伝達する第２データライン及び前記第１及
び第２ノードと連結され、前記第１及び第２データライ
ンを通じて入力される前記第１及び第２データ信号と前
記第１及び第２ノードの電位が各々一致するか否かを比
較し、比較結果に従って、マッチラインを基準電圧と連
結する比較回路を含む。
【００２７】前記比較回路は、各々がマッチラインと共
通ノードとの間に形成された電流通路及び制御端子を有
する一対の第１及び第２スイッチングデバイス、各々が
前記共通ノードと前記基準電圧と間に形成された電流通
路及び制御端子を有する一対の第３及び第４スイッチン
グデバイス、を含む。
通ノードとの間に形成された電流通路及び制御端子を有
する一対の第１及び第２スイッチングデバイス、各々が
前記共通ノードと前記基準電圧と間に形成された電流通
路及び制御端子を有する一対の第３及び第４スイッチン
グデバイス、を含む。
【００２８】前記第１スイッチングデバイスの前記制御
端子は前記第１データ信号により制御され、前記第２ス
イッチングデバイスの前記制御端子は前記第１ノードの
電位により制御され、前記第３スイッチングデバイスの
前記制御端子は前記第２ノードの電位により制御され、
そして前記第４スイッチングデバイスの前記制御端子は
前記第２データ信号により制御される。
端子は前記第１データ信号により制御され、前記第２ス
イッチングデバイスの前記制御端子は前記第１ノードの
電位により制御され、前記第３スイッチングデバイスの
前記制御端子は前記第２ノードの電位により制御され、
そして前記第４スイッチングデバイスの前記制御端子は
前記第２データ信号により制御される。
【００２９】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施例を詳細に説明する。
発明の望ましい実施例を詳細に説明する。
【００３０】本発明によるＣＡＭセル（Content Addres
sable Memory Cell）は、第１及び第２ノードの間に連
結されたメモリセル、第１データ信号を伝達する第１デ
ータライン、第２データ信号を伝達する第２データライ
ン、そしてマッチラインと基準電圧との間に直列に順次
に連結された第１及び第２スイッチングデバイス、を含
む。特に、前記第１スイッチングデバイスは前記第１ノ
ードの電位と前記第１データ信号により制御され、前記
第２スイッチングデバイスは前記第２ノードの電位と前
記第２データ信号により制御される。このような構造を
有するＣＡＭセルは、従来のＣＡＭセルに比べて高集積
度を有し、動作速度が速く、電力消費が少ない。これに
ついては、以後、詳細に説明する。
sable Memory Cell）は、第１及び第２ノードの間に連
結されたメモリセル、第１データ信号を伝達する第１デ
ータライン、第２データ信号を伝達する第２データライ
ン、そしてマッチラインと基準電圧との間に直列に順次
に連結された第１及び第２スイッチングデバイス、を含
む。特に、前記第１スイッチングデバイスは前記第１ノ
ードの電位と前記第１データ信号により制御され、前記
第２スイッチングデバイスは前記第２ノードの電位と前
記第２データ信号により制御される。このような構造を
有するＣＡＭセルは、従来のＣＡＭセルに比べて高集積
度を有し、動作速度が速く、電力消費が少ない。これに
ついては、以後、詳細に説明する。
【００３１】図４は本発明の望ましい実施例によるＣＡ
Ｍセルを備えたコンテント・アドレッセブル・メモリの構
成を示す図面である。図４を参照すると、コンテント・
アドレッセブル・メモリ１００は、ＣＡＭセル１１１−
１１９を含むＣＡＭセルアレイ１１０とビットライン対
（ＢＬ０、／ＢＬ０）― （ＢＬｎ、／ＢＬｎ）、ワー
ドラインＷＬ０−ＷＬｍ、そしてマッチラインＭＬ、を
含む。
Ｍセルを備えたコンテント・アドレッセブル・メモリの構
成を示す図面である。図４を参照すると、コンテント・
アドレッセブル・メモリ１００は、ＣＡＭセル１１１−
１１９を含むＣＡＭセルアレイ１１０とビットライン対
（ＢＬ０、／ＢＬ０）― （ＢＬｎ、／ＢＬｎ）、ワー
ドラインＷＬ０−ＷＬｍ、そしてマッチラインＭＬ、を
含む。
【００３２】ワードラインＷＬ０−ＷＬｍ各々は、ＣＡ
Ｍセルアレイ１１０の各行に対応する。例えば、ワード
ラインＷＬ０は、ＣＡＭセル１１１−１１３で構成され
た行に提供される。同じように、ワードラインＷＬ１
は、ＣＡＭセル１１４−１１６で構成された行に提供さ
れ、そしてワードラインＷＬｍは、ＣＡＭセル１１７−
１１９で構成された行に提供される。
Ｍセルアレイ１１０の各行に対応する。例えば、ワード
ラインＷＬ０は、ＣＡＭセル１１１−１１３で構成され
た行に提供される。同じように、ワードラインＷＬ１
は、ＣＡＭセル１１４−１１６で構成された行に提供さ
れ、そしてワードラインＷＬｍは、ＣＡＭセル１１７−
１１９で構成された行に提供される。
【００３３】ビットライン対（ＢＬ０、／ＢＬ０）−
（ＢＬｎ、／ＢＬｎ）各々は、ＣＡＭセルアレイ１１０
の各列に提供される。例えば、ビットライン対ＢＬ０、
／ＢＬ０は、ＣＡＭセル１１１、１１４、１１７を含む
列に連結される。類似の方法として、ビットライン対
（ＢＬ１、／ＢＬ１）は、ＣＡＭセル１１２、１１５、
１１８を含む列に連結され、ビットライン対（ＢＬｎ、
／ＢＬｎ）は、ＣＡＭセル１１３、１１６、１１９を含
む列に連結される。
（ＢＬｎ、／ＢＬｎ）各々は、ＣＡＭセルアレイ１１０
の各列に提供される。例えば、ビットライン対ＢＬ０、
／ＢＬ０は、ＣＡＭセル１１１、１１４、１１７を含む
列に連結される。類似の方法として、ビットライン対
（ＢＬ１、／ＢＬ１）は、ＣＡＭセル１１２、１１５、
１１８を含む列に連結され、ビットライン対（ＢＬｎ、
／ＢＬｎ）は、ＣＡＭセル１１３、１１６、１１９を含
む列に連結される。
【００３４】マッチラインＭＬ０−ＭＬｍ各々は、ＣＡ
Ｍセルアレイ１１０の対応する行のＣＡＭセルと連結さ
れ、そしてプリチャージトランジスタ１２１−１２３に
各々連結される。マッチラインＭＬ０は、ＣＡＭセル１
１１−１１３を含む行とプリチャージトランジスタ１２
１とに連結される。同じように、マッチラインＭＬ１
は、ＣＡＭセル１１４−１１６を含む行とプリチャージ
トランジスタ１２２とに連結され、そしてマッチライン
ＭＬｍは、ＣＡＭセル１１７−１１９を含む行とプリチ
ャージトランジスタ１２３とに連結される。
Ｍセルアレイ１１０の対応する行のＣＡＭセルと連結さ
れ、そしてプリチャージトランジスタ１２１−１２３に
各々連結される。マッチラインＭＬ０は、ＣＡＭセル１
１１−１１３を含む行とプリチャージトランジスタ１２
１とに連結される。同じように、マッチラインＭＬ１
は、ＣＡＭセル１１４−１１６を含む行とプリチャージ
トランジスタ１２２とに連結され、そしてマッチライン
ＭＬｍは、ＣＡＭセル１１７−１１９を含む行とプリチ
ャージトランジスタ１２３とに連結される。
【００３５】ＣＡＭセルアレイ１１０にデータを書き込
む動作の間、書き込まれるデータはビットライン対（Ｂ
Ｌ０、／ＢＬ０）−（ＢＬｎ、／ＢＬｎ）にロードされ
る。一方、ＣＡＭセルアレイ１１０の行のうち、書き込
み動作が遂行される一つの行を選択するために、ワード
ラインＷＬ０−ＷＬｍのうちの一つが駆動される。前記
ワードラインＷＬ０−ＷＬｍは、書き込み動作の間にの
み活性化され、残りの動作モードでは非活性状態を維持
する。一方、書き込み動作の間、プリチャージトランジ
スタ１２１−１２３はプリチャージ動作を遂行しない。
む動作の間、書き込まれるデータはビットライン対（Ｂ
Ｌ０、／ＢＬ０）−（ＢＬｎ、／ＢＬｎ）にロードされ
る。一方、ＣＡＭセルアレイ１１０の行のうち、書き込
み動作が遂行される一つの行を選択するために、ワード
ラインＷＬ０−ＷＬｍのうちの一つが駆動される。前記
ワードラインＷＬ０−ＷＬｍは、書き込み動作の間にの
み活性化され、残りの動作モードでは非活性状態を維持
する。一方、書き込み動作の間、プリチャージトランジ
スタ１２１−１２３はプリチャージ動作を遂行しない。
【００３６】比較動作の間、ＣＡＭセル１１１−１１９
各々は、自分に貯蔵されたデータと対応するビットライ
ン対を通じて入力されるデータの不一致を検出して、対
応するマッチラインＭＬ０−ＭＬｍをディスチャージす
る。例えば、ＣＡＭセル１１１が、自分に貯蔵されたデ
ータとビットライン対（ＢＬ０、／ＢＬ０）を通じて入
力されるデータとの不一致を検出すれば、ＣＡＭセル１
１１はマッチラインＭＬ０をディスチャージする。マッ
チラインＭＬ０がハイレベルからローレベルに遷移する
ことは、ＣＡＭセルアレイ１１０の対応する行で不一致
することを示す。
各々は、自分に貯蔵されたデータと対応するビットライ
ン対を通じて入力されるデータの不一致を検出して、対
応するマッチラインＭＬ０−ＭＬｍをディスチャージす
る。例えば、ＣＡＭセル１１１が、自分に貯蔵されたデ
ータとビットライン対（ＢＬ０、／ＢＬ０）を通じて入
力されるデータとの不一致を検出すれば、ＣＡＭセル１
１１はマッチラインＭＬ０をディスチャージする。マッ
チラインＭＬ０がハイレベルからローレベルに遷移する
ことは、ＣＡＭセルアレイ１１０の対応する行で不一致
することを示す。
【００３７】図５は、本発明の望ましい実施例によるＣ
ＡＭセル１１１の詳細の回路構成を示す図面である。残
りのＣＡＭセル１１２−１１９は、ＣＡＭセル１１１と
同一の回路構成を有する。ＣＡＭセル１１１は、一対の
インバーター１２１、１２２で構成されたメモリセルを
含む。前記メモリセルは、一対のＮＭＯＳトランジスタ
１２３、１２４をさらに含む。
ＡＭセル１１１の詳細の回路構成を示す図面である。残
りのＣＡＭセル１１２−１１９は、ＣＡＭセル１１１と
同一の回路構成を有する。ＣＡＭセル１１１は、一対の
インバーター１２１、１２２で構成されたメモリセルを
含む。前記メモリセルは、一対のＮＭＯＳトランジスタ
１２３、１２４をさらに含む。
【００３８】前記ＣＡＭセル１１１は、ＮＭＯＳトラン
ジスタ１２５−１２８で構成された比較回路をさらに含
む。ＮＭＯＳトランジスタ１２５、１２６とＮＭＯＳト
ランジスタ１２７、１２８とは、各々パスゲートで配列
される。前記パスゲートはマッチラインＭＬ０と接地電
圧と間に直列に順次に連結され、マッチラインＭＬ０の
電圧レベルをディスチャージする。前記ＮＭＯＳトラン
ジスタ１２５のゲートはビットラインＢＬ０と連結さ
れ、ＮＭＯＳトランジスタ１２６のゲートはノードＮ１
１と連結され、ＮＭＯＳトランジスタ１２７のゲートは
ノードＮ１２と連結され、そしてＮＭＯＳトランジスタ
１２８のゲートはビットライン／ＢＬＯと連結される。
ジスタ１２５−１２８で構成された比較回路をさらに含
む。ＮＭＯＳトランジスタ１２５、１２６とＮＭＯＳト
ランジスタ１２７、１２８とは、各々パスゲートで配列
される。前記パスゲートはマッチラインＭＬ０と接地電
圧と間に直列に順次に連結され、マッチラインＭＬ０の
電圧レベルをディスチャージする。前記ＮＭＯＳトラン
ジスタ１２５のゲートはビットラインＢＬ０と連結さ
れ、ＮＭＯＳトランジスタ１２６のゲートはノードＮ１
１と連結され、ＮＭＯＳトランジスタ１２７のゲートは
ノードＮ１２と連結され、そしてＮＭＯＳトランジスタ
１２８のゲートはビットライン／ＢＬＯと連結される。
【００３９】前記ＣＡＭセル１１１は、ビットライン対
（ＢＬ０、／ＢＬ０）を通じて入力データを受け取る。
前記ビットライン対ＢＬ０、ＢＬ０には、書き込み及び
比較動作の間、相補的な一対のデータがロードされる。
例えば、ビットラインＢＬ０にロードされたデータが論
理‘０’であれば、ビットライン／ＢＬ０には、論理
‘１’であるデータがロードされる。ビットラインＢＬ
０にロードされたデータが論理‘１’であれば、ビット
ライン／ＢＬ０には、論理‘０’のデータがロードされ
る。
（ＢＬ０、／ＢＬ０）を通じて入力データを受け取る。
前記ビットライン対ＢＬ０、ＢＬ０には、書き込み及び
比較動作の間、相補的な一対のデータがロードされる。
例えば、ビットラインＢＬ０にロードされたデータが論
理‘０’であれば、ビットライン／ＢＬ０には、論理
‘１’であるデータがロードされる。ビットラインＢＬ
０にロードされたデータが論理‘１’であれば、ビット
ライン／ＢＬ０には、論理‘０’のデータがロードされ
る。
【００４０】ＣＡＭセル１１１の書き込み動作の間、ビ
ットライン対（ＢＬ０,/ＢＬ０）には書き込まれるデー
タがロードされ、ワードラインＷＬ０にはハイレベルの
電圧に活性化される。ワードライン上のハイレベル電圧
は、ＮＭＯＳトランジスタ１２３、１２４をターンオン
させる。ビットライン／ＢＬ０にハイレベル電圧（すな
わち、論理‘１’であるデータ）が印加され、ビットラ
イン／ＢＬ０にローレベル電圧（すなわち、論理‘０’
であるデータ）が印加されれば、トランジスタ１２３は
ビットラインＢＬ０のハイレベル電圧をノードＮ１１に
伝達し、トランジスタ１２４は、ビットライン／ＢＬ０
のローレベル電圧をノード１２に伝達する。したがっ
て、インバーター１２１、１２２によって、ノードＮ１
１、Ｎ１２には各々ハイレベル電圧とローレベル電圧が
貯蔵される。
ットライン対（ＢＬ０,/ＢＬ０）には書き込まれるデー
タがロードされ、ワードラインＷＬ０にはハイレベルの
電圧に活性化される。ワードライン上のハイレベル電圧
は、ＮＭＯＳトランジスタ１２３、１２４をターンオン
させる。ビットライン／ＢＬ０にハイレベル電圧（すな
わち、論理‘１’であるデータ）が印加され、ビットラ
イン／ＢＬ０にローレベル電圧（すなわち、論理‘０’
であるデータ）が印加されれば、トランジスタ１２３は
ビットラインＢＬ０のハイレベル電圧をノードＮ１１に
伝達し、トランジスタ１２４は、ビットライン／ＢＬ０
のローレベル電圧をノード１２に伝達する。したがっ
て、インバーター１２１、１２２によって、ノードＮ１
１、Ｎ１２には各々ハイレベル電圧とローレベル電圧が
貯蔵される。
【００４１】ＣＡＭセル１１１の比較動作の間、ビット
ライン対（ＢＬ０、／ＢＬ０）には比較されるデータが
ロードされる。比較動作が遂行される間、ワードライン
ＷＬ０はローレベル電圧に維持される。ビットライン対
（ＢＬ０、／ＢＬ０）にロードされたデータと、メモリ
セル内のノードＮ１１、Ｎ１２のデータとが一致すれ
ば、トランジスタ１２５、１２６で構成されたパスゲー
トまたはトランジスタ１２７、１２８で構成されたパス
ゲートのうちのいずれか一つがスイッチオフされて、マ
ッチラインＭＬ０はプリチャージされた電圧レベルをそ
のままに維持するようになる。
ライン対（ＢＬ０、／ＢＬ０）には比較されるデータが
ロードされる。比較動作が遂行される間、ワードライン
ＷＬ０はローレベル電圧に維持される。ビットライン対
（ＢＬ０、／ＢＬ０）にロードされたデータと、メモリ
セル内のノードＮ１１、Ｎ１２のデータとが一致すれ
ば、トランジスタ１２５、１２６で構成されたパスゲー
トまたはトランジスタ１２７、１２８で構成されたパス
ゲートのうちのいずれか一つがスイッチオフされて、マ
ッチラインＭＬ０はプリチャージされた電圧レベルをそ
のままに維持するようになる。
【００４２】一方、ビットライン対（ＢＬ０、／ＢＬ
０）にロードされたデータとメモリセル内のノードＮ１
１、Ｎ１２のデータとが一致しなければ、トランジスタ
１２５、１２６のうちのいずれか一つはオンされ、他の
一つはオフされ、そしてトランジスタ１２６、１２８の
うちのいずれか一つはオンされ、残りの一つはオフされ
て、マッチラインＭＬ０はディスチャージされる。例え
ば、前述したように、メモリセルのノードＮ１はハイレ
ベル電圧を、そしてノードＮ２はローレベルの電圧を貯
蔵している時に、ビットライン対（ＢＬ０、／ＢＬ０）
に各々ローレベル電圧とハイレベル電圧が印加されれ
ば、トランジスタ１２５、１２７はオフされ、トランジ
スタ１２６、１２８はオンされる。その結果、マッチラ
インＭＬ０と接地電圧との間に電流パスが形成されて、
マッチラインＭＬ０はディスチャージされる。
０）にロードされたデータとメモリセル内のノードＮ１
１、Ｎ１２のデータとが一致しなければ、トランジスタ
１２５、１２６のうちのいずれか一つはオンされ、他の
一つはオフされ、そしてトランジスタ１２６、１２８の
うちのいずれか一つはオンされ、残りの一つはオフされ
て、マッチラインＭＬ０はディスチャージされる。例え
ば、前述したように、メモリセルのノードＮ１はハイレ
ベル電圧を、そしてノードＮ２はローレベルの電圧を貯
蔵している時に、ビットライン対（ＢＬ０、／ＢＬ０）
に各々ローレベル電圧とハイレベル電圧が印加されれ
ば、トランジスタ１２５、１２７はオフされ、トランジ
スタ１２６、１２８はオンされる。その結果、マッチラ
インＭＬ０と接地電圧との間に電流パスが形成されて、
マッチラインＭＬ０はディスチャージされる。
【００４３】一方、ビットライン対（ＢＬ０、／ＢＬ
０）に全部ハイレベル電圧が印加されれば、メモリセル
のノードＮ１、１２に貯蔵された値と関係なく、マッチ
ラインＭＬ０と接地電圧との間に電流パスが形成され
て、マッチラインＭＬ０はディスチャージされる。これ
は、マッチラインＭＬ０を初期化させる時にかなり有用
である。一方、ビットライン対（ＢＬ０、／ＢＬ０）に
全部ローレベルの電圧が印加されれば、マッチラインＭ
Ｌ０と接地電圧との間の電流パスが切れるので、マッチ
ラインＭＬ０の電圧レベルは不変である。これはマッチ
ラインＭＬ０に設定された電圧レベルを維持させるため
に用いられる。
０）に全部ハイレベル電圧が印加されれば、メモリセル
のノードＮ１、１２に貯蔵された値と関係なく、マッチ
ラインＭＬ０と接地電圧との間に電流パスが形成され
て、マッチラインＭＬ０はディスチャージされる。これ
は、マッチラインＭＬ０を初期化させる時にかなり有用
である。一方、ビットライン対（ＢＬ０、／ＢＬ０）に
全部ローレベルの電圧が印加されれば、マッチラインＭ
Ｌ０と接地電圧との間の電流パスが切れるので、マッチ
ラインＭＬ０の電圧レベルは不変である。これはマッチ
ラインＭＬ０に設定された電圧レベルを維持させるため
に用いられる。
【００４４】図６は、図１乃至図３に示した従来技術の
ＣＡＭセルと、本願発明によるＣＡＭセル、との電力消
耗を知るための実験結果を示している。線幅が０.１８
μｍである同一のＣＭＯＳ工程により生産されたＣＡＭ
セル（１０、３０、５０、１１１）のマッチラインと接
地電圧との間にキャパシタを連結し、キャパシタのキャ
パシタンスにより消費される電力を各々測定した。
ＣＡＭセルと、本願発明によるＣＡＭセル、との電力消
耗を知るための実験結果を示している。線幅が０.１８
μｍである同一のＣＭＯＳ工程により生産されたＣＡＭ
セル（１０、３０、５０、１１１）のマッチラインと接
地電圧との間にキャパシタを連結し、キャパシタのキャ
パシタンスにより消費される電力を各々測定した。
【００４５】図６に示したように、電源電圧ＶＤＤが
１.８Ｖであり、入力信号の周波数ｆが５０ＭＨｚであ
る時に、本願発明によるＣＡＭセル１１１の消費電力
は、従来のＣＡＭセル１０、３０、５０に比べて消費電
力が少ない。
１.８Ｖであり、入力信号の周波数ｆが５０ＭＨｚであ
る時に、本願発明によるＣＡＭセル１１１の消費電力
は、従来のＣＡＭセル１０、３０、５０に比べて消費電
力が少ない。
【００４６】図７は、図５に示した本願発明の望ましい
実施例によるＣＡＭセル１１１を、図３に示した従来の
ＣＡＭセル５０と同一の面積で製作する時に、本願発明
のＣＡＭセル１１１と図３に示した従来のＣＡＭセル５
０との遅延時間を、比較して示している。ここで、遅延
時間とは、ビットライン対とワードラインとに所定の信
号を印加した後に、マッチラインがディスチャージされ
るのにかかる時間を意味する。
実施例によるＣＡＭセル１１１を、図３に示した従来の
ＣＡＭセル５０と同一の面積で製作する時に、本願発明
のＣＡＭセル１１１と図３に示した従来のＣＡＭセル５
０との遅延時間を、比較して示している。ここで、遅延
時間とは、ビットライン対とワードラインとに所定の信
号を印加した後に、マッチラインがディスチャージされ
るのにかかる時間を意味する。
【００４７】図７に示したように、本願発明のＣＡＭセ
ル１１１と図３のＣＡＭセル５０とが同一の面積である
時に、ＰＭＯＳトランジスタ５６、５８を用いて、動作
速度がかなり速い図３のＣＡＭセル５０より、本願発明
のＣＡＭセル１１１が１１−１８％さらに速い動作速度
を示した。さらに、本願発明は、動作速度は速いが、回
路面積の占有量が多いＰＭＯＳトランジスタを使用しな
くても、速い動作速度が得られるので、図３に示したＣ
ＡＭセル５０に比べて、回路面積を減らすことができ
る。
ル１１１と図３のＣＡＭセル５０とが同一の面積である
時に、ＰＭＯＳトランジスタ５６、５８を用いて、動作
速度がかなり速い図３のＣＡＭセル５０より、本願発明
のＣＡＭセル１１１が１１−１８％さらに速い動作速度
を示した。さらに、本願発明は、動作速度は速いが、回
路面積の占有量が多いＰＭＯＳトランジスタを使用しな
くても、速い動作速度が得られるので、図３に示したＣ
ＡＭセル５０に比べて、回路面積を減らすことができ
る。
【００４８】このような実験結果に示したように、本願
発明のＣＡＭセルは、従来技術に比べて消費電力が少な
い。また、高い集積度を有し、動作速度が速い。
発明のＣＡＭセルは、従来技術に比べて消費電力が少な
い。また、高い集積度を有し、動作速度が速い。
【００４９】望ましい実施例を用いて本発明を説明した
が、本発明の範囲は開示された実施例に限定されない。
したがって、請求範囲はそのような変形例及びそれと類
似の構成を全部含むこととして、可能な限り広く解釈さ
れるべきである。
が、本発明の範囲は開示された実施例に限定されない。
したがって、請求範囲はそのような変形例及びそれと類
似の構成を全部含むこととして、可能な限り広く解釈さ
れるべきである。
【００５０】
【発明の効果】このような本発明によると、本願発明の
ＣＡＭセルは、従来技術に比べて消費電力が少ない。ま
た高い集積度を有し、動作速度が速い。
ＣＡＭセルは、従来技術に比べて消費電力が少ない。ま
た高い集積度を有し、動作速度が速い。
【図１】従来のＣＡＭセルの一例を示す図面。
【図２】従来のＣＡＭセルの他の例を示す図面。
【図３】従来のＣＡＭセルのまた他の例を示す図面。
【図４】本発明の望ましい実施例によるＣＡＭセルを備
えたコンテント・アドレッセブル・メモリの構成を示す図
面。
えたコンテント・アドレッセブル・メモリの構成を示す図
面。
【図５】本発明の望ましい実施例によるＣＡＭセルの詳
細の回路構成を示す図面。
細の回路構成を示す図面。
【図６】図１乃至図３に示した従来技術のＣＡＭセルと
本願発明によるＣＡＭセルの電力消耗を知るための実験
結果を示す図面。
本願発明によるＣＡＭセルの電力消耗を知るための実験
結果を示す図面。
【図７】図５に示した本願発明の望ましい実施例による
ＣＡＭセルを、図３に示した従来のＣＡＭセルと同一の
面積で製作する時に、本願発明のＣＡＭセルと図３に示
した従来のＣＡＭセルとの遅延時間を比べて示した図で
ある。
ＣＡＭセルを、図３に示した従来のＣＡＭセルと同一の
面積で製作する時に、本願発明のＣＡＭセルと図３に示
した従来のＣＡＭセルとの遅延時間を比べて示した図で
ある。
１０、３０、１１１−１１９ ＣＡＭセル
ＷＬ０−ＷＬｍ ワードライン
ＢＬ０−ＢＬｎ、／ＢＬ０−ＢＬｎ ビットライン
ＭＬ０−ＭＬｎ マッチライン
１２１−１２３ プリチャージトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 李 光 柱
大韓民国ソウル市城東区玉水２洞 三星ア
パート101棟410号
(72)発明者 李 鐘 豪
大韓民国ソウル市江南区水西洞 都市開発
アパート７団地706棟1203号
(72)発明者 表 正 烈
大韓民国京畿道水原市勧善区勧善洞1305番
地 ダイウアパート322棟305号
Ｆターム(参考） 5J034 AB03 AB04 AB05 CB01 DB08
Claims (20)
- 【請求項１】 コンテント・アドレッセブル・メモリセル
（ＣＡＭセル）において、 第１及び第２ノードの間に連結されたメモリセルと、 第１データ信号を伝達する第１データラインと、 第２データ信号を伝達する第２データラインと、 マッチラインと基準電圧との間に直列に順次に連結され
た第１及び第２スイッチングデバイスと、を含み、 前記第１スイッチングデバイスは、前記第１ノードの電
位と前記第１データ信号により制御され、前記第２スイ
ッチングデバイスは、前記第２ノードの電位と前記第２
データ信号により制御される、ことを特徴とするＣＡＭ
セル。 - 【請求項２】 前記第１ノードの電位と第１データ信号
の電位が一致し、そして記第２ノードの電位と前記第２
データ信号の電位が一致する時に、前記第１及び第２ス
イッチングデバイスのうちのいずれか一つがオフされ
る、ことを特徴とする請求項１に記載のＣＡＭセル。 - 【請求項３】 前記第１ノードの電位と前記第１データ
信号の電位が一致せず、そして、前記第２ノードの電位
と前記第２データ信号の電位が一致しない時に、前記第
１及び第２スイッチングデバイス全部がオンされる、こ
とを特徴とする請求項１に記載のＣＡＭセル。 - 【請求項４】 前記第１スイッチングデバイスは、 前記マッチラインと連結された第１端子、前記第２スイ
ッチングトランジスタと連結された第２端子、そして前
記第１データラインと連結された第３端子を有する第１
トランジスタと、 前記マッチラインと連結された第１端子、前記第２スイ
ッチングトランジスタと連結された第２端子、そして前
記第１端子と連結された第３端子を有する第２トランジ
スタと、 を含むことを特徴とする請求項１に記載のＣＡＭセル。 - 【請求項５】 前記第１及び第２トランジスタは、各々
ＮＭＯＳトランジスタである、ことを特徴とする請求項
４に記載のＣＡＭセル。 - 【請求項６】 前記第２スイッチングデバイスは、 前記第１及び第２トランジスタの前記第２端子と連結さ
れた第１端子、前記基準電圧ノードと連結された第２端
子、そして前記第２端子と連結された第３トランジスタ
と、 前記第１及び第２トランジスタの前記第２端子と連結さ
れた第１端子、前記基準電圧ノードと連結された第２端
子、そして前記第２データラインと連結された第３端子
を有する第４トランジスタと、 を含むことを特徴とする請求項４に記載のＣＡＭセル。 - 【請求項７】 前記第３及び第４トランジスタは、各々
ＮＭＯＳトランジスタである、ことを特徴とする請求項
６に記載のＣＡＭセル。 - 【請求項８】 前記基準電圧は接地電圧である、ことを
特徴とする請求項１に記載のＣＡＭセル。 - 【請求項９】 前記メモリセルは、 前記第１データラインと連結された第１端子、前記第１
ノードと連結された第２端子、そしてアドレスラインと
連結された第３端子を有する第５トランジスタと、 前記第１ラッチ端子と連結された入力端子及び前記第２
ノードと連結された出力端子を有する第１インバーター
と、 前記第２ラッチ端子と連結された入力端子及び前記第１
ノードと連結された出力端子を有する第２インバーター
と、 前記第２データラインと連結された第１端子、前記第２
ノードと連結された第２端子、そして前記アドレスライ
ンと連結された第３端子を有する第６トランジスタと、 を含むことを特徴とする請求項１にＣＡＭセル。 - 【請求項１０】 前記メモリセルはＳＲＡＭセルであ
る、ことを特徴とする請求項１に記載のＣＡＭセル。 - 【請求項１１】 ＣＡＭセルにおいて、 第１及び第２データラインを通じて入力される第１及び
第２データ信号を第１及び第２ノードに各々ラッチする
メモリセルと、 各々がマッチラインと連結された第１端子、共通ノード
と連結された第２端子、そして第３端子を有する第１及
び第２スイッチングデバイスと、 前記第１スイッチングデバイスの前記第３端子は前記第
１データラインと連結され、 前記第２スイッチングデバイスの前記第３端子は前記第
１ノードと連結され、 各々が前記共通ノードと連結された第１端子と、基準電
圧と連結された第２端子、そして第３端子を有する第３
及び第４スイッチングデバイスと、を含み、 前記第３スイッチングデバイスの前記第３端子は前記第
２ノードと連結され、そして、 前記第４スイッチングデバイスの前記第３端子は前記第
２データラインと連結される、ことを特徴とするＣＡＭ
セル。 - 【請求項１２】 前記第１、２、３及び４スイッチング
デバイスは、ＮＭＯＳトランジスタである、ことを特徴
とする請求項１１に記載のＣＡＭセル。 - 【請求項１３】 前記基準電圧は接地電圧である、こと
を特徴とする請求項１１に記載のＣＡＭセル。 - 【請求項１４】 前記メモリセルはＳＲＡＭセルであ
る、ことを特徴とする請求項１１に記載のＣＡＭセル。 - 【請求項１５】 ＣＡＭセルにおいて、 第１及び第２ノードの間に連結されたメモリセルと、 第１データ信号を伝達する第１データラインと、 第２データ信号を伝達する第２データライン、及び前記
第１及び第２ノードと連結され、前記第１及び第２デー
タラインを通じて入力される前記第１及び第２データ信
号と前記第１及び第２ノードの電位が各々一致するか否
かを比較し、比較結果によって、マッチラインを基準電
圧と連結する比較回路と、を含み、 前記比較回路は、 各々がマッチラインと共通ノードとの間に形成された電
流通路及び制御端子を有する一対の第１及び第２スイッ
チングデバイスと、 前記第１スイッチングデバイスの前記制御端子は前記第
１データ信号により制御され、 前記第２スイッチングデバイスの前記制御端子は前記第
１ノードの電位により制御され、 各々が前記共通ノードと前記基準電圧との間に形成され
た電流通路及び制御端子を有する一対の第３及び第４ス
イッチングデバイスを含み、 前記第３スイッチングデバイスの前記制御端子は前記第
２ノードの電位により制御され、そして前記第４スイッ
チングデバイスの前記制御端子は前記第２データ信号に
より制御される、ことを特徴とするＣＡＭセル。 - 【請求項１６】 前記第１ノードの電位と前記第１デー
タ信号の電位が一致し、そして前記第２ノードの電位と
前記第２データ信号の電位が一致する時に、前記第１及
び第２スイッチングデバイス、または前記第３及び第４
スイッチングデバイスのうちのいずれか一対のスイッチ
ングデバイスがオフされて、前記マッチラインが前記基
準電圧と連結されない、ことを特徴とする請求項１５に
記載のＣＡＭセル。 - 【請求項１７】 前記第１ノードの電位と前記第１デー
タ信号の電位とが一致せず、そして前記第２ノードの電
位と前記第２データ信号の電位とが一致しない時に、前
記第１及び第２スイッチングデバイスのうちのいずれか
一つ、そして前記第３及び第４スイッチングデバイスの
うちのいずれか一つ、がオンされて、前記マッチライン
が基準電圧と連結される、ことを特徴とする請求項１５
に記載のＣＡＭセル。 - 【請求項１８】 前記第１、２、３及び第４スイッチン
グデバイスは、ＮＭＯＳトランジスタである、ことを特
徴とする請求項１５に記載のＣＡＭセル。 - 【請求項１９】 前記基準電圧は接地電圧である、こと
を特徴とする請求項１５に記載のＣＡＭセル。 - 【請求項２０】 前記メモリセルはＳＲＡＭセルであ
る、ことを特とする請求項１５に記載のＣＡＭセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-062847 | 2001-10-12 | ||
| KR10-2001-0062847A KR100406924B1 (ko) | 2001-10-12 | 2001-10-12 | 내용 주소화 메모리 셀 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003123484A true JP2003123484A (ja) | 2003-04-25 |
| JP4448276B2 JP4448276B2 (ja) | 2010-04-07 |
Family
ID=19715053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002281165A Expired - Fee Related JP4448276B2 (ja) | 2001-10-12 | 2002-09-26 | Ｃａｍセル |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6717831B2 (ja) |
| JP (1) | JP4448276B2 (ja) |
| KR (1) | KR100406924B1 (ja) |
| DE (1) | DE10248065B4 (ja) |
| FR (1) | FR2830973B1 (ja) |
| GB (1) | GB2380841B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751110B2 (en) * | 2002-03-08 | 2004-06-15 | Micron Technology, Inc. | Static content addressable memory cell |
| US6704216B1 (en) * | 2002-08-15 | 2004-03-09 | Integrated Silicon Solution, Inc. | Dual match-line, twin-cell, binary-ternary CAM |
| US6982891B2 (en) * | 2003-06-10 | 2006-01-03 | Lsi Logic Corporation | Re-configurable content addressable/dual port memory |
| US20060069884A1 (en) * | 2004-02-27 | 2006-03-30 | Han-Gyoo Kim | Universal network to device bridge chip that enables network directly attached device |
| US7286379B1 (en) * | 2005-09-08 | 2007-10-23 | Lsi Corporation | Content addressable memory (CAM) architecture and method of operating the same |
| US7868605B1 (en) * | 2007-07-02 | 2011-01-11 | Altera Corporation | Mixed mode power regulator circuitry for memory elements |
| US9349738B1 (en) * | 2008-02-04 | 2016-05-24 | Broadcom Corporation | Content addressable memory (CAM) device having substrate array line structure |
| TWI391946B (zh) * | 2008-09-18 | 2013-04-01 | Realtek Semiconductor Corp | 內容可定址記憶體 |
| KR102459985B1 (ko) * | 2021-11-22 | 2022-10-27 | 인하대학교 산학협력단 | 콘텐츠 주소화 메모리 기반 bnn 가속기의 오류 정정 기법 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969707A (en) * | 1975-03-27 | 1976-07-13 | International Business Machines Corporation | Content-Addressable Memory capable of a high speed search |
| GB2176918B (en) * | 1985-06-13 | 1989-11-01 | Intel Corp | Memory management for microprocessor system |
| JP2741810B2 (ja) * | 1991-11-26 | 1998-04-22 | 川崎製鉄株式会社 | 内容アドレス式メモリ |
| GB9213821D0 (en) * | 1992-06-30 | 1992-08-12 | Inmos Ltd | Content addressable memory |
| GB9308779D0 (en) | 1993-04-28 | 1993-06-09 | Plessey Semiconductors Ltd | Contents addressable memory |
| US5422838A (en) * | 1993-10-25 | 1995-06-06 | At&T Corp. | Content-addressable memory with programmable field masking |
| US5396449A (en) * | 1993-12-21 | 1995-03-07 | International Business Machines Corporation | Fast content addressable memory with reduced power consumption |
| US5490102A (en) * | 1994-06-15 | 1996-02-06 | Intel Corporation | Low capacitance content-addressable memory cell |
| JP3117375B2 (ja) * | 1994-11-28 | 2000-12-11 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 連想メモリの制御回路及び連想メモリ装置 |
| JPH09198878A (ja) * | 1996-01-16 | 1997-07-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2836596B2 (ja) * | 1996-08-02 | 1998-12-14 | 日本電気株式会社 | 連想メモリ |
| US5940852A (en) * | 1997-05-01 | 1999-08-17 | Altera Corporation | Memory cells configurable as CAM or RAM in programmable logic devices |
| KR100278278B1 (ko) * | 1997-06-30 | 2001-01-15 | 김영환 | 고속처리용내용번지메모리 |
| JP3478749B2 (ja) * | 1999-02-05 | 2003-12-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 連想メモリ（ｃａｍ）のワードマッチラインのプリチャージ回路および方法 |
| CA2266062C (en) | 1999-03-31 | 2004-03-30 | Peter Gillingham | Dynamic content addressable memory cell |
| JP4732596B2 (ja) * | 2000-03-03 | 2011-07-27 | 川崎マイクロエレクトロニクス株式会社 | 連想メモリ装置 |
| US6373739B1 (en) | 2000-12-06 | 2002-04-16 | Integrated Device Technology, Inc. | Quad CAM cell with minimum cell size |
| US6304477B1 (en) * | 2001-01-31 | 2001-10-16 | Motorola, Inc. | Content addressable magnetic random access memory |
| US6515884B1 (en) * | 2001-12-18 | 2003-02-04 | Cypress Semiconductor Corporation | Content addressable memory having reduced current consumption |
-
2001
- 2001-10-12 KR KR10-2001-0062847A patent/KR100406924B1/ko not_active IP Right Cessation
-
2002
- 2002-05-22 US US10/153,391 patent/US6717831B2/en not_active Expired - Lifetime
- 2002-07-10 GB GB0215990A patent/GB2380841B/en not_active Expired - Fee Related
- 2002-09-12 FR FR0211319A patent/FR2830973B1/fr not_active Expired - Fee Related
- 2002-09-26 JP JP2002281165A patent/JP4448276B2/ja not_active Expired - Fee Related
- 2002-10-09 DE DE10248065A patent/DE10248065B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030072171A1 (en) | 2003-04-17 |
| DE10248065A1 (de) | 2003-04-30 |
| DE10248065B4 (de) | 2005-12-22 |
| JP4448276B2 (ja) | 2010-04-07 |
| GB2380841A (en) | 2003-04-16 |
| FR2830973A1 (fr) | 2003-04-18 |
| KR100406924B1 (ko) | 2003-11-21 |
| GB2380841B (en) | 2003-12-10 |
| US6717831B2 (en) | 2004-04-06 |
| FR2830973B1 (fr) | 2005-08-05 |
| KR20030030624A (ko) | 2003-04-18 |
| GB0215990D0 (en) | 2002-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060607 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061218 |
|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140129 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
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|
| LAPS | Cancellation because of no payment of annual fees |