CN116114017A - 伪三端口sram数据路径 - Google Patents

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Abstract

一种伪三端口存储器设置有读取数据路径和写入数据路径。该伪三端口存储器包括多个伪三端口位单元，每个伪三端口第一位单元具有被耦合到第一位线的第一读取端口、被耦合到第二位线的第二读取端口、以及被耦合到第一位线和第二位线的写入端口。

Description

伪三端口SRAM数据路径
根据35U.S.C.§119的优先权要求
本专利申请要求于2020年9月22日提交的题为“PSEUDO-TRIPLE-PORT SRAMDATAPATHS”的非临时申请第17/028,965号的优先权，该非临时申请转让给本专利申请的受让人，并且通过引用明确并入本文。
技术领域
本申请涉及存储器，并且更具体地涉及伪三端口SRAM。
背景技术
在常规静态随机存取存储器(SRAM)中，在读取操作期间，位单元通过对应的一对存取晶体管连接到一对位线。为了在读取操作期间导通存取晶体管，字线控制器断言连接到每个存取晶体管的栅极的字线的电压。在写入操作期间，控制器也断言字线以导通存取晶体管。因此，该对存取晶体管和对应位线可以被视为位单元的单个读取端口和单个写入端口。该对位线由其他位单元及其对应存取晶体管共享。由其公共位线对链接的所得到的一组位单元通常表示为位单元列。由于该列只有一个位线对，所以每次字线被断言时，只能发生单个读取操作或单个写入操作。
为了适应诸如视频处理等需要对同一列进行的同时的多次读取或写入操作的应用，已经开发了双端口SRAM。在双端口SRAM中，每列具有两对位线。因此，每个位单元可以具有用于耦合到位线对中的一个位线对的一对存取晶体管，并且具有用于耦合到位线对中的另一位线对的另一对存取晶体管。虽然这样的双端口SRAM能够同时进行读取/写入操作，但针对每个位单元的额外存取晶体管的密度较低。
因此，本领域需要密度增加的多端口存储器。
发明内容
根据本公开的第一方面，提供了一种存储器，该存储器包括：用于第一列的第一位线；用于第一列的第二位线；第一列包括多个第一位单元，每个第一位单元具有被耦合到第一位线的第一读取端口、被耦合到第二位线的第二读取端口、以及被耦合到第一位线和第二位线的写入端口；第一全局读取位线；第二全局读取位线；具有被耦合到第一位线的第一输入并且具有被耦合到第一全局读取位线的输出的第一逻辑门；以及具有连接到第二位线的第一输入，并且具有被耦合到第二全局位线的输出的第二逻辑门。
根据本公开的第二方面，提供了一种存储器，该存储器包括：用于第一列的第一位线；用于第一列的第二位线；第一列包括多个第一位单元，每个第一位单元具有被耦合到第一位线的第一读取端口、被耦合到第二位线的第二读取端口、以及被耦合到第一位线和第二位线的写入端口；具有连接到第一位线的输出和用于接收写入数据位的输入的第一传输门；以及具有连接到第二位线的输出和用于接收写入数据位的补码的输入的第二传输门。
根据本公开的第三方面，提供了一种伪三端口存储器的方法，该方法包括：在响应于周期存储器时钟信号的开始的读取周期中，通过第一位线执行对列中的第一位单元的第一单端读取，以将第一位线充电到电源电压；在执行第一单端读取的同时，通过第二位线执行对该列中的第二位单元的第二单端读取，以对第二位线放电；以及在读取周期之后的写入周期中，通过第一位线和通过第二位线向第一位单元写入，其中第一位线从读取周期的结束到写入周期的结束保持被充电到电源电压，并且第二位线从读取周期的结束到写入周期的结束保持被放电。
通过以下详细描述，可以更好地理解这些和其他优点。
附图说明
图1示出了根据本公开的一个方面的伪三端口SRAM位单元的列。
图2A是根据本公开的一个方面的针对伪三端口SRAM位单元的MUX2阵列的读取数据路径的高级图。
图2B是根据本公开的一个方面的针对伪三端口SRAM位单元的MUX2阵列的写入数据路径的高级图。
图3A是根据本公开的一个方面的针对伪三端口SRAM位单元的MUX2阵列的读取端口A数据路径的电路图。
图3B是根据本公开的一个方面的针对伪三端口SRAM位单元的MUX2阵列的读取端口B数据路径的电路图。
图4是根据本公开的一个方面的针对伪三端口SRAM位单元的MUX1阵列的读取数据路径和写入数据路径的电路图。
图5A示出了根据本公开的一个方面的伪三端口存储器在读取和写入周期期间的一些操作波形，其中功率在写入操作之前的预充电时段中被消耗。
图5B示出了根据本公开的一个方面的在写入操作之前的预充电时段期间具有降低的功耗的伪三端口存储器在读取和写入周期期间的一些操作波形。
图6是根据本公开的一个方面的伪三端口存储器的操作方法的流程图。
图7示出了根据本公开的一个方面的每个结合伪三端口存储器的一些示例电子系统。
通过参考下面的详细描述，可以更好地理解本公开的实施例及其优点。应当理解，相同附图标记用于标识一个或多个附图中所示的相同元素。
具体实施方式
为了解决双端口存储器的密度问题，SRAM位单元设置有两个独立的字线。第一字线驱动针对位单元的第一存取晶体管的栅极。类似地，第二字线驱动针对位单元的第二存取晶体管的栅极。第一存取晶体管被耦合在针对位单元的真输出节点与位线之间。类似地，第二存取晶体管被耦合在针对位单元的补码输出节点与补码位线之间。
针对位单元的读取操作是单端的，因为它涉及位线中的仅一个位线。多个位单元被布置成列并且共享位线和补码位线。每个位单元具有其自己的由对应的一对字线控制的第一存取晶体管和第二存取晶体管。图1中示出了位单元的示例列100。列100包括第一位单元105和第二位单元110，但是应当理解，列100包括为了说明清楚而未示出的附加位单元。每个位单元位于其自己的由对应的一对字线定义的其他位单元(未示出)的行内。例如，位单元105被布置在位单元的第零行中。类似地，位单元110位于位单元的第一行中。
读取端口A字线WLA0延伸穿过第零行，并且驱动位单元105中的第一n型金属氧化物半导体(NMOS)存取晶体管M1。读取端口A字线WLA0类似地驱动第零行中的剩余位单元(未示出)中的其他第一存取晶体管。读取端口B字线WLB0也延伸穿过第零行，并且驱动位单元105中的第二NMOS存取晶体管M2。读取端口B字线WLB0类似地驱动其他第二存取晶体管(在第零行中未示出)。由于字线在读取操作期间被独立地控制，所以位线、读取端口A字线WLA0和存取晶体管M1的组合形成位单元105的读取端口A。因此，位线BL也可以表示为读取端口A位线。类似地，补码位线、读取端口B字线WLB0和存取晶体管M2的组合形成位单元105的读取端口B。因此，补码位线BLB也可以表示为读取端口B补码位线。
针对第一行位单元的字线是类似的。例如，读取端口A字线WLA1延伸穿过第一行以驱动位单元110中的存取晶体管M1。读取端口B字线WLB1延伸穿过第一行以驱动位单元110中的存取晶体管M2。因此，位单元110具有来自其存取晶体管M1、位线BL和读取端口A字线WLA1的组合的读取端口A。类似地，位单元110具有来自其存取晶体管M2、补码位线BLB和读取端口B字线WLB1的组合的读取端口B。
在对列100的读取操作期间，两个不同位单元可以被同时访问。例如，假定位单元105中的读取端口A通过字线WLA0的电压的断言来被访问。由于存取晶体管M1被耦合在位单元105的真(Q)输出节点之间，当读取端口A字线WLA0的电压被断言时，位线BL的电压将与位单元105的二进制内容相对应地被充电。例如，假定位线BL被预充电到针对位单元105的电源电压，并且位单元105以二进制高约定存储二进制一。因此，位单元105的输出节点Q将被充电到电源电压。在对读取端口A的读取操作期间，位线BL将因此保持被充电到电源电压。但是，如果位单元105一直存储二进制零，则对读取端口A的读取操作将导致位线BL朝向地被放电，同时存取晶体管M1导通。
随着对针对位单元105的读取端口A发生读取操作，没有其他位单元(诸如列100中的位单元110)可以通过其读取端口A进行读取访问，因为随后位线BL上会存在对位决策的竞争。但是，对于列100中的另一位单元，在读取端口B上可能发生同时读取操作。例如，读取操作可以通过位单元110中的读取端口B而发生，同时读取操作通过位单元105中的读取端口A而发生。在读取端口B访问期间，读取端口B字线WLB1被断言以导通针对位单元110的存取晶体管M2。每个存取晶体管M2连接在其位单元的补码输出节点(QB)与补码位线BLB之间。如果位单元110存储二进制零，则通过读取端口B的读取访问将导致位线BLB保持被充电到电源电压。相反，如果位单元110存储二进制零，则通过读取端口B的读取访问将导致位线BLB放电，同时其存取晶体管M2导通。因此，通过读取端口B的读取访问将导致补码位线BLB根据存储在所访问的位单元中的二进制值的补码被充电。注意，相同位单元可以通过其读取端口A和读取端口B被同时访问，尽管在这种情况下，位决策当然是相同的。
由于通过读取端口A和B中的一个读取端口的访问不使用剩余读取端口的位线的电压，因此所得到的读取操作是单端的。因此，反相器和锁存器组合可以用作用于这样的单端位决策的锁存感测放大器。将理解，列100以简化形式示出，其中位线BL驱动用于读取端口A的全局读取位线(全局读取位线A)，其为了说明清楚而未在图1中示出，但将在本文中进一步讨论。类似地，位线BLB驱动用于读取端口B的全局读取位线(全局读取位线B)，其也未在图1中示出，但将在本文中进一步讨论。全局读取位线驱动感测放大器。例如，反相器115反相全局读取位线A的电压以驱动锁存器125，该锁存器125锁存用于读取端口A访问的位单元(诸如位单元105)的位决策。类似地，反相器120反相全局读取位线B的电压以驱动锁存器130，该锁存器130锁存用于读取端口B访问的位单元(诸如位单元110)的位决策。由于位单元105中存储的位被反相器115反相，锁存器125将反相器115的输出反相以提供数据输出信号。在这种情况下，由于读取操作是向读取端口A，所以来自锁存器125的所得到的数据输出信号可以被指定为DOUTA。在一些实施例中，缓冲器135可以缓冲DOUTA信号。相反，由于读取端口B正在驱动由反相器120反相的补码位线BLB，所以锁存器130被布置为不反相反相器120的输出。以这种方式，锁存器130的输出将等于读取端口B访问的位单元(诸如位单元110)的位值(真或假)。来自读取端口B的所得到的数据输出信号可以被指定为DOUTB。在一些实施例中，缓冲器140可以缓冲DOUTB信号。
由于每个位单元只有两个存取晶体管和一对位线，因此用于列100中的位单元的所得到的双读取端口A和B是“伪读取端口”。相比之下，具有常规双读取端口的位单元将针对每个端口具有一对位线和一对存取晶体管。读取端口A和B有利地增加了密度，因为每个位单元可以由六个晶体管形成：一对存取晶体管M1和M2以及四个晶体管，以形成位单元内的交叉耦合反相器。
读取操作在存储器时钟信号周期的第一部分期间发生。写入操作可以在存储器时钟信号的剩余第二部分期间发生。因此，所得到的读取和写入操作可以表示为“双泵”，因为(多个)读取操作和写入操作都在一个存储器时钟周期中发生。尽管针对每行的字线对在读取操作期间被独立地控制，但是字线不是在写入操作期间被独立地控制。为了向位单元写入，本文中进一步讨论的写入驱动器以互补方式对位线对充电。例如，写入驱动器将位线BL充电到电源电压，并且将补码位线BLB放电到地，以将二进制一写入具有断言的字线对的行中的位单元。相反，写入驱动器将补码位线BLB充电到电源电压，并且将位线BL放电到地，以将二进制零写入这样的位单元。随着位线根据写入数据位被正确地充电，到位单元的两个字线都被充电到电源电压以导通位单元的存取晶体管。例如，假定发生对位单元105的写入操作。在写入驱动器根据写入数据位对位线对充电之后，字线控制器断言读取访问端口A字线WLA0和读取访问端口B字线WLB0两者以向位单元105写入。字线对、位线对和存取晶体管对的组合在写入操作期间形成用于位单元的写入端口。因此，诸如位单元105和110等位单元可以被指定为伪三端口SRAM位单元，因为每个这样的位单元都可以通过其读取端口A、读取端口B和写入端口来访问。为了简洁起见，以下讨论还将伪三端口SRAM位单元简称为“位单元”。
虽然写入操作与伪三端口SRAM不同，但读取操作是单端的。随着行数的增加，列中位线的电容将增加。通过这种增加的电容，被访问的位单元对被访问的位线进行充电(或放电)以触发相对简单的单端感测放大器(诸如反相器115和120)对读取操作作出位决策而花费的时间将越来越长。因此，将位单元阵列划分为组是有利的。如本文中定义的，存储体是指位单元列的细分，使得分配给一个存储体的列部分中的位单元与分配给相邻存储体的同一列部分中的位单元共享全局读取位线。例如，假定一列位单元被划分为上部存储体列和下部存储体列。因此，存在用于读取端口A的全局读取位线A(GRBLA)和用于读取端口B的全局读取位线B(GRBLB)，其由上部存储体列和下部存储体列共享。在本文中公开的一些实施例中，每个存储体中的多个列共享一对全局读取位线。特别地，假定每个存储体中的两个列也共享一对全局读取位线。每个存储体中的两个列因此被多路复用到一对全局读取位线上，这取决于哪个列和存储体被访问并且取决于哪个读取端口被访问。由于所得到的多路复用器在两个列之间进行选择，因此这样的存储器实施例在本文中被表示为“MUX2”。注意，MUX2多路复用器不仅在一个存储体中的相邻列之间进行选择，而且还从相邻存储体中的对应列对中进行选择。另一方面，如果存储体中的每一列不与存储体的相邻列共享其全局读取位线，则相邻存储体中的相同列之间仍然存在到共享的全局读取位线对上的多路复用。这样的存储器实施例在本文中表示为“MUX1”
从位单元通过被访问的位线到对应全局读取位线的路径形成读取数据路径。因此，存在针对MUX1阵列的读取数据路径以及针对MUX2阵列的读取数据路径。类似地，存在从写入驱动器通过被访问的一对位线到位单元的写入数据路径。无论阵列是MUX1还是MUX2，写入数据路径可以基本相同。
现在将更详细地讨论针对MUX2阵列的读取数据路径和写入数据路径。图2A中示出了针对MUX2阵列200的一些示例读取数据路径。MUX2阵列200被划分为上部存储体和下部存储体。因此，用于上部存储体的每个位线可以被指定为上部位线，而用于下部存储体的每个位线可以被指定为下部位线。为了说明清楚，仅针对上部存储体和下部存储体示出了两个列：第零列和第一列。上部存储体中的第零列的位线被指定为上部位线0(UBL0)和上部补码位线0(UBLB0)。上部存储体中的第一列的位线被指定为上部位线1(UBL1)和上部补码位线1(UBLB1)。类似地，下部存储体中的第零列的位线被指定为下部位线0(LBL0)和下部补码位线0(LBLB0)。最后，下部存储体中的第一列的位线被指定为下部位线1(LBL1)和下部补码位线1(LBLB1)。
回想图1的列100中的位线BL形成其每个位单元的读取端口A的一部分，而列100中的补码位线形成其每个位单元的读取端口B的一部分。再次参考图2A，位线UBL0和LBL0因此是其对应位单元的读取端口A的一部分。类似地，位线UBL1和LBL1是其对应位单元的读取端口A的一部分。所有这些“读取端口A相关”位线都可以驱动全局读取位线A(GRBLA)，这取决于针对读取端口A访问而寻址的存储体/列。例如，多路复用器205基于上部列地址(U列地址)而在UBL0位线与UBL1位线之间进行选择。如果上部列地址被引导到第零列中的读取端口A，则多路复用器205选择UBL0位线来驱动全局读取位线A。相反，如果上部列地址被引导到第一列中的读取端口A，则多路复用器205选择UBL1位线来驱动全局读取位线A。
多路复用器210类似于多路复用器205：当这些列由下部列地址(L列地址)确定时，多路复用器210在第零列和第一列中的下部存储体的读取端口A相关位线之间进行选择。如果下部列地址被引导到第零列中的读取端口A，则多路复用器210选择LBL0位线来驱动全局读取位线A。相反，如果下部列地址被引导到第一列中的读取端口A，则多路复用器210选择LBL1位线来驱动全局读取位线A。
全局读取位线B(GRBLB)的位线选择类似。例如，多路复用器215基于上部列地址(U列地址)在UBLB0位线与UBLB1位线之间进行选择。如果上部列地址被引导到第零列中的读取端口B，则多路复用器215选择UBLB0位线来驱动全局读取位线B。相反，如果上部列地址被引导到第一列中的读取端口B，则多路复用器215选择UBLB1位线来驱动全局读取位线B。
多路复用器220类似于多路复用器21：当下部存储体中的这些列如由下部列地址所确定而被寻址时，多路复用器220在第零列和第一列中的读取端口B相关位线之间进行选择。如果下部列地址被引导到第零列中的读取端口B，则多路复用器220选择LBLB0位线来驱动全局读取位线B。相反，如果下部列地址被引导到第一列中的读取端口B，则多路复用器220选择LBLB1位线来驱动全局读取位线B。
针对MUX2阵列的写入数据路径如图2B所示。根据写入操作中哪个存储体和列被寻址，写入数据位(WD)和补码写入数据位(WDB)穿过对应传递门。传递门用作列多路复用器，以将写入数据位WD和补码写入数据位WDB分配到被寻址的存储体和列。例如，如果上部列地址(U列地址)被寻址到上部存储体中的第零列，则传递门225打开，使得写入数据位WD驱动UBL0位线，并且使得补码写入数据位WDB驱动UBLB0位线。相反，如果上部列地址被寻址到上部存储体中的第一列，则传递门235打开，使得写入数据位WD驱动UBL1位线，并且使得补码写入数据位WDB驱动UBLB1位线。
到下部存储体的写入数据路径类似。例如，如果下部列地址(L：列地址)被寻址到下部存储体中的第零列，则传递门230打开，使得写入数据位WD驱动LBL0位线，并且使得补码写入数据位驱动LBLB0位线。相反，如果下部列地址被寻址到下部存储体中的第一列，则传递门240打开，使得写入数据位WD驱动LBL1位线，并且使得补码写入数据位WDB驱动LBLB1位线。
用于驱动全局读取位线A(GRBLA)的MUX2数据路径在图3A中更详细地示出。为了说明清楚，图3A中仅示出了读取端口A数据路径。在读取操作之前，预充电电路(未示出)将全局读取位线A预充电到电源电压。诸如第一与非逻辑门(NAND1)等逻辑门接收第零列读取端口A位线UBLA<A>和LBLA<0>。NAND1逻辑门通过PMOS开关晶体管P3被通电，该PMOS开关晶体管P3由低电平有效第零列读取端口A地址(列0端口A)控制，该低电平有效第零列读取端口A地址在读取操作被寻址到上部存储体和下部存储体中的第零列的读取端口A的情况下被断言。如本文中定义的，如果信号为逻辑真，则该信号被视为被“断言”，而不管该逻辑真状态是由高电平有效约定还是低电平有效约定表示的。在高电平有效约定中，信号通过被充电到电源电压而被断言。在低电平有效约定中，信号通过被放电到地而被断言。
如果列0端口A地址信号为真，则晶体管P3导通。晶体管P3的源极连接到电源电压的节点。晶体管P3的漏极连接到NAND1逻辑门的功率节点。列0端口A地址信号的断言因此为NAND1逻辑门通电。如果列0端口A地址信号未被断言，则NAND1逻辑门被断电，并且因此将浮置其输出节点305。输出节点305通过NMOS晶体管M5耦合到地，该NMOS晶体管M5具有绑定到地的源极和连接到输出节点305的漏极。列0端口A地址信号驱动晶体管M5的栅极。如果列0端口A地址信号为假，则晶体管M5因此导通以将输出节点305接地。
输出节点305连接到NMOS晶体管M6的栅极，该NMOS晶体管M6具有连接到地的源极和连接到全局读取端口A位线(GRBLA)的漏极。如果列0端口A地址信号为假，则输出节点305接地，使得晶体管M6截止。因此，全局读取端口A位线将保持在其默认预充电状态。但是，假定在访问二进制零值的UBLA<0>或LBLA<0>位线上发生读取端口A操作。由于读取操作是通过这些第零列读取端口A数据路径中的一个而进行的，所以列0端口A地址信号将为真，使得NAND1逻辑门被通电，并且使得晶体管M5截止。NAND1逻辑门的位线中的一个位线上的所得到的零导致NAND1逻辑门将输出节点305充电到电源电压。输出节点305的这种充电导通晶体管M6以将全局读取位线A接地。因此，全局读取位线A电压将被放电以表示从上部存储体和下部存储体中的第零列中活动的任何读取端口A数据路径读取的零。
相反，假定存在对上部存储体和下部存储体中的第零列的读取端口A访问，其中被访问的位单元存储二进制一值。在这种情况下，位线UBLA<0>和LBLA<0>保持在其预充电状态并且因此都被充电到电源电压。作为响应，NAND1逻辑门将输出节点305接地，使得晶体管M6保持截止。因此，全局读取位线A保持被充电到电源电压，以正确地表示从被访问的位单元读取的二进制一值。
对上部存储体和下部存储体中的第一列的读取端口A访问的读取数据路径类似。例如，与非逻辑门(NAND2)接收上部位线UBLA<1>和下部位线LBLA<1>。PMOS晶体管P4耦合在针对NAND2逻辑门的功率节点与针对电源电压的电源节点之间。当针对上部存储体和下部存储体中的第一列而访问读取端口B时，驱动晶体管P4的栅极的低电平有效列1端口A地址信号被断言。因此，NAND2逻辑门将响应于低电平有效列1端口A地址信号的断言而被通电。如果位线UBLA<1>和LBLA<1>中被访问的一个由于从被访问的位单元读取二进制零而被放电，则NAND2逻辑门的输出节点310将被充电到电源电压。输出节点310连接到NMOS晶体管M7的栅极，该NMOS晶体管M7具有连接到地的源极和连接到全局读取位线B的漏极。晶体管M7因此将响应于通过位线UBLA<1>和LBLA<1>中的一个位线对二进制零值的读取而被导通以对全局读取位线B放电。
如果位线UBLA<1>和LBLA<1>中被访问的一个位线上的读取操作读取二进制一值，则NAND2逻辑门对其输出节点310放电。晶体管M7因此保持截止，使得全局读取位线B保持被充电到电源电压以表示二进制一读取操作的结果。与晶体管M5类似，NMOS晶体管M8具有连接到地的源极和连接到输出节点310的漏极。列1端口A地址信号驱动晶体管M8的栅极。如果读取端口B对于上部存储体的第一列和下部存储体的第一列不是活动的，则列1端口A地址信号为假并且因此导通晶体管M8以将输出节点310接地并且确保晶体管M7保持截止。将图3A所示的MUX2读取数据路径与图2A所示的路径进行比较，可以看出，NAND1逻辑门、晶体管P3、晶体管M5、晶体管M6、晶体管M7、晶体管M8、NAND2逻辑门和晶体管P4的集合用作多路复用器1105和1110，以在读取端口A位线之间进行选择，以驱动全局读取位线A。
读取端口B数据路径如图3B所示，并且与读取端口A读取数据路径类似。为了说明清楚，读取端口A数据路径未在图3B中示出。第零列的用于上部存储体的读取端口B位线(UBLB<0>)和第零列的用于下部存储体的读取端口B(LBLB<0>)可以驱动与非逻辑门(NAND3)，该NAND3类似于NAND1逻辑门：该NAND3被耦合到晶体管P3、晶体管M5和晶体管M6的模拟以驱动全局读取位线B。具体地，NAND3逻辑门通过PMOS开关晶体管P9被通电，该PMOS开关晶体管P9由低电平有效第零列读取端口B地址(列0端口B)控制，该低电平有效第零列读取端口B地址在读取操作被寻址到上部存储体和下部存储体中的第零列的读取端口B的情况下被断言。
如果列0端口B地址信号为真，则晶体管P9导通。晶体管P9的源极连接到针对电源电压的节点。晶体管P9的漏极连接到针对NAND3逻辑门的功率节点。列0端口B地址信号的断言因此为NAND3逻辑门通电。如果列0端口B地址信号未被断言，则NAND3逻辑门被断电，并且因此将浮置其输出节点315。输出节点315通过NMOS晶体管M13耦合到地，该NMOS晶体管M13具有绑定到地的源极和连接到输出节点315的漏极。列0端口B地址信号驱动晶体管M13的栅极。如果列0端口B地址信号为假，则晶体管M13因此导通以将输出节点315接地。
输出节点315连接到NMOS晶体管M14的栅极，该NMOS晶体管M14具有连接到地的源极和连接到全局读取端口B位线(GRBLB)的漏极。如果列0端口B地址信号为假，则输出节点315接地，使得晶体管M14截止。因此，全局读取端口B位线将保持在其默认预充电状态。但是，假定在访问二进制零值的UBLB<0>或LBLB<0>位线上发生读取端口B操作。由于读取操作是通过这些第零列读取端口B数据路径中的一个而进行的，所以列0端口B地址信号将为真，使得NAND3逻辑门被通电，并且使得晶体管M13截止。NAND3逻辑门的位线中的一个上的所得到的零导致NAND3逻辑门将输出节点315充电到电源电压。输出节点315的这种充电导通晶体管M14以将全局读取位线B接地。因此，全局读取位线B电压将被放电以表示从上部存储体和下部存储体中的第零列中活动的任何读取端口B数据路径读取的零。
相反，假定存在对上部存储体和下部存储体中的第零列的读取端口B访问，其中被访问的位单元存储二进制一值。在这种情况下，位线UBLB<0>和LBLB<0>保持在其预充电状态并且因此都被充电到电源电压。作为响应，NAND3逻辑门将输出节点315接地，使得晶体管M14保持截止。因此，全局读取位线B保持被充电到电源电压，以正确地表示从被访问的位单元读取的二进制一值。
对上部存储体和下部存储体的第一列的读取端口B访问的读取数据路径类似。例如，与非逻辑门(NAND4)接收上部位线UBLB<1>和下部位线LBLB<1>。PMOS晶体管P10耦合在针对NAND4逻辑门的功率节点与针对电源电压的电源节点之间。当针对上部存储体和下部存储体中的第一列而访问读取端口B时，驱动晶体管P10的栅极的低电平有效列1端口B地址信号被断言。因此，NAND4逻辑门将响应于低电平有效列1端口B地址信号的断言而被通电。如果位线UBLB<1>和LBLB<1>中被访问的一个位线由于从被访问的位单元读取二进制零而被放电，则NAND4逻辑门的输出节点320将被充电到电源电压。输出节点320连接到NMOS晶体管M15的栅极，该NMOS晶体管M15具有连接到地的源极和连接到全局读取位线B的漏极。晶体管M15因此将响应于通过位线UBLB<1>和LBLB<1>中的一个位线对二进制零值的读取而被导通以对全局读取位线B放电。
如果位线UBLB<1>和LBLB<1>中被访问的一个位线上的读取操作读取二进制一值，则NAND4逻辑门对其输出节点320放电。晶体管M15因此保持截止，使得全局读取位线B保持被充电到电源电压以表示二进制一读取操作的结果。与晶体管M5类似，NMOS晶体管M16具有连接到地的源极和连接到输出节点320的漏极。列1端口B地址信号驱动晶体管M16的栅极。如果读取端口B对于上部存储体的第一列和下部存储体的第一列不是活动的，则列1端口B地址信号为假并且因此导通晶体管M16以将输出节点320接地并且确保晶体管M15保持截止。
图4中示出了针对具有上部存储体和下部存储体的MUX1阵列的读取数据路径。由于图4被引导到MUX1阵列，因此仅示出了上部存储体和下部存储体的第零列，因为读取数据路径对于其余列是类似的。上部存储体中的第零列包括读取端口A位线(UBLA<0>和读取端口B位线UBLB<0>)。类似地，下部存储体中的第零列包括读取端口A位线(LBLA<0>)和读取端口B位线(LBLB<0>)。读取端口A位线UBLA<0>和LBLA<0>驱动与非逻辑门(NAND5)，该NAND逻辑门继而驱动NMOS晶体管M10的栅极，该NMOS晶体管M10具有连接到地的源极和连接到第零列的读取端口A全局读取位线(GRBLA<0>)的漏极。如果对第零列的读取端口A访问读取二进制零，则NAND5逻辑门导通M10晶体管，以对第零列的全局读取位线A放电。但是如果读取端口A访问读取二进制一，则晶体管M10截止，使得第零列的全局读取位线A保持被充电到电源电压，以反映二进制一值的成功读取。模拟与非逻辑门(NAND6)将读取端口B位线UBLB<0>和LBLB<0>进行与非，以驱动NMOS晶体管M12的栅极。晶体管M12类似于晶体管M10，并且因此具有连接到地的源极和连接到第零列的读取端口B全局读取位线(GRBLB<0>)的漏极。因此，读取端口B访问类似于读取端口A访问。
针对MUX1阵列的写入数据路径也如图4所示。到上部存储体中的第零列的写入数据路径通过一对传输门T1和T2而发生。传输门T1由NMOS晶体管M9和PMOS晶体管P5的并联组合形成。写入数据位WD驱动传输门T1。类似地，传输门T2由NMOS晶体管M11和PMOS晶体管P8的并联组合形成。补码写入数据位WDB驱动传输门T2。第零列(UWM<0>)的上部存储体写入多路复用器信号及其补码(UWMB<0>)控制传输门T1和T2是断开还是闭合。UWM<0>是高电平有效信号，该高电平有效信号在写入操作被引导到上部存储体的第零列时被断言。UWMB<0>是UWM<0>的补码。UWM<0>驱动晶体管M9和M11的栅极。类似地，UWMB<0>驱动晶体管P5和P8的栅极。因此，当UWM<0>被断言时，传输门T1和T2闭合(导通)，使得写入位信号WD控制UBLA<0>位线的电压，并且使得补码写入位信号WDB控制UBLB<0>位线的电压。相反，如果UWM<0>被解除断言，则传输门T1和T2断开(不导通)。
到第零列中的下部存储体的位线的写入数据路径，因为它们可以由一对传输门形成，该对传输门类似于传输门T1和T2并且接收同一写入数据位及其补码。下部存储体写入多路复用信号控制该对下部存储体传输门是闭合还是断开。如果写入操作是对下部存储体的第零列，则该对下部存储体传输门将闭合，使得写入数据位WD控制LBLA<0>位线的电压，并且使得补码写入数据位WDB控制LBLB<0>线的电压。
再次参考图2B，注意，MUX2写入数据路径可以是类似的，因为写入访问使用被访问的列中的两个位线。因此，对于每个上部存储体或下部存储体列将有一对传输门。例如，传递门225可以由两个传输门形成，传递门230可以由两个传输门形成，等等。由于有两个列被多路复用，公共写入数据位WD及其补码WDB将驱动所得到的四对传输门。根据哪个列要被写入，该列的一对传输门将闭合，使得可以发生对适当列的写入操作。
无论阵列是MUX1阵列还是MUX2阵列，位线都可以在读取操作之前预充电。由于该预充电独立于MUX1/MUX2实现，所以在图4中仅示出了下部存储体的第零列的预充电晶体管。读取端口A位线LBLA<0>可以由PMOS晶体管P6预充电，该PMOS晶体管P6具有连接到电源节点的源极和连接到LBLA<0>位线的漏极。低电平有效预充电信号(IprechargeA<0>)驱动晶体管P6的栅极。在读取操作之前的预充电时段期间，预充电信号IprechargeA<0>被断言以导通晶体管P6以将LBLA<0>位线充电到电源电压。类似地，读取端口B位线LBLB<0>可以由PMOS晶体管P7预充电，该PMOS晶体管P7具有连接到电源节点的源极和连接到LBLB<0>位线的漏极。低电平有效预充电信号(IprechargeB<0>)驱动晶体管P7的栅极。在读取操作之前的预充电时段期间，预充电信号IprechargeB<0>被断言以导通晶体管P6以将LBLB<0>位线充电到电源电压。应当理解，MUX1和MUX2实现中的剩余列可以使用诸如关于晶体管P6和P7而讨论的一对晶体管来类似地预充电。
MUX1或MUX2阵列的一些示例操作波形如图5A所示。下面对图5A的讨论还将参考图1的列100。存储器时钟信号CLK在时间t0被断言，以在存储器时钟信号CLK的一个周期中开始读取周期，之后是写入周期。从时间t1到时间t2，第零行的读取端口A字线WLA0被断言。在该示例中，假定位单元105存储二进制一，使得位单元105的Q输出节点被充电到电源电压。因此，位线BL在时间t2保持被充电到电源电压。在从时间t1到时间t2的同一字线断言时段期间，读取端口B字线WLB1被断言以执行对位单元110的读取端口B访问。在该示例中，假定位单元110也存储二进制一，使得其QB输出节点被放电到地。因此，补码位线BLB在时间t2被放电。因此，读取端口A的DOUTA数据输出信号在时间t3是二进制一。类似地，读取端口B的DOUTB数据输出信号在时间t3也是二进制一，因为位单元110存储二进制一值。
然后，在时间t4发生对位单元105的写入操作。在时间t3之前，列写入多路复用信号UWM被断言，使得其补码UWMB被解除断言。写入位信号WD是二进制零，因此补码写入位信号WDB是二进制一。注意，除了由写入驱动器产生的之外，没有对位线Bl和BLB的用于写入操作的单独预充电。这与其中位线对都在写入操作之前被预充电的常规存储器形成对比。由于写入操作预充电仅由穿过图4的传输门T1和T2的写入驱动器引起，因此如果从读取操作到写入操作在位线中没有二进制变化，则这导致省电。在图5A中，写入位信号WD是来自读取操作的DOUTA数据输出信号的补码，使得线BL必须从其充电状态被放电，并且补码位线BLB必须从其放电状态被充电。因此，不存在在从时间t2到时间t4的位线预充电期间发生的省电。如前所述，写入操作是双端的(也可以表示为差分的)，使得到位单元105的字线WLA0和WLB0两者在写入操作期间从时间t4到时间t5被断言。
与图5A的读取操作和写入操作相反，如图5B所示，在位线的预充电期间发生省电。在该示例中，时钟信号CLK在时间t0再次被断言以开始读取和写入周期。再次假定位单元105和110存储二进制一值。如关于图5A所讨论的，对位单元105的读取端口A访问和对位单元110的读取端口B访问从时间t1到时间t2发生。因此，在图5B中的时间t2，由于位单元105中存储的二进制一值，位线BL被充电到电源，而由于位单元110中存储的二进制一值的读取，补码位线BLB被放电。DOUTA和DOUTB数据输出信号因此都在时间t3变高。但是在图5B中，写入数据位WD在时间t2之前是二进制一，使得补码写入数据位WDB是二进制零。因此，当在时间t2之后在列写入多路复用信号UWM被断言时发生的位线BL和BLB的所得到的写入驱动与在读取操作之后发生的这些位线的二进制状态相同。当字线被断言时图5B中的位线在时间t2到时间t4之间的写入驱动因此基本上不消耗功率，因为位线电压保持不变：位线BL保持充电并且互补位线BLB保持放电。在时间t4到时间t5，端口A字线WLA0和WLB0被断言以完成写入操作。
本文中公开的到每个伪三端口位单元的读取端口A也可以表示为第一读取端口。类似地，到每个伪三端口位单元的读取端口B也可以表示为第二读取端口。再次参考列100，读取端口A位线BL也可以表示为第一读取位线。类似地，读取端口B位线BLB也可以表示为第二读取位线。给定该第一读取端口术语和第二读取端口术语，因此可以理解，每个伪三端口位单元可以被视为具有被耦合到第一位线的第一读取端口、被耦合到第二位线的第二读取端口、以及被耦合到第一位线和第二位线的写入端口。
全局读取位线A也可以表示为第一全局读取位线。类似地，全局读取位线B也可以表示为第二全局读取位线。NAND1逻辑门然后可以表示为第一逻辑门，该第一逻辑门具有被耦合到第一位线的输入和被耦合到第一全局读取位线的输出。NAND5逻辑门是这样的第一逻辑门的另一示例。NAND3逻辑门也可以表示为第二逻辑门，该第二逻辑门具有连接到第二位线的输入并且具有被耦合到第二全局位线的输出。NAND6逻辑门是第二逻辑门的另一示例。
给定第一位线术语和第二位线术语，现在将参考图6的流程图描述伪三端口存储器的方法。该方法包括响应于周期存储器时钟信号的开始的读取周期包括通过第一位线执行对列中的第一位单元的第一单端读取以将第一位线充电到电源电压的动作600。关于从时间t1到时间t2的字线断言期间位线BL的充电，图5B中示出了这样的第一单端读取的示例。该方法还包括在第一单端读取期间发生的动作605，动作605包括通过第二位线执行对该列中的第二位单元的第二单端读取以对第二位线放电。关于从时间t1到时间t2的补码位线BLB的放电，在图5B中示出了这样的第二单端读取的示例。最后，该方法包括在读取周期之后的写入周期中发生的动作610，动作610包括通过第一位线和通过第二位线向第一位单元写入，其中第一位线从读取周期的结束到写入周期的结束保持被充电到电源电压，并且第二位线从读取周期的结束到写入周期的结束保持被放电。在图5B中示出了这样的写入操作的示例，其中从时间t2到时间t5，位线BL和BLB的位线电压不改变。
本文中公开的伪三端口存储器可以并入多种电子系统。例如，如图7所示，蜂窝电话700、膝上型电脑705和平板电脑710都可以包括根据本公开的具有数据路径的伪三端口存储器。诸如音乐播放器、视频播放器、通信设备和个人计算机等其他示例性电子系统也可以配置有根据本公开而构造的具有数据路径的伪三端口存储器。
正如本领域的一些技术人员现在将认识到的，并且取决于手头的特定应用，可以对本公开的设备的材料、装置、配置和使用方法进行很多修改、替换和变化，而没有脱离本公开的范围。鉴于此，本公开的范围不应当限于本文中示出和描述的特定实施例的范围，因为它们仅仅是作为一些示例而给出，本公开的范围应当与下文所附权利要求及其功能等同物的范围完全相称。

Claims (30)

1.一种存储器，包括：
用于第一列的第一位线；
用于所述第一列的第二位线；
所述第一列包括多个第一位单元，每个第一位单元具有被耦合到所述第一位线的第一读取端口、被耦合到所述第二位线的第二读取端口、以及被耦合到所述第一位线和所述第二位线的写入端口；
第一全局读取位线；
第二全局读取位线；
第一逻辑门，具有被耦合到所述第一位线的第一输入，并且具有被耦合到所述第一全局读取位线的输出；以及
第二逻辑门，具有连接到所述第二位线的第一输入，并且具有被耦合到所述第二全局位线的输出。
2.根据权利要求1所述的存储器，还包括：
用于电源电压的电源节点；
被耦合在所述第一逻辑门的功率节点与所述电源节点之间的第一晶体管，其中所述第一晶体管被配置为响应于针对所述第一列和所述第一全局读取位线的第一地址信号的断言而导通。
3.根据权利要求2所述的存储器，其中所述第一晶体管是PMOS晶体管。
4.根据权利要求2所述的存储器，还包括：
被耦合在所述第二逻辑门的功率节点与所述电源节点之间的第二晶体管，其中所述第二晶体管被配置为响应于针对所述第一列和所述第二全局读取位线的第二地址信号的断言而导通。
5.根据权利要求4所述的存储器，其中所述第二晶体管是PMOS晶体管。
6.根据权利要求3所述的存储器，其中所述第一列是被包括在上部存储体中的第一上部列，所述上部存储体还包括：
用于第二上部列的第一位线；
用于所述第二上部列的第二位线；
所述第二上部列包括多个第二位单元，每个第二位单元具有被耦合到用于所述第二上部列的所述第一位线的第一读取端口、被耦合到用于所述第二上部列的所述第二位线的第二读取端口、以及被耦合到用于所述第二上部列的所述第一位线和用于所述第二上部列的所述第二位线的写入端口；以及
第三逻辑门，具有被耦合到用于所述第二上部列的所述第一位线的第一输入，并且具有被耦合到所述第一全局读取位线的输出。
7.根据权利要求6所述的存储器，还包括下部存储体，所述下部存储体包括：
用于第一下部列的第一位线；
用于所述第一下部列的第二位线；
所述第一下部列包括多个第三位单元，每个第三位单元具有被耦合到用于所述第一下部列的所述第一位线的第一读取端口、被耦合到用于所述第一下部列的所述第二位线的第二读取端口、以及被耦合到用于所述第一下部列的所述第一位线和用于所述第一下部列的所述第二位线的写入端口；
所述第一逻辑门还包括被耦合到用于所述第一下部列的所述第一位线的第二输入，以及
所述第二逻辑门还包括被耦合到用于所述第一下部列的所述第二位线的第二输入。
8.根据权利要求7所述的存储器，所述下部存储体还包括：
用于第二下部列的第一位线；
用于所述第二下部列的第二位线；
所述第二下部列包括多个第四位单元，第四位单元具有被耦合到用于所述第二下部列的所述第一位线的第一读取端口、被耦合到用于所述第二下部列的所述第二位线的第二读取端口、以及被耦合到用于所述第二下部列的所述第一位线和用于所述第二下部列的所述第二位线的写入端口；以及
第四逻辑门，具有被耦合到用于所述第二上部列的所述第一位线的第一输入、被耦合到用于所述第二下部列的所述第一位线的第二输入；以及
所述第三逻辑门还包括被耦合到用于所述第二下部列的所述第一位线的第二输入。
9.根据权利要求3所述的存储器，还包括：
第一NMOS晶体管，具有被耦合到所述第一逻辑门的所述输出的栅极，并且具有连接到所述第一全局读取位线的漏极。
10.根据权利要求9所述的存储器，还包括：
第二NMOS晶体管，具有被耦合到所述第一逻辑门的所述输出的漏极并且具有被耦合到地的源极，所述第二NMMOS晶体管被配置为响应于针对所述第一列和所述第一全局读取位线的所述第一地址信号的解除断言而导通。
11.根据权利要求1所述的存储器，还包括与所述多个第一位单元相对应的多个字线对，每个字线对包括第一读取端口字线和第二读取端口字线。
12.根据权利要求11所述的存储器，其中第一位单元包括被耦合到所述第一位线的第一存取晶体管和被耦合到所述第二位线的第二存取晶体管。
13.根据权利要求1所述的存储器，还包括：
第一感测放大器，具有被耦合到所述第一全局读取位线的输入；以及
第二感测放大器，具有被耦合到所述第二全局读取位线的输入。
14.根据权利要求13所述的存储器，其中所述第一感测放大器是第一反相器，并且所述第二感测放大器是第二反相器。
15.根据权利要求8所述的存储器，其中所述第一逻辑门是第一与非门，所述第二逻辑门是第二与非门、所述第三逻辑门是第三与非门，并且所述第四逻辑门是第四与非门。
16.根据权利要求1所述的存储器，其中所述第一列是被包括在上部存储体中的第一上部列，所述第一位线是用于所述第一上部列的第一位线，并且所述第二位线是用于所述第一上部列的第二位线，所述存储器还包括下部存储体，所述下部存储体包括：
用于第一下部列的第一位线；
用于所述第一下部列的第二位线；
所述第一下部列包括多个第二位单元，每个第二位单元具有被耦合到用于所述第一下部列的所述第一位线的第一读取端口、被耦合到用于所述第一下部列的所述第二位线的第二读取端口、以及被耦合到用于所述第一下部列的所述第一位线和用于所述第一下部列的所述第二位线的写入端口；并且
其中所述第一逻辑门还包括被耦合到用于所述第一下部列的所述第一位线的第二输入，并且所述第二逻辑门还包括被耦合到用于所述第一下部列的所述第二位线的第二输入。
17.根据权利要求16所述的存储器，其中所述第一逻辑门是第一与非门，并且所述第二逻辑门是第二与非门。
18.根据权利要求17所述的存储器，还包括：
第一NMOS晶体管，具有被耦合到地的源极、被耦合到第一全局读取位线的漏极和被耦合到所述第一与非门的所述输出的栅极；以及
第一NMOS晶体管，具有被耦合到地的源极、被耦合到第二全局读取位线的漏极和被耦合到所述第二与非门的所述输出的栅极。
19.一种存储器，包括：
用于第一列的第一位线；
用于所述第一列的第二位线；
所述第一列包括多个第一位单元，每个第一位单元具有被耦合到所述第一位线的第一读取端口、被耦合到所述第二位线的第二读取端口、以及被耦合到所述第一位线和所述第二位线的写入端口；
第一传输门，具有连接到所述第一位线的输出和用于接收写入数据位的输入；以及
第二传输门，具有连接到所述第二位线的输出和用于接收所述写入数据位的补码的输入。
20.根据权利要求19所述的存储器，其中所述第一传输门和所述第二传输门两者被配置为响应于写入多路复用地址信号的断言而闭合。
21.根据权利要求19所述的存储器，其中所述存储器被包括在蜂窝电话内。
22.根据权利要求19所述的存储器，还包括与所述多个第一位单元相对应的多个字线对，每个字线对包括第一读取端口字线和第二读取端口字线。
23.根据权利要求22所述的存储器，其中每个第一位单元包括被耦合到所述第一位线的第一存取晶体管和被耦合到所述第二位线的第二存取晶体管。
24.一种用于存储器的方法，包括：
在响应于周期存储器时钟信号的开始的读取周期中，通过第一位线执行对列中的第一位单元的第一单端读取，以将所述第一位线充电到电源电压；
在执行所述第一单端读取的同时，通过第二位线执行对所述列中的第二位单元的第二单端读取，以对所述第二位线放电；以及
在所述读取周期之后的写入周期中，通过所述第一位线和通过所述第二位线向所述第一位单元写入，其中所述第一位线从所述读取周期的结束到所述写入周期的结束保持被充电到所述电源电压，并且所述第二位线从所述读取周期的所述结束到所述写入周期的所述结束保持被放电。
25.根据权利要求24所述的方法，还包括：
在所述读取周期期间断言被耦合到所述第一位单元的第一字线，同时解除断言被耦合到所述第一位单元的第二字线；以及
在所述读取周期期间断言被耦合到所述第二位单元的第二字线，同时解除断言被耦合到所述第二位单元的第一字线。
26.根据权利要求25所述的方法，还包括：
在所述写入周期期间断言被耦合到所述第一位单元的所述第一字线；以及
在所述写入周期期间断言被耦合到所述第一位单元的所述第二字线。
27.根据权利要求24所述的方法，其中所述读取周期和所述写入周期两者在所述存储器时钟信号的单个周期期间发生。
28.根据权利要求24所述的方法，还包括：
根据对所述第一位单元的所述单端读取，用第一位决策驱动第一全局读取位线；以及
根据对所述第二位单元的所述单端读取，用第二位决策驱动第二全局读取位线。
29.根据权利要求28所述的方法，还包括：
通过反转针对所述第一位线的电压来形成所述第一位决策；以及
通过反转针对所述第二位线的电压来形成所述第二位决策。
30.根据权利要求28所述的方法，
其中用所述第一位决策驱动所述第一全局读取位线包括：通过第一与非门处理针对所述第一位线的电压，并且
其中用所述第二位决策驱动所述第二全局读取位线包括：通过第二与非门处理针对所述第二位线的电压。
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