KR20030030624A - 내용 주소화 메모리 셀 - Google Patents

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KR20030030624A
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Abstract

여기에 개시되는 내용 주소화 메모리(CAM) 셀은, 제 1 및 제 2 노드들 사이에 연결된 메모리 셀, 제 1 데이터 신호를 전달하는 제 1 데이터 라인, 제 2 데이터 신호를 전달하는 제 2 데이터 라인, 그리고 매치 라인과 기준 전압 사이에 직렬로 순차적으로 연결된 제 1 및 제 2 스위칭 디바이스들을 포함한다. 특히, 상기 제 1 스위칭 디바이스는 상기 제 1 노드의 전위와 상기 제 1 데이터 신호에 의해 제어되고, 상기 제 2 스위칭 디바이스는 상기 제 2 노드의 전위와 상기 제 2 데이터 신호에 의해 제어된다. 이와 같은 구조를 갖는 CAM 셀은 종래의 CAM 셀들에 비해 높은 집적도를 가지면서도 동작 속도가 빠르고 전력 소비가 적다.

Description

내용 주소화 메모리 셀{CONTENT ADDRESSABLE MEMORY CELL}
본 발명은 반도체 집적 회로에 관한 것으로, 좀 더 구체적으로는 집적도와 동작 속도가 향상된 내용 주소화 메모리 셀에 관한 것이다.
내용 주소화 메모리(content addressable memory : CAM)는 다수의 CAM 셀들에 데이터를 저장하는 저장 장치로서 빠른 동작 속도를 요구하는 캐시 메모리(cache memory)의 어드레스 저장을 위한 태그(tag) 메모리로 널리 사용된다. CAM 셀들 각각은 정적 램(static random access memory : SRAM) 셀과 비교 회로(compare circuit)를 포함하며, 매치 라인(match line)과 연결된다. CAM 셀의 비교 회로는 SRAM 셀에 저장된 데이터와 대응하는 비트 라인 쌍을 통해 입력되는 데이터를 비교하는 동작을 수행한다. 일반적으로, CAM 셀의 비교 회로는 비트 라인 쌍을 통해 입력되는 데이터가 CAM 셀에 저장된 데이터와 일치할 때 매치 라인으로 매치 신호를 발생한다.
전형적인 CAM 어레이의 CAM 셀들은 행들과 열들의 매트릭스 형태로 배열된다. CAM 셀 어레이의 행들 각각에는 매치 라인이 구성되고, 열들 각각은 비트 라인 쌍을 공유한다.
비교 동작에서, CAM 셀 어레이 내의 각 CAM 셀은 자신에 저장된 데이터와 대응하는 비트 라인 쌍을 통해 입력되는 데이터를 비교하고, 그들이 서로 일치하지 않을 때(즉, 미스매치임이 판별될 때) 매치 라인을 디스챠지(discharge)한다. 매치 라인의 디스챠지된 전압 레벨은 CAM 어레이의 행에서 미스매치되었음을 나타낸다. CAM 어레이의 행 내의 어느 하나의 CAM 셀은 대응하는 매치 라인을 디스챠지시킴으로써 자신과 연결된 행 전체가 미스매치되었음을 나타낼 수 있다. 다음은 내용 주소화 메모리(CAM) 셀의 종래 기술들을 예시적으로 보여주고 있다.
도 1은 종래의 CAM 셀의 일 예를 보여주는 도면으로, 이와 같은 CAM 셀은 이귀로 등에 의해 취득된 국내특허공보 제 2000-250807 호에 "캠 셀 구조 및 캠 셀을 이용한 필드 컨피규어러블 램과 프로그래머블 로직어레이 겸용 메모리" 라는 제목으로 개시되어 있다.
도 1을 참조하면, CAM 셀(10)은 한 쌍의 인버터들(11, 12)과 한 쌍의 N 채널 모스(N channel Metallic Oxide Semiconductor : NMOS) 트랜지스터들(13, 14)로 구성된 SRAM 셀과 NMOS 트랜지스터들(15, 16 및 17)로 구성된 비교 회로를 포함한다.
NMOS 트랜지스터들(15, 16)의 전류 통로들은 비트 라인들(BL, /BL) 사이에 직렬로 형성되고, 그들의 게이트들은 노드(N1)와 노드(N2)에 각각 연결된다. NMOS 트랜지스터(17)는 매치 라인(ML)과 접지 전압 사이에 형성된 전류 통로 및 상기 NMOS 트랜지스터들(15, 16)의 연결 노드(N3)와 연결된 게이트를 갖는다.
비교 동작에서, 비트 라인들(BL, /BL)로 입력되는 데이터와 SRAM 셀에 저장된 데이터가 일치하면 매치 라인의 프리챠지된 상태는 그대로 유지된다. 반면, 비트 라인들(BL, /BL)로 입력되는 데이터와 SRAM 셀에 저장된 데이터가 일치하지 않으면 NMOS 트랜지스터(15) 또는 NMOS 트랜지스터(16)에 의해서 노드(N3)는 하이 레벨로 된다. 그 결과, NMOS 트랜지스터(17)가 턴 온되어서 프리챠지되어 있는 매치 라인(ML)은 디스챠지된다.
이와 같은 구성을 갖는 CAM 셀(10)은 비교 회로에 구성되는 트랜지스터들이 3개 뿐이어서 매우 우수한 집적도를 갖는다. 그러나, 비트 라인(BL) 또는 비트라인(/BL)을 통해 제공되는 전원 전압 레벨의 데이터는 NMOS 트랜지스터(15) 또는 NMOS 트랜지스터(16)의 문턱 전압(Vth)만큼 낮아진 후 노드(N3)에 인가되므로 NMOS 트랜지스터(17)의 동작 속도가 저하되는 문제점이 있다.
도 2는 종래의 CAM 셀의 다른 예를 보여주는 도면으로, 이와 같은 종래의 CAM 셀의 구조는 Francois 등에 의해 1995년 3월 7일 취득된 미국특허공보 제 5,396,449 호, "FAST CONTENT ADDRESSABLE MEMORY WITH REDUCED POWER CONSUMPTION"에 개시되어 있다.
도 2를 참조하면, CAM 셀(30)은 한 쌍의 인버터들(31, 32)과 한 쌍의 NMOS 트랜지스터들(33, 34)로 구성된 SRAM 셀과 NMOS 트랜지스터들(35, 36, 37 및 38)로 구성된 비교 회로를 포함한다.
NMOS 트랜지스터들(35, 36)의 전류 통로들은 매치 라인과 접지 전압 사이에 직렬로 순차적으로 형성되고, 그들의 게이트들은 비트 라인(BL)과 노드(N5)에 각각 연결된다. NMOS 트랜지스터들(37, 38)의 전류 통로들은 매치 라인과 접지 전압 사이에 직렬로 순차적으로 형성되고, 그들의 게이트들은 비트 라인(/BL)과 노드(N4)에 각각 연결된다. 여기서, 비트 라인들(BL, /BL)은 상보적인 데이터를 각각 CAM셀(30)로 전달한다.
비교 동작에서, 비트 라인들(BL, /BL)로 입력되는 데이터와 SRAM 셀에 저장된 데이터가 일치하면 매치 라인의 프리챠지된 상태는 그대로 유지된다. 반면, 비트 라인들(BL, /BL)로 입력되는 데이터와 SRAM 셀에 저장된 데이터가 일치하지 않으면 직렬로 연결된 한 쌍의 트랜지스터들(35, 36) 또는 트랜지스터들(37, 38)에 의해서 매치 라인(ML)은 접지 전압으로 디스챠지된다.
이와 같은 구성을 갖는 CAM 셀(30)은 비교 회로에 구성되는 트랜지스터들이 모두 NMOS 트랜지스터들이기 때문에 집적도가 우수하고, 트랜지스터들(35, 36, 37 및 38)의 게이트만을 구동하면 되므로 저전력 동작이 가능하다는 장점을 갖는다. 그러나, 매치 라인(ML)을 디스챠지하기 위한 2의 경로들 각각에 2 개의 트랜지스터들이 직렬로 연결되어서 도 1에 도시된 CAM 셀(10)에서 한 개의 트랜지스터(17)를 이용한 것에 비해 트랜지스터들(35, 36, 37 및 38)의 사이즈가 커지는 단점을 갖는다. 트랜지스터들(35, 36, 37 및 38)의 사이즈 증가는 CAM 셀(30)의 회로 면적을 증가시킨다.
도 3은 종래의 CAM 셀의 또다른 예를 보여주는 도면으로, 이와 같은 CAM 셀은 Farah에 의해 1996년 2월 6일 취득된 미국특허공보 제 5,490,102 호, "LOW CAPACITANCE CONTENT-ADDRESSABLE MEMORY CELL"에서 찾아볼 수 있다.
도 3을 참조하면, CAM 셀(50)은 한 쌍의 인버터들(51, 52)과 한 쌍의 NMOS 트랜지스터들(53, 54)로 구성된 SRAM 셀과 NMOS 트랜지스터들(55, 57) 및 PMOS 트랜지스터들(56, 58)로 구성된 비교 회로를 포함한다. 트랜지스터들(55, 56)과 트랜지스터들(57, 58)은 패스 게이트(pass gate)로 각각 배열된다. 즉, 트랜지스터들(55, 56)은 비트 라인(BL)을 통해 입력되는 데이터를 위한 패스 게이트이고, 트랜지스터들(57, 58)은 비트 라인(/BL)을 통해 입력되는 데이터를 위한 패스 게이트이다.
비교 동작에서, 만일 비트 라인들(BL, /BL)을 통해 입력되는 데이터들과 SRAM 셀 내에 저장된 데이터가 일치하면, 노드(N10)는 로우 레벨로 되어서 NMOS 트랜지스터(59)가 턴 온되지 않는다. 그 결과, 매치 라인(ML)은 프리챠지된 레벨을 유지하게 된다. 반면, 비트 라인들(BL, /BL)을 통해 입력되는 데이터들과 SRAM 셀 내에 저장된 데이터가 일치하지 않으면, 노드(N10)는 하이 레벨로 되어서 매치 라인(ML)은 디스챠지된다.
이와 같이, 구동 속도를 향상시키기 위해 NMOS 트랜지스터 뿐만 아니라 PMOS 트랜지스터를 사용한 종래의 CAM 셀(50)은 도 2에 도시된 CAM 셀(30)에 비해 구동 속도는 빠르나, PMOS 트랜지스터가 큰 면적을 차지하므로 집적도가 낮다는 단점을 갖는다. 또한, SRAM 셀에 저장된 데이터에 의해서 트랜지스터들(55, 56, 57 및 58)이 구동되므로 소비 전력 역시 증가한다.
따라서, 본 발명의 목적은 상술한 바와 같은 문제점들을 해결하기 위해 제안된 것으로, 높은 집적도를 가지면서도 동작 속도가 빠르고 전력 소비가 적은 내용 주소화 메모리를 제공하는데 있다.
도 1은 종래의 CAM 셀의 일 예를 보여주는 도면;
도 2는 종래의 CAM 셀의 다른 예를 보여주는 도면;
도 3은 종래의 CAM 셀의 또다른 예를 보여주는 도면;
도 4는 본 발명의 바람직한 실시예에 따른 CAM 셀을 구비한 내용 주소화 메모리의 구성을 보여주는 도면;
도 5는 본 발명의 바람직한 실시예에 따른 CAM 셀의 상세한 회로 구성을 보여주는 도면;
도 6은 도 1 내지 도 3에 도시된 종래 기술들의 CAM 셀들과 본원 발명에 따른 CAM 셀의 전력 소모를 알아보기 위한 실험 결과를 보여주는 도면; 그리고
도 7은 도 5에 도시된 본원 발명의 바람직한 실시예에 따른 CAM 셀을 도 3에 도시된 종래의 CAM 셀과 동일한 면적으로 제작했을 때 본원 발명의 CAM 셀과 도 3에 도시된 종래의 CAM 셀의 지연 시간을 비교해서 보여주고 있다.
*도면의 주요 부분에 대한 설명*
10, 30, 50, 111-119 : CAM 셀
WL0-WLm : 워드 라인
BL0-BLn, /BL0-/BLn : 비트 라인
ML0-MLn : 매치 라인
121-123 : 프리챠지 트랜지스터
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 내용 주소화 메모리 셀은: 제 1 및 제 2 노드들 사이에 연결된 메모리 셀, 제 1 데이터 신호를 전달하는 제 1 데이터 라인, 제 2 데이터 신호를 전달하는 제 2 데이터 라인, 그리고 매치 라인과 기준 전압 사이에 직렬로 순차적으로 연결된 제 1 및 제 2 스위칭 디바이스들을 포함한다. 특히, 상기 제 1 스위칭 디바이스는 상기 제 1 노드의 전위와 상기 제 1 데이터 신호에 의해 제어되고, 상기 제 2 스위칭 디바이스는 상기 제 2 노드의 전위와 상기 제 2 데이터 신호에 의해 제어된다.
바람직한 실시예에 있어서, 상기 제 1 노드의 전위와 상기 제 1 데이터 신호의 전위가 일치하고 그리고 상기 제 2 노드의 전위와 상기 제 2 데이터 신호의 전위가 일치할 때, 상기 제 1 및 제 2 스위칭 디바이스들 중 어느 하나가 오프된다.
바람직한 실시예에 있어서, 상기 제 1 노드의 전위와 상기 제 1 데이터 신호의 전위가 일치하지 않고 그리고 상기 제 2 노드의 전위와 상기 제 2 데이터 신호의 전위가 일치하지 않을 때, 상기 제 1 및 제 2 스위칭 디바이스들 모두가 온된다.
본 발명의 다른 특징에 의하면, 내용 주소화 메모리 셀은: 제 1 및 제 2 데이터 라인들을 통해 입력되는 제 1 및 제 2 데이터 신호들을 제 1 및 제 2 노드들에 각각 래치하는 메모리 셀, 각각이 매치 라인과 연결된 제 1 단자, 공통 노드와 연결된 제 2 단자 그리고 제 3 단자를 갖는 제 1 및 제 2 스위칭 디바이스들, 각각이 상기 공통 노드와 연결된 제 1 단자와 기준 전압과 연결된 제 2 단자 그리고 제3 단자를 갖는 제 3 및 제 4 스위칭 디바이스들을 포함한다. 상기 제 1 스위칭 디바이스의 상기 제 3 단자는 상기 제 1 데이터 라인과 연결되고, 상기 제 2 스위칭 디바이스의 상기 제 3 단자는 상기 제 1 노드와 연결된다. 상기 제 3 스위칭 디바이스의 상기 제 3 단자는 상기 제 2 노드 연결되고 그리고 상기 제 4 스위칭 디바이스의 상기 제 3 단자는 상기 제 2 데이터 라인과 연결된다.
바람직한 실시예에 있어서, 상기 제 1, 2, 3 및 4 스위칭 디바이스들은 NMOS 트랜지스터들이고, 상기 기준 전압은 접지 전압이다.
바람직한 실시예에 있어서, 상기 메모리 셀은 SRAM(static random access memory) 셀이다.
본 발명의 또다른 특징에 의하면, 내용 주소화 메모리 셀은: 제 1 및 제 2 노드들 사이에 연결된 메모리 셀, 제 1 데이터 신호를 전달하는 제 1 데이터 라인, 제 2 데이터 신호를 전달하는 제 2 데이터 라인 및 상기 제 1 및 제 2 노드들과 연결되고, 상기 제 1 및 제 2 데이터 라인들을 통해 입력되는 상기 제 1 및 제 2 데이터 신호들과 상기 제 1 및 제 2 노드들의 전위가 각각 일치하는 지를 비교하고 비교 결과에 따라서 매치 라인을 기준 전압과 연결하는 비교 회로를 포함한다.
상기 비교 회로는, 각각이 매치 라인과 공통 노드 사이에 형성된 전류 통로 및 제어 단자를 갖는 한 쌍의 제 1 및 제 2 스위칭 디바이스들, 각각이 상기 공통 노드와 상기 기준 전압 사이에 형성된 전류 통로 및 제어 단자를 갖는 한 쌍의 제 3 및 제 4 스위칭 디바이스들을 포함한다.
상기 제 1 스위칭 디바이스의 상기 제어 단자는 상기 제 1 데이터 신호에 의해 제어되고, 상기 제 2 스위칭 디바이스의 상기 제어 단자는 상기 제 1 노드의 전위에 의해 제어되고, 상기 제 3 스위칭 디바이스의 상기 제어 단자는 상기 제 2 노드의 전위에 의해 제어되고 그리고 상기 제 4 스위칭 디바이스의 상기 제어 단자는 상기 제 2 데이터 신호에 의해 제어된다.
(실시예)
이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
본 발명에 따른 내용 주소화 메모리(CAM) 셀은, 제 1 및 제 2 노드들 사이에 연결된 메모리 셀, 제 1 데이터 신호를 전달하는 제 1 데이터 라인, 제 2 데이터 신호를 전달하는 제 2 데이터 라인, 그리고 매치 라인과 기준 전압 사이에 직렬로 순차적으로 연결된 제 1 및 제 2 스위칭 디바이스들을 포함한다. 특히, 상기 제 1 스위칭 디바이스는 상기 제 1 노드의 전위와 상기 제 1 데이터 신호에 의해 제어되고, 상기 제 2 스위칭 디바이스는 상기 제 2 노드의 전위와 상기 제 2 데이터 신호에 의해 제어된다. 이와 같은 구조를 갖는 CAM 셀은 종래의 CAM 셀들에 비해 높은 집적도를 가지면서도 동작 속도가 빠르고 전력 소비가 적다. 이는 이후 상세히 설명될 것이다.
도 4는 본 발명의 바람직한 실시예에 따른 내용 주소화 메모리(CAM) 셀을 구비한 내용 주소화 메모리의 구성을 보여주는 도면이다. 도 4를 참조하면, 내용 주소화 메모리(100)는 CAM 셀들(111-119)을 포함하는 CAM 셀 어레이(110)와 비트 라인 쌍들((BL0, /BL0)-(BLn, /BLn)), 워드 라인들(WL0-WLm) 그리고 매치 라인들(ML)을 포함한다.
워드 라인들(WL0-WLm) 각각은 CAM 셀 어레이(110) 의 각 행에 대응한다. 예를 들어, 워드 라인(WL0)은 CAM 셀들(111-113)로 구성된 행에 제공된다. 마찬가지로, 워드 라인(WL1)은 CAM 셀들(114-116)로 구성된 행에 제공되며 그리고 워드 라인(WLm)은 CAM 셀들(117-119)로 구성된 행에 제공된다.
비트 라인 쌍들((BL0, /BL0)-(BLn, /BLn)) 각각은 CAM 셀 어레이(110)의 각 열에 제공된다. 예를 들어, 비트 라인 쌍(BL0, /BL0)은 CAM 셀들(111, 114 및 117)을 포함하는 열에 연결된다. 유사한 방법으로, 비트 라인 쌍(BL1, /BL1)은 CAM 셀들(112, 115 및 118)을 포함하는 열에 연결되고, 비트 라인 쌍(BLn, /BLn)은 CAM 셀들(113, 116 및 119)을 포함하는 열에 연결된다.
매치 라인들(ML0-MLm) 각각은 CAM 셀 어레이(110)의 대응하는 행의 CAM 셀들과 연결되고 그리고 프리챠지 트랜지스터들(121-123)에 각각 연결된다. 매치 라인(ML0)은 CAM 셀들(111-113)을 포함하는 행과 프리챠지 트랜지스터(121)에 연결된다. 마찬가지로, 매치 라인(ML1)은 CAM 셀들(114-116)을 포함하는 행과 프리챠지 트랜지스터(122)에 연결되고 그리고 매치 라인(MLm)은 CAM 셀들(117-119)을 포함하는 행과 프리챠지 트랜지스터(123)에 연결된다.
CAM 셀 어레이(110)에 데이터를 기입하는 동작동안, 기입될 데이터는 비트 라인 쌍들((BL0, /BL0)-(BLn, /BLn))에 실린다. 한편, CAM 셀 어레이(110)의 행들 가운데 기입 동작이 수행될 하나의 행을 선택하기 위해 워드 라인들(WL0-WLm) 가운데 하나가 구동된다. 상기 워드 라인들(WL0-WLm)은 오직 기입 동작 동안에만 활성화되고 나머지 동작 모드에서는 비활성 상태를 유지한다. 한편, 기입 동작 동안 프리챠지 트랜지스터들(121-123)은 프리챠지 동작을 수행하지 않는다.
비교 동작동안, CAM 셀들(111-119) 각각은 자신에 저장된 데이터와 대응하는 비트 라인 쌍을 통해 입력되는 데이터의 불일치(mismatch)를 검출해서 대응하는 매치 라인(ML0-MLm)을 디스챠지한다. 예를 들어, CAM 셀(111)이 자신에 저장된 데이터와 비트 라인 쌍(BL0, /BL0)을 통해 입력되는 데이터가 불일치함을 검출하면, CAM 셀(111)은 매치 라인(ML0)을 디스챠지한다. 매치 라인(ML0)이 하이 레벨에서 로우 레벨로 천이하는 것은 CAM 셀 어레이(110)의 대응하는 행에서 불일치했음을 나타낸다.
도 5는 본 발명의 바람직한 실시예에 따른 CAM 셀(111)의 상세한 회로 구성을 보여주는 도면이다. 나머지 CAM 셀들(112-119)은 CAM 셀(111)과 동일한 회로 구성을 갖는다. CAM 셀(111)은 한 쌍의 인버터들(121, 122)로 구성된 메모리 셀을 포함한다. 상기 메모리 셀은 한 쌍의 NMOS 트랜지스터들(123, 124)을 더 포함한다.
상기 CAM 셀(111)은 NMOS 트랜지스터들(125-128)로 구성된 비교 회로를 더 포함한다. NMOS 트랜지스터들(125, 126)과 NMOS 트랜지스터들(127, 128)은 각각 패스 게이트(pass gate)로 배열된다. 상기 패스 게이트들은 매치 라인(ML0)과 접지 전압 사이에 직렬로 순차적으로 연결되고, 매치 라인(ML0)의 전압 레벨을 디스챠지한다. 상기 NMOS 트랜지스터(125)의 게이트는 비트 라인(BL0)과 연결되고, NMOS 트랜지스터(126)의 게이트는 노드(N11)와 연결되고, NMOS 트랜지스터(127)의게이트는 노드(N12)와 연결되며 그리고 NMOS 트랜지스터(128)의 게이트는 비트 라인(/BL0)과 연결된다.
상기 CAM 셀(111)은 비트 라인 쌍(BL0, /BL0)을 통해 입력 데이터를 받아들인다. 상기 비트 라인 쌍(BL0, /BL0)에는 기입 및 비교 동작 동안 상보적인 한 쌍의 데이터가 실린다. 예를 들어, 비트 라인(BL0)에 실린 데이터가 논리 '0'이면 비트 라인(/BL0)에는 논리 '1'인 데이터가 실린다. 비트 라인(BL0)에 실린 데이터가 논리 '1'이면 비트 라인(/BL0)에는 논리 '0'의 데이터가 실린다.
CAM 셀(111)의 기입 동작 동안, 비트 라인 쌍(BL0. /BL0)에는 기입될 데이터가 실리고, 워드 라인(WL0)은 하이 레벨의 전압으로 활성화된다. 워드 라인 상의 하이 레벨 전압은 NMOS 트랜지스터들(123, 124)을 턴 온시킨다. 만일 비트 라인(BL0)으로 하이 레벨 전압(즉, 논리 '1'인 데이터)이 인가되고 비트 라인(/BL0)으로 로우 레벨 전압(즉, 논리 '0'인 데이터)이 인가되면, 트랜지스터(123)는 비트 라인(BL0)의 하이 레벨 전압을 노드(N11)로 전달하고, 트랜지스터(124)는 비트 라인(/BLO)의 로우 레벨 전압을 노드(N12)로 전달한다. 그러므로, 인버터들(121, 122)에 의해서 노드들(N11, N12)에는 각각 하이 레벨 전압과 로우 레벨 전압이 저장된다.
CAM 셀(111)의 비교 동작 동안, 비트 라인 쌍(BL0, /BL0)에는 비교될 데이터가 실린다. 비교 동작이 수행되는 동안 워드 라인(WL0)은 로우 레벨 전압으로 유지된다. 만일 비트 라인 쌍(BL0, /BL0)에 실린 데이터와 메모리 셀 내의 노드들(N11, N12)의 데이터가 일치하면 트랜지스터들(125, 126)로 구성된 패스 게이트 또는 트랜지스터들(127, 128)로 구성된 패스 게이트 중 어느 하나가 스위치 오프되어서 매치 라인(ML0)은 프리챠지된 전압 레벨을 그대로 유지하게 된다.
반면, 만일 비트 라인 쌍(BL0, /BL0)에 실린 데이터와 메모리 셀 내의 노드들(N11, N12)의 데이터가 일치하지 않으면, 트랜지스터들(125, 126) 중 어느 하나는 온되고 다른 하나는 오프되며 그리고 트랜지스터들(126, 128) 중 어느 하나는 온되고 나머지 하나는 오프되어서 매치 라인(ML0)은 디스챠지된다. 예를 들어, 앞서 설명한 경우처럼 메모리 셀의 노드(N11)는 하이 레벨 전압을 그리고 노드(N12)는 로우 레벨의 전압을 저장하고 있을 때, 비트 라인 쌍(BL0, /BL0)으로 각각 로우 레벨 전압과 하이 레벨 전압이 인가되면, 트랜지스터(125, 127)은 오프되고, 트랜지스터들(126, 128)는 온된다. 그 결과, 매치 라인(ML0)과 접지 전압 사이에 전류 패스가 형성되어서 매치 라인(ML0)은 디스챠지된다.
한편, 비트 라인 쌍(BL0, /BL0)으로 모두 하이 레벨 전압이 인가되면 메모리 셀의 노드들(N11, 12)에 저장된 값과 무관하게 매치 라인(ML0)과 접지 전압 사이에 전류 패스가 형성되어서 매치 라인(ML0)은 디스챠지된다. 이는 매치 라인(ML0)을 초기화 시킬 때 매우 유용하다. 반면, 비트 라인 쌍(BL0, /BL0)으로 모두 로우 레벨의 전압이 인가되면 매치 라인(ML0)과 접지 전압 사이의 전류 패스가 끊기므로 매치 라인(ML0)의 전압 레벨은 불변한다. 이는 매치 라인(ML0)에 설정된 전압 레벨을 유지시키기 위하여 사용된다.
도 6은 도 1 내지 도 3에 도시된 종래 기술들의 CAM 셀들과 본원 발명에 따른 CAM 셀의 전력 소모를 알아보기 위한 실험 결과를 보여주고 있다. 선폭이 0.18μm인 동일한 CMOS 공정으로 생산된 CAM 셀들(10, 30, 50 및 111)의 매치 라인과 접지 전압 사이에 커패시터를 연결하고 커패시터의 커패시턴스에 따라 소비되는 전력을 각각 측정하였다.
도 6에 도시된 바와 같이, 전원 전압(VDD)이 1.8V이고, 입력 신호의 주파수(f)가 50MHz일 때 본원 발명에 따른 CAM 셀(111)의 소비 전력은 종래의 CAM 셀들(10, 30 및 50)에 비해 소비 전력이 적음을 알 수 있다.
도 7은 도 5에 도시된 본원 발명의 바람직한 실시예에 따른 CAM 셀(111)을 도 3에 도시된 종래의 CAM 셀(50)과 동일한 면적으로 제작했을 때 본원 발명의 CAM 셀(111)과 도 3에 도시된 종래의 CAM 셀(50)의 지연 시간을 비교해서 보여주고 있다. 여기서, 지연 시간이란, 비트 라인 쌍과 워드 라인으로 소정의 신호를 인가한 후 매치 라인이 디스챠지되는데 소요되는 시간을 말한다.
도 7에서 알 수 있는 바와 같이, 본원 발명의 CAM 셀(111)과 도 3의 CAM 셀(50)이 동일 면적일 때, PMOS 트랜지스터들(56, 58)을 사용해서 동작 속도가 매우 빠른 도 3의 CAM 셀(50) 보다 본원 발명의 CAM 셀(111)이 11~18% 더 빠른 동작 속도를 보였다. 더욱이, 본원발명은 동작 속도는 빠르나 회로 면적을 많이 차지하는 PMOS 트랜지스터를 사용하지 않고도 빠른 동작 속도를 얻을 수 있으므로 도 3에 도시된 CAM 셀(50)에 비해 회로 면적을 줄일 수 있다.
이와 같은 실험 결과에서 알 수 있는 바와 같이, 본원 발명의 CAM 셀은 종래의 기술들에 비해 소비 전력이 적을 뿐만 아니라 높은 집적도를 가지면서도 동작 속도가 빠르다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는 다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해성되어야 한다.
이와 같은 본 발명에 의하면, 본원 발명의 CAM 셀은 종래의 기술들에 비해 소비 전력이 적을 뿐만 아니라 높은 집적도를 가지면서도 동작 속도가 빠르다.

Claims (20)

  1. 내용 주소화 메모리 셀에 있어서:
    제 1 및 제 2 노드들 사이에 연결된 메모리 셀과;
    제 1 데이터 신호를 전달하는 제 1 데이터 라인과;
    제 2 데이터 신호를 전달하는 제 2 데이터 라인; 그리고
    매치 라인과 기준 전압 사이에 직렬로 순차적으로 연결된 제 1 및 제 2 스위칭 디바이스들을 포함하되;
    상기 제 1 스위칭 디바이스는 상기 제 1 노드의 전위와 상기 제 1 데이터 신호에 의해 제어되고, 상기 제 2 스위칭 디바이스는 상기 제 2 노드의 전위와 상기 제 2 데이터 신호에 의해 제어되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  2. 제 1 항에 있어서,
    상기 제 1 노드의 전위와 상기 제 1 데이터 신호의 전위가 일치하고 그리고 상기 제 2 노드의 전위와 상기 제 2 데이터 신호의 전위가 일치할 때, 상기 제 1 및 제 2 스위칭 디바이스들 중 어느 하나가 오프되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  3. 제 1 항에 있어서,
    상기 제 1 노드의 전위와 상기 제 1 데이터 신호의 전위가 일치하지 않고 그리고 상기 제 2 노드의 전위와 상기 제 2 데이터 신호의 전위가 일치하지 않을 때, 상기 제 1 및 제 2 스위칭 디바이스들 모두가 온되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  4. 제 1 항에 있어서,
    상기 제 1 스위칭 디바이스는,
    상기 매치 라인과 연결된 제 1 단자, 상기 제 2 스위칭 트랜지스터와 연결된 제 2 단자 그리고 상기 제 1 데이터 라인과 연결된 제 3 단자를 갖는 제 1 트랜지스터; 그리고
    상기 매치 라인과 연결된 제 1 단자, 상기 제 2 스위칭 트랜지스터와 연결된 제 2 단자 그리고 상기 제 1 단자와 연결된 제 3 단자를 갖는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들은 각각 NMOS 트랜지스터인 것을 특징으로 하는 내용 주소화 메모리 셀.
  6. 제 4 항에 있어서,
    상기 제 2 스위칭 디바이스는,
    상기 제 1 및 제 2 트랜지스터들의 상기 제 2 단자들과 연결된 제 1 단자,상기 기준 전압 노드와 연결된 제 2 단자 그리고 상기 2 단자와 연결된 제 3 트랜지스터; 그리고
    상기 제 1 및 제 2 트랜지스터들의 상기 제 2 단자들과 연결된 제 1 단자, 상기 기준 전압 노드와 연결된 제 2 단자 그리고 상기 제 2 데이터 라인과 연결된 제 3 단자를 갖는 제 4 트랜지스터를 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  7. 제 6 항에 있어서,
    상기 제 3 및 제 4 트랜지스터들은 각각 NMOS 트랜지스터인 것을 특징으로 하는 내용 주소화 메모리 셀.
  8. 제 1 항에 있어서,
    상기 기준 전압은 접지 전압인 것을 특징으로 하는 내용 주소화 메모리 셀.
  9. 제 1 항에 있어서,
    상기 메모리 셀은,
    상기 제 1 데이터 라인과 연결된 제 1 단자, 상기 제 1 노드와 연결된 제 2 단자 그리고 어드레스 라인과 연결된 제 3 단자를 갖는 제 5 트랜지스터와;
    상기 제 1 래치 단자와 연결된 입력 단자 및 상기 제 2 노드와 연결된 출력 단자를 갖는 제 1 인버터와;
    상기 제 2 래치 단자와 연결된 입력 단자 및 상기 제 1 노드와 연결된 출력 단자를 갖는 제 2 인버터; 그리고
    상기 제 2 데이터 라인과 연결된 제 1 단자, 상기 제 2 노드와 연결된 제 2 단자 그리고 상기 어드레스 라인과 연결된 제 3 단자를 갖는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  10. 제 1 항에 있어서,
    상기 메모리 셀은 SRAM(static random access memory) 셀인 것을 특징으로 하는 내용 주소화 메모리 셀.
  11. 내용 주소화 메모리 셀에 있어서:
    제 1 및 제 2 데이터 라인들을 통해 입력되는 제 1 및 제 2 데이터 신호들을 제 1 및 제 2 노드들에 각각 래치하는 메모리 셀과;
    각각이 매치 라인과 연결된 제 1 단자, 공통 노드와 연결된 제 2 단자 그리고 제 3 단자를 갖는 제 1 및 제 2 스위칭 디바이스들과;
    상기 제 1 스위칭 디바이스의 상기 제 3 단자는 상기 제 1 데이터 라인과 연결되고;
    상기 제 2 스위칭 디바이스의 상기 제 3 단자는 상기 제 1 노드와 연결되고;
    각각이 상기 공통 노드와 연결된 제 1 단자와 기준 전압과 연결된 제 2 단자 그리고 제 3 단자를 갖는 제 3 및 제 4 스위칭 디바이스들을 포함하되;
    상기 제 3 스위칭 디바이스의 상기 제 3 단자는 상기 제 2 노드 연결되고; 그리고
    상기 제 4 스위칭 디바이스의 상기 제 3 단자는 상기 제 2 데이터 라인과 연결되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  12. 제 11 항에 있어서,
    상기 제 1, 2, 3 및 4 스위칭 디바이스들은 NMOS 트랜지스터들인 것을 특징으로 하는 내용 주소화 메모리 셀.
  13. 제 11 항에 있어서,
    상기 기준 전압은 접지 전압인 것을 특징으로 하는 내용 주소화 메모리 셀.
  14. 제 11 항에 있어서,
    상기 메모리 셀은 SRAM(static random access memory) 셀인 것을 특징으로 하는 내용 주소화 메모리 셀.
  15. 내용 주소화 메모리 셀에 있어서:
    제 1 및 제 2 노드들 사이에 연결된 메모리 셀과;
    제 1 데이터 신호를 전달하는 제 1 데이터 라인과;
    제 2 데이터 신호를 전달하는 제 2 데이터 라인; 및
    상기 제 1 및 제 2 노드들과 연결되고, 상기 제 1 및 제 2 데이터 라인들을 통해 입력되는 상기 제 1 및 제 2 데이터 신호들과 상기 제 1 및 제 2 노드들의 전위가 각각 일치하는 지를 비교하고 비교 결과에 따라서 매치 라인을 기준 전압과 연결하는 비교 회로를 포함하되;
    상기 비교 회로는,
    각각이 매치 라인과 공통 노드 사이에 형성된 전류 통로 및 제어 단자를 갖는 한 쌍의 제 1 및 제 2 스위칭 디바이스들과;
    상기 제 1 스위칭 디바이스의 상기 제어 단자는 상기 제 1 데이터 신호에 의해 제어되고;
    상기 제 2 스위칭 디바이스의 상기 제어 단자는 상기 제 1 노드의 전위에 의해 제어되고;
    각각이 상기 공통 노드와 상기 기준 전압 사이에 형성된 전류 통로 및 제어 단자를 갖는 한 쌍의 제 3 및 제 4 스위칭 디바이스들을 포함하되;
    상기 제 3 스위칭 디바이스의 상기 제어 단자는 상기 제 2 노드의 전위에 의해 제어되고; 그리고
    상기 제 4 스위칭 디바이스의 상기 제어 단자는 상기 제 2 데이터 신호에 의해 제어되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  16. 제 15 항에 있어서,
    상기 제 1 노드의 전위와 상기 제 1 데이터 신호의 전위가 일치하고 그리고상기 제 2 노드의 전위와 상기 제 2 데이터 신호의 전위가 일치할 때, 상기 제 1 및 제 2 스위칭 디바이스들 또는 상기 제 3 및 제 4 스위칭 디바이스들 중 어느 한 쌍의 스위칭 디바이스들이 오프되어서 상기 매치 라인이 상기 기준 전압과 연결되지 않는 것을 특징으로 하는 내용 주소화 메모리 셀.
  17. 제 15 항에 있어서,
    상기 제 1 노드의 전위와 상기 제 1 데이터 신호의 전위가 일치하지 않고 그리고 상기 제 2 노드의 전위와 상기 제 2 데이터 신호의 전위가 일치하지 않을 때, 상기 제 1 및 제 2 스위칭 디바이스들 중 어느 하나 그리고 상기 제 3 및 제 4 스위칭 디바이스들 중 어느 하나가 온되어서 상기 매치 라인이 기준 전압과 연결되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  18. 제 15 항에 있어서,
    상기 제 1, 2, 3 및 4 스위칭 디바이스들은 NMOS 트랜지스터들인 것을 특징으로 하는 내용 주소화 메모리 셀.
  19. 제 15 항에 있어서,
    상기 기준 전압은 접지 전압인 것을 특징으로 하는 내용 주소화 메모리 셀.
  20. 제 15 항에 있어서,
    상기 메모리 셀은 SRAM(static random access memory) 셀인 것을 특징으로 하는 내용 주소화 메모리 셀.
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