TW202201417A - 記憶體元件及操作記憶體元件的方法 - Google Patents

記憶體元件及操作記憶體元件的方法 Download PDF

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Abstract

本發明提供一種記憶體元件。記憶體元件包含第一電晶體及與第一電晶體串聯連接的第二電晶體。第二電晶體在第一狀態與第二狀態之間可程式化。位元線連接至第二電晶體。感測放大器連接至位元線。感測放大器可操作以感測來自位元線的資料。反饋電路連接至感測放大器，其中反饋電路可操作以控制位元線的位元線電流。

Description

一次可程式記憶體
反熔絲記憶體包含記憶胞，其端子在程式化之前斷連且在程式化之後短路/連接。反熔絲記憶體可基於金屬氧化物半導體（Metal-Oxide Semiconductor；MOS）技術，其中使MOS電容器/電晶體的閘極介電崩潰以使得程式化電容器/電晶體的閘極區及源極區/汲極區內連。由於經由逆向工程無法輕易地判定反熔絲胞的程式化狀態，因此反熔絲胞具有防逆向工程的有利特徵。反熔絲記憶體的實例包含一次可程式（one-time programmable；OTP）記憶體。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下描述組件及配置的具體實例以簡化本揭露內容。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清楚的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似術語的空間相對術語來描述如圖式中所示出的一個元件或特徵相對於另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
圖1是根據一些實施例的具有反熔絲元件的記憶胞100。舉例而言，且如圖1中所繪示，記憶胞100包含第一電晶體（亦即，M1）105及第二電晶體（亦即，M2）110。在實例實施例中，第一電晶體105為資料電晶體且第二電晶體110為反熔絲。第一電晶體105與第二電晶體110串聯連接。記憶胞100可為一次可程式（OTP）記憶胞。
第一電晶體105包含閘極120、汲極130以及源極140。閘極120連接至字元線（word line；WL）且汲極130連接至位元線（bit line；BL）。在實例實施例中，第一電晶體105為對稱的。亦即，源極（亦即，源極140）可選擇為汲極（亦即，汲極130），同時汲極（亦即，汲極130）可選擇為源極（亦即，源極140）。第一電晶體105的實例可包含金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor；MOSFET）、n通道金屬氧化物半導體（n-channel metal oxide semiconductor；nMOS）電晶體、p通道金屬氧化物半導體（p-channel metal oxide semiconductor；pMOS）電晶體以及互補金屬氧化物半導體（complementary metal oxide semiconductor；CMOS）電晶體。然而，其他類型的電晶體在本揭露內容的範疇內。
第二電晶體110包含閘極150、汲極160以及源極170。第一電晶體105的源極140連接至第二電晶體110的汲極160。第二電晶體110的閘極150連接至可程式化字元線（word line programmable；WLP）且源極170為浮置的。在一些實例中，第二電晶體110的源極170連接至地面。在實例實施例中，第二電晶體110為對稱的。亦即，源極（亦即，源極170）可選擇為汲極（亦即，汲極160），同時汲極（亦即，汲極160）可選擇為源極（亦即，源極170）。第二電晶體110的實例可包含MOSFET、nMOS電晶體、pMOS電晶體以及CMOS電晶體。然而，其他類型的電晶體在本揭露內容的範疇內。
在圖1的記憶胞100中，第二電晶體110用作具有作為反熔絲的兩個端子的汲極160及源極170的反熔絲。在程式化之前，第二電晶體110為不可操作的。亦即，汲極160及源極170未電連接。舉例而言，汲極160與源極170之間的阻抗較高，從而使得汲極160與源極170之間無電流。因此，反熔絲斷開。在程式化之後，反熔絲閉合。亦即，在程式化之後，汲極160及源極170電連接或短路。在一些實例中，反熔絲可包含電容器（未繪示）。在實例實施例中，記憶胞100為對稱的。亦即，替代第二電晶體110，第一電晶體105可為具有作為反熔絲的兩個端子的汲極130及源極140的反熔絲。
圖2示出根據一些實施例的具有程式化之後的反熔絲的記憶胞100的示意圖。在程式化之後，使第二電晶體110（亦即，反熔絲）崩潰，從而利用電阻器210及二極體215形成導電路徑。然而，於本領域具有通常知識者在閱讀本揭露內容之後將明白，第二電晶體110的導電路徑可僅由電阻器210表示。在實例實施例中，在程式化時，反熔絲（亦即，第二電晶體110）永久地崩潰。
返回參考圖1，為了程式化反熔絲，控制閘極150（亦即，接通或斷開第二電晶體110），且將具有預定幅值及持續時間的程式化電壓施加至汲極160。舉例而言，當閘極150至源極170處的電壓（第二電晶體110的VGS ）小於臨限電壓（例如，打開第二電晶體110的電壓VT ）時，第二電晶體110斷開。在實例實施例中，用於第二電晶體110的VT 大致約0.4伏特。亦即，第二電晶體110在約0.4伏特下接通。在一些實施例中，程式化電壓的幅值在1.5伏特至2.0伏特的範圍內，且其程式化持續時間在50微秒（microseconds；uS）至100微秒的範圍內。然而，本領域的技術人員在閱讀本揭露內容之後將明白，取決於製程技術的實施及變化，用以控制閘極150（亦即，關閉閘極或打開閘極）的電壓中的每一者及程式化電壓的幅值及持續時間發生變化。
圖3繪示根據一實施例的記憶陣列300。記憶陣列300包含多個記憶胞100。舉例而言，出於說明的目的，記憶陣列300包含兩個列及三個行且因此包含六個記憶胞100，例如第一記憶胞100(1,1)、第二記憶胞100(1,2)、第三記憶胞100(1,3)、第四記憶胞100(2,1)、第五記憶胞100(2,2)以及第六記憶胞100(2,3)。記憶陣列300的多個記憶胞100中的每一者包含第一電晶體105及第二電晶體110。如圖1中所繪示，記憶陣列300的多個記憶胞100的第一電晶體105及第二電晶體110中的每一者包含閘極、汲極以及源極。然而，為簡化起見，未在圖3中繪示每一第一電晶體105及第二電晶體110的附圖標號。此外，為簡化起見，未繪示第一電晶體105及第二電晶體110的每一閘極、汲極以及源極的附圖標號。
記憶陣列300更包含感測放大器（sense amplifiers；SA）（亦即，第一感測放大器SA1、第二感測放大器SA2、第三感測放大器SA3等）、電晶體TC（例如，第一電晶體TC1、第二電晶體TC2、第三電晶體TC3等）、節點NODE（亦即，第一節點NODE1、第二節點NODE2、第三節點NODE3等）。此外，記憶陣列300更包含字元線（亦即，第一字元線WL1、第二字元線WL2等）、位元線（亦即，第一位元線BL1、第二位元線BL2、第三位元線BL3等）以及可程式化字元線WLP（亦即，第一可程式化字元線WLP1、第二可程式化字元線WLP2等）。
第一感測放大器SA1連接至第一電晶體TC1，所述第一電晶體TC1連接至第一位元線BL1。類似地，第二感測放大器SA2連接至第二電晶體TC2，所述第二電晶體TC2連接至第二位元線BL2。此外，第三感測放大器SA3連接至第三電晶體TC3，所述第三電晶體TC3連接至第三位元線BL3。第一記憶胞100(1,1)、第二記憶胞100(1,2)以及第三記憶胞100(1,3)連接至第一字元線WL1及第一可程式化字元線WLP1。此外，第四記憶胞100(2,1)、第五記憶胞100(2,2)以及第六記憶胞100(2,3)連接至第二字元線WL2及第二可程式化字元線WLP2。
本領域的技術人員在閱讀本揭露內容之後將認識到，記憶陣列300的字元線可稱作X解碼器，同時記憶陣列300的位元線可稱作Y解碼器。此外，僅為說明起見，記憶陣列300繪示為具有六個記憶胞100，其他實施例包含具有不同組態的記憶陣列，所述不同組態的記憶陣列具有不同數目的記憶胞100、列以及行，且自以上實例，於本領域具有通常知識者明白此類記憶陣列的操作。此外，根據一或多個實施例，記憶胞100的變化用於記憶陣列中。本揭露內容不限於記憶胞/陣列的任何特定組態或變化。
感測放大器（亦即，第一感測放大器SA1、第二感測放大器SA2以及第三感測放大器SA3）以及電晶體TC（亦即，第一電晶體TC1、第二電晶體TC2以及第三電晶體TC3）可操作以讀取每一記憶胞100的邏輯位準。實際上，感測放大器針對對應記憶胞100偵測節點NODE（亦即，第一節點NODE1、第二節點NODE2以及第三節點NODE3）處的阻抗。若阻抗處於高邏輯準位，則對應記憶胞100亦處於高邏輯準位（亦即，其儲存為一的位元值）。相反地，若阻抗處於低邏輯準位，則對應記憶胞100亦處於低邏輯準位（亦即，其儲存為零的位元值）。舉例而言，若選擇第一記憶胞100(1,1)，則第一節點NODE1處的高邏輯準位指示第一記憶胞100(1,1)亦處於高邏輯準位，且第一節點NODE1處的低邏輯準位指示第一記憶胞100(1,1)亦處於低邏輯準位，等。
對於另一實例，若選擇第四記憶胞100(2,1)，則第一節點NODE1處的高邏輯準位指示第四記憶胞100(2,1)亦處於高邏輯準位，且第一節點NODE1處的低邏輯準位指示第四記憶胞100(2,1)亦處於低邏輯準位，等。此外，節點處的阻抗實際上為特定記憶胞100的反熔絲的阻抗。舉例而言，第一記憶胞100(1,1)的第一節點NODE1處的阻抗為與第一記憶胞100(1,1)相關聯的反熔絲的阻抗。類似地，第四記憶胞100(2,1)的第一節點NODE1處的阻抗為與第四記憶胞100(2,1)相關聯的反熔絲的阻抗，等。因此，當選擇第一記憶胞100(1,1)以用於讀取時，若與第一記憶胞100(1,1)相關聯的反熔絲為高阻抗（例如，相關聯的反熔絲打開），則第一記憶胞100(1,1)處於高邏輯準位，且若相關聯的反熔絲為低阻抗（例如，相關聯的反熔絲短路），則第一記憶胞100(1,1)處於低邏輯準位，等。
為讀取記憶胞100，選擇對應字元線WL及對應電晶體TC，且對應感測放大器SA感測對應節點NODE。當選擇記憶胞100的字元線WL（亦即，充電至高邏輯準位）時，其隨後接通所述特定記憶胞100的對應第一電晶體105。舉例而言，為讀取第一記憶胞100(1,1)，選擇對應字元線WL（例如，第一字元線WL1），其接通與第一記憶胞100(1,1)相關聯的第一電晶體105。此外，亦接通第一電晶體TC1。第一感測放大器SA1接著感測第一節點NODE1處的阻抗。若第一節點NODE1處於高邏輯準位，則第一記憶胞100(1,1)亦處於高邏輯準位，且若第一節點NODE1處於低邏輯準位，則第一記憶胞100(1,1)亦處於低邏輯準位。類似地，為讀取第二記憶胞100(1,2)，選擇第一字元線WL1，其接通與第二記憶胞100(1,2)相關聯的第一電晶體105。此外，亦接通第二電晶體TC2。第二感測放大器SA2接著感測第二節點NODE2處的阻抗。若第二節點NODE2處於高邏輯準位，則第二記憶胞100(1,2)亦處於高邏輯準位，且若第二節點NODE2處於低邏輯準位，則第二記憶胞100(1,2)亦處於低邏輯準位，等。
為程式化記憶胞100，選擇對應字元線，且程式化對應於所連接的記憶胞100的反熔絲。舉例而言，斷開經選定記憶胞100的第二電晶體110，且在對應位元線處施加具有合適幅值及週期的電壓（例如，VPROGRAM ）。因此，電流自對應位元線流經汲極160且使第二電晶體110的汲極160及源極170短路。一旦反熔絲經程式化，對應記憶胞100便經程式化。舉例而言，為程式化第一記憶胞100(1,1)，選擇第一字元線WL1，其接通第一記憶胞100(1,1)的第一電晶體105。藉由使閘極150浮置或對其施加小於臨限電壓VT 的電壓來斷開第一記憶胞100(1,1)的反熔絲（亦即，第二電晶體110）。接著在第一位元線BL1處施加具有1.5伏特至2伏特的幅值及50微秒至100微秒之間的週期的電壓VPROGRAM ，此將使得電流自第一位元線BL1流經反熔絲（亦即，第二電晶體110）的汲極160且使汲極160及源極170短路。
類似地，為程式化第五記憶胞100(2,2)，將高電壓（亦即，具有1.5伏特至2伏特的幅值及50微秒至100微秒之間的週期的VPROGRAM ）施加至第二可程式化字元線WLP2，且將1.8伏特施加至第二字元線WL2。藉由程式化電流下拉第二位元線BL2。因此，在第五記憶胞100(2,2)的第一電晶體105的閘極120兩端存在高電壓，且使第五記憶胞100(2,2)的第二電晶體110的閘極氧化物崩潰。氧化物崩潰在第五記憶胞100(2,2)的第二電晶體110的閘極150與源極170之間產生導電長絲（亦即，串聯的電阻器210及二極體215），且第五記憶胞100(2,2)在接通狀態中變為低電阻。
在記憶陣列300的讀取操作期間，同時存取全部三個位元線（亦即，第一位元線BL1、第二位元線BL2、第三位元線BL3等）。舉例而言，對於讀取操作，將與每一位元線相關聯的位元線電流與參考電流（亦即，Iref ）進行比較。因此，位元線電壓位準取決於包含參考電流Iref 及位元線洩漏電流IBLL （亦稱作胞電流）的位元線電流（亦即，Iload ）。位元線電流下拉可程式化字元線WLP電壓位準且降低讀取裕度。因此，影響用於為一的資料值的讀取裕度。舉例而言，讀取操作期間的全位元線電流等於Iref × N，其中N為接通狀態中的記憶胞100的數目（亦即，等於一的資料值）。因此，讀取操作期間的位元線電流為資料模式相關的。
在實例實施例中，本文中所揭露的技術解決一次可程式記憶體的讀取操作的位元線電流的資料模式相關性。舉例而言，在本文中所揭露的技術中，藉由使用反饋電路重導向或中斷來抑制或阻止（亦即，控制）胞電流。因此，弱位元的位元線電壓位準更高，且讀取裕度經改良。此外，使未經選定可程式化字元線WLP偏壓至等於抑制位元線洩漏電流的感測放大器SA決策位準的電壓。
圖4A示出根據一些實施例的具有實例反饋電路的記憶體元件400。在實例實施例中，記憶體元件400可為一次可程式（OTP）記憶體。如圖4中所繪示，記憶體元件400包含記憶陣列405，所述記憶陣列405包含多個記憶胞，諸如記憶胞100。記憶陣列405的多個記憶胞配置於預定數目的列及行的矩陣中。在實例實施例中，記憶陣列405與圖3的記憶陣列300相同或類似。
記憶體元件400更包含多工器（或MUX）410。多工器與記憶陣列405連接或相關聯。多工器410可操作以輔助自記憶陣列405讀取資料且將資料寫入至記憶陣列405中。儘管記憶體元件400繪示為僅包含一個多工器，但於本領域具有通常知識者在閱讀本揭露內容之後將明白，記憶體元件400可包含超過一個多工器。舉例而言，可為記憶陣列405的每八個列、十六個列或三十二個列提供一個多工器。此外，儘管多工器410繪示為獨立於記憶陣列405，但於本領域具有通常知識者在閱讀本揭露內容之後將明白，多工器410可為記憶陣列405的一部分。
記憶體元件400更包含感測放大器SA 415。感測放大器SA 415經由多工器410連接至記憶陣列405且亦可操作以輔助自記憶陣列405讀取資料。感測放大器SA 415在第一節點420處連接至多工器410。儘管記憶體元件400繪示為僅包含一個感測放大器SA，但於本領域具有通常知識者將明白，記憶體元件400可包含超過一個感測放大器SA。舉例而言，記憶體元件400可針對記憶陣列405的每一位元線包含一個感測放大器SA。此外，儘管感測放大器SA 415繪示為獨立實體，但於本領域具有通常知識者在閱讀本揭露內容之後將明白，感測放大器SA 415可為記憶陣列405的一部分。在實例實施例中，感測放大器SA 415與圖3的記憶陣列300的第一感測放大器SA1、第二感測放大器SA2以及第三感測放大器SA3中的一或多個相同或類似。
記憶體元件400更包含邏輯電路425及鎖存器430。邏輯電路425在第二節點435處連接至感測放大器SA 415。邏輯電路425更連接至鎖存器430。舉例而言，邏輯電路425的輸入端子在第二節點435處連接至感測放大器SA 415的輸出，且邏輯電路425的輸出端子連接至鎖存器430的輸入端子。邏輯電路425可操作以將記憶陣列405的輸出（亦稱作DOUT）提供至鎖存器430。舉例而言，邏輯電路425可操作以反相感測放大器SA 415的輸出且將作為記憶陣列405的輸出的感測放大器SA 415的反相的輸出提供至鎖存器430。鎖存器430可操作以儲存記憶陣列405的輸出。在實例實施例中，邏輯電路425為NOT邏輯閘極。然而，於本領域具有通常知識者在閱讀本揭露內容之後將明白，其他類型的反相器電路在本揭露內容的範疇內。
繼續圖4A，記憶體元件400更包含反饋電路440。反饋電路440連接於第一節點420與第二節點435之間。亦即，反饋電路440的第一端子連接至第一節點420，且反饋電路440的第二端子連接至第二節點435。反饋電路440包含反饋電晶體445及消除短時脈衝波形干擾電路450。消除短時脈衝波形干擾電路450的第一端子連接至第二節點435且消除短時脈衝波形干擾電路的第二端子連接至第三節點455。消除短時脈衝波形干擾電路450可操作以阻止較大電流穿過第三電晶體445。舉例而言，消除短時脈衝波形干擾電路450可操作以抑制或限制突發損害或脈衝。在實例實施例中，消除短時脈衝波形干擾電路450在輸出調節之間實施時間延遲以阻止較大電流穿過第三電晶體445。
反饋電晶體445的閘極連接至第三節點455。反饋電晶體445的源極連接至供電電壓（亦即，VDD）且反饋電晶體445的汲極連接至第一節點420。在實例實施例中，反饋電晶體445為pMOS電晶體。然而，於本領域具有通常知識者在閱讀本揭露內容之後將明白，其他類型的電晶體在本揭露內容的範疇內。此外，於本領域具有通常知識者在閱讀本揭露內容之後將明白，反饋電晶體445為對稱的。亦即，反饋電晶體445的汲極可連接至供電電壓且反饋電晶體445的源極可連接至第一節點420。在操作中，當反饋電晶體445的閘極處的電壓大於反饋電晶體445的臨限電壓時，反饋電流流經反饋電晶體445至經選定位元線。
在操作期間，反饋電路440可操作以為記憶陣列405提供較佳讀取裕度。舉例而言，反饋電路440可操作以使記憶陣列405的未經選定字元線WL偏壓至等於感測放大器SA決策位準電壓的電壓，由此移除位元線洩漏電流。此外，如以下章節中更詳細論述，反饋電路440藉由使未經選定字元線WL偏壓至等於感測放大器SA決策位準電壓的電壓來移除讀取裕度上的記憶體元件400的資料模式相關性。舉例而言，當讀取操作的輸出（亦即，DOUT）為邏輯值1時，感測放大器SA 415的輸出（亦即，第二節點435）為邏輯值0。相關地，第三節點455亦為邏輯值0。此接通反饋電晶體445，由此將反饋電晶體445的汲極及相關地第一節點420連接至預定電壓或供電電壓（亦即，VDD）。因此，經選定位元線加壓至預定電壓，由此抑制或中斷胞電流。
圖4B示出根據一些實施例的具有另一實例反饋電路的記憶體元件400。如圖4B中所繪示，記憶體元件400包含記憶陣列405、多工器410、感測放大器SA 415、邏輯電路425以及鎖存器430。此外，記憶體元件400包含決策邏輯462、第一開關（亦即，開關-1）464以及第二開關（亦即，開關-2）466。在實例實施例中，決策邏輯462、第一開關（亦即，開關-1）464以及第二開關（亦即，開關-2）466形成另一實例反饋電路。
第一開關464連接於多工器410與感測放大器SA 415之間。亦即，第一開關464的第一端子（在第一節點420處）連接至多工器410，且第一開關464的第二端子連接至感測放大器SA 415。當第一開關464接通時，其可操作以將由多工器410選定的位元線連接至感測放大器SA 415。此外，當第一開關464斷開時，其可操作以使經選定位元線與感測放大器SA 415斷連。在實例實施例中，第一開關464可為MOSFET、nMOS電晶體、pMOS電晶體以及CMOS電晶體。然而，其他類型的開關在本揭露內容的範疇內。
第二開關466連接於多工器410與預定電壓（亦即，V_inhibit）之間。亦即，第二開關466的第一端子（在第一節點420處）連接至多工器410，且第二開關466的第二端子連接至V_inhibit。當第二開關466接通時，其可操作以將經選定位元線連接至V_inhibit。此外，當第二開關466斷開時，其可操作以使選擇位元線與V_inhibit斷連。在實例實施例中，第二開關466可為MOSFET、nMOS電晶體、pMOS電晶體以及CMOS電晶體。然而，其他類型的開關在本揭露內容的範疇內。在實例中，V_inhibit可實質上等於供電電壓（亦即，VDD）。
決策邏輯462可操作以基於感測放大器SA 415的輸出來選擇性地接通及斷開第一開關464及第二開關466中的每一者。舉例而言，決策邏輯462的第一端子連接至第二節點435，且決策邏輯462的第二端子連接至第一開關464及第二開關466中的每一者。決策邏輯462可操作以判定感測放大器SA 415的輸出（亦即，DOUT_B）。回應於判定感測放大器SA 415的輸出值為邏輯值0，決策邏輯462接通第二開關466。此外，回應於判定感測放大器SA 415的輸出值為邏輯值0，決策邏輯462斷開第一開關464。第二開關466的接通將經選定位元線連接至V_inhibit。此外，第一開關464的斷開關閉用於經選定位元線的放電路徑。因此，抑制或中斷胞電流。
在實例實施例中，決策邏輯462亦稱作決策電路且可包含電晶體，例如反饋電晶體445。在實例實施例中，圖4B的實例反饋電路可經組態以包含較少開關。舉例而言，圖4C示出根據一些實施例的具有又一實例反饋電路的記憶體元件400。如圖4C中所繪示，記憶體元件400包含記憶陣列405、多工器410、感測放大器SA 415、邏輯電路425以及鎖存器430。此外，記憶體元件400包含決策邏輯462及第二開關466。在實例實施例中，決策邏輯462及第二開關466形成又一實例反饋電路。
第二開關466連接於多工器410與預定電壓（亦即，V_inhibit）之間。亦即，第二開關466的第一端子（在第一節點420處）連接至多工器410，且第二開關466的第二端子連接至V_inhibit。當第二開關466接通時，其可操作以將多工器410與V_inhibit連接。此外，當第二開關466斷開時，其可操作以使多工器410與V_inhibit斷連。在實例實施例中，第一開關464可為MOSFET、nMOS電晶體、pMOS電晶體以及CMOS電晶體。然而，其他類型的開關在本揭露內容的範疇內。在實例中，V_inhibit可實質上等於供電電壓（亦即，VDD）。
決策邏輯462可操作以選擇性地接通及斷開第二開關466。舉例而言，決策邏輯462的第一端子連接至第二節點435，且決策邏輯462的第二端子連接至第二開關466。決策邏輯462可操作以判定感測放大器SA 415的輸出（亦即，DOUT_B）。回應於判定感測放大器SA 415的輸出值為邏輯值0，決策邏輯462接通第二開關466。第二開關466的接通促使經選定位元線連接至V_inhibit。將經選定位元線連接至V_inhibit抑制或中斷胞電流。
圖4D示出根據一些實施例的具有又一實例反饋電路的記憶體元件400。如圖4D中所繪示，記憶體元件400包含記憶陣列405、多工器410、感測放大器SA 415、邏輯電路425以及鎖存器430。此外，記憶體元件400包含決策邏輯462及第一開關464。在實例實施例中，決策邏輯462及第一開關464形成又一實例反饋電路。
第一開關464連接於多工器410與感測放大器SA 415之間。亦即，第一開關464的第一端子（在第一節點420處）連接至多工器410，且第一開關464的第二端子連接至感測放大器SA 415。當第一開關464接通時，其可操作以使多工器410與感測放大器SA 415連接。此外，當第一開關464斷開時，其可操作以使多工器410與感測放大器SA 415斷連。在實例實施例中，第一開關464可為MOSFET、nMOS電晶體、pMOS電晶體以及CMOS電晶體。然而，其他類型的開關在本揭露內容的範疇內。
決策邏輯462可操作以選擇性地接通及斷開第一開關464。舉例而言，決策邏輯462的第一端子連接至第二節點435，且決策邏輯462的第二端子連接至第一開關464。決策邏輯462可操作以判定感測放大器SA 415的輸出（亦即，DOUT_B）。回應於判定感測放大器SA 415的輸出值為邏輯值0，決策邏輯462斷開第一開關464。第一開關464的斷開使經選定位元線與感測放大器SA 415斷連。相關地，第一開關464的斷開使經選定位元線與放電路徑斷連，由此中斷胞電流。
圖4E示出根據一些實施例的具有又一實例反饋電路的記憶體元件400。如圖4E中所繪示，記憶體元件400包含記憶陣列405、多工器410、感測放大器SA 415、邏輯電路425以及鎖存器430。此外，記憶體元件400包含決策邏輯462。在實例實施例中，決策邏輯462形成又一實例反饋電路。
決策邏輯462的第一端子連接至第二節點435，且決策邏輯462的第二端子連接至感測放大器SA 415。決策邏輯462可操作以判定感測放大器SA 415的輸出（亦即，DOUT_B）。回應於判定感測放大器SA 415的輸出值為邏輯值0，決策邏輯462斷開用於感測放大器SA 415中的經選定位元線的放電路徑。用於經選定位元線的放電路徑的斷開引起胞電流的抑制或中斷。
圖5示出根據一些實施例的具有記憶體元件400的不同訊號的圖表500。圖表500的第一曲線510表示位元線BL電壓。圖表500的第二曲線520表示字元線WL電壓。圖表500的第三曲線530表示輸出電壓。圖表500的第四曲線540表示反饋電壓。如圖5中所繪示，起初（亦即，在時間t0處），位元線BL電壓處於第一值（亦即，高邏輯準位），字元線WL電壓處於第二值（亦即，低邏輯準位），輸出訊號亦處於第二值（亦即，低邏輯準位），且反饋電壓處於第一值（亦即，高邏輯準位）。
如由第一曲線510所示出，在第一時間處（亦即，在時間t1處），位元線BL電壓開始自第一值（亦即，高邏輯準位）變更至第二值（亦即，低邏輯準位）。此外，且如由第二曲線520所示出，在自第一時間t1的預定時間之後（亦即，在時間t2處），字元線WL電壓開始自第二值變更至第一值（箭頭550）。亦即，在時間t2處，字元線WL電壓開始自低邏輯準位變更至高邏輯準位。字元線WL電壓的此自低邏輯準位至高邏輯準位的變更在第三時間（亦即，在時間t3處）完成。如由第三曲線530所示出，在自字元線WL電壓自低邏輯準位至高邏輯準位的變更完成預定時間之後，輸出訊號在第四時間處（亦即，在時間t4處）自第二值變更至第一值（箭頭560）。亦即，在時間t4處，輸出訊號自低邏輯準位變更至高邏輯準位。
此外，且如由第四曲線540所示出，在自輸出訊號自低邏輯準位至高邏輯準位的變更完成預定時間之後，反饋訊號（以PU表示）在第五時間處（亦即，在時間t5處）自第一值變更至第二值（箭頭570）。亦即，在時間t5處，反饋訊號自高邏輯準位變更至低邏輯準位。此外，且如第一曲線510中所繪示，位元線BL電壓在第三時間（亦即，時間t3）與第五時間（亦即，時間t5）之間自第二值變更至第三值。此外，且如第一曲線510中所繪示，位元線BL電壓在自第五時間（亦即，時間t5）的預定時間之後自第三值變更至第一值（箭頭580）。因此，反饋電路440提供反饋，由此使未經選定可程式化字元線WLP偏壓至等於感測放大器SA決策位準的電壓，由此移除位元線BL洩漏電流。
圖6示出根據一些實施例的位元線BL洩漏電流的重定向。舉例而言，圖6示出來自記憶體元件400的位元線BL洩漏電流的重定向。如圖6中所繪示，反饋電流經由反饋電晶體445重定向至經選定位元線BL（箭頭602）。更具體言之，反饋電流的一部分（箭頭602）重定向至經選定位元線BL且反饋電流的另一部分（箭頭604）作為感測參考電流（亦即，Iref）經定向。
在實例實施例中，反饋電流的另一部分（箭頭604）作為感測參考電流（亦即，Iref）經定向至感測放大器SA 415的第一級放大器。舉例而言，且如圖6中所繪示，感測放大器SA 415包含第一級放大器608及第二級放大器610。第一級放大器608包含第一多個電晶體，且第二級放大器610包含第二多個電晶體。感測參考電流（亦即，Iref）經由第一級放大器608亦重定向至反饋電路440的反饋電晶體445（箭頭604）。此使未經選定可程式化字元線WLP偏壓至等於感測放大器SA決策位準的電壓，由此移除位元線BL洩漏電流。
圖7繪示根據一些實施例的記憶體元件400的未經選定記憶胞的偏壓。如圖7中所繪示，記憶體元件400包含記憶陣列405、感測放大器SA 415、反相器電路425以及反饋電路440。記憶陣列405包含第二記憶胞100(1,2)、第三記憶胞100(1,3)、第五記憶胞100(2,2)以及第六記憶胞100(2,3)。於本領域具有通常知識者在閱讀本揭露內容之後將明白，僅出於說明的目的而將記憶陣列405繪示為僅包含四個記憶胞100，且所述記憶陣列405可包含不同數目的記憶胞。
在一些實施例中，在實例讀取操作期間，第二記憶胞100(1,2)為具有小於0.9伏特的正向偏壓的半經選定記憶胞，第三記憶胞100(1,3)為具有大於1.0伏特的正向偏壓的全經選定記憶胞，第五記憶胞100(2,2)為具有為VDD的保留偏壓的未經選定記憶胞，且第六記憶胞100(2,3)為具有保留偏壓的未經選定胞元。第二記憶胞100(1,2)及第三記憶胞100(1,3)中的每一者連接至第一可程式化字元線WLP1。此外，第三記憶胞100(1,3)及第六記憶胞100(2,3)連接至經選定位元線BL，而第二記憶胞100(1,2)及第五記憶胞100(2,2)連接至未經選定位元線BL。此外，程式化第二記憶胞100(1,2)及第三記憶胞100(1,3)中的每一者，而不程式化第五記憶胞100(2,2)及第六記憶胞100(2,3)。
在讀取操作期間，第一電流（亦即，I1 ）流經第二記憶胞100(1,2)。此外，第二電流（亦即，I2 ）流經第六記憶胞100(2,3)，且第三電流（亦即，I3 ）流經感測放大器SA 415。反饋電路440在讀取操作期間提供額外反饋電流（亦即，I4 ）至感測放大器SA 415，由此使連接至經選定位元線的未經選定記憶胞（亦即，第六記憶胞100(2,3)）偏壓等於感測放大器位準（亦即，Vref）。使連接至經選定位元線的未經選定記憶胞（亦即，第六記憶胞100(2,3)）偏壓等於感測放大器SA位準（亦即，Vref）減少了記憶陣列405的洩漏電流。
圖8是示出根據一些實施例的用於自記憶體元件讀取資料的方法800的流程圖。方法800可由處理器執行。此外，方法800可在記憶體元件上儲存為指令，當由處理器執行時，所述指令可使得處理器執行方法800。
在方法800的方塊810處，第一電晶體與第二電晶體串聯連接。舉例而言，第一電晶體105與第二電晶體110串聯連接。第一電晶體105及第二電晶體110中的一者可程式化。在一些實例中，將第一電晶體105連接至第二電晶體110會產生一次可程式記憶胞100。
在方法800的方塊820處，程式化第二電晶體。舉例而言，程式化記憶胞100的第二電晶體110。在實例實施例中，且如參考圖1至圖7所論述，藉由斷開第二電晶體110且在源極/汲極處施加可程式化電壓（亦即，Vprogram）來程式化第二電晶體110。可程式化電壓破壞第二電晶體110的源極與汲極之間（例如，汲極160與源極170之間）的電阻。
在方法800的方塊830處，經由感測放大器讀取儲存於第一電晶體中的資料。舉例而言，第一電晶體105連接至位元線，所述位元線連接至感測放大器SA 415。藉由位元線經由感測放大器SA 415讀取儲存於第一電晶體105中的資料。感測放大器SA 415提供在鎖存器430中作為輸出（亦即，DOUT）的讀取資料。
在方法800的方塊840處，回應於讀取在記憶體元件中儲存為位元值一的資料，而經由反饋電路抑制位元線的位元線電流。舉例而言，且如參考本揭露內容的圖4A、圖4B、圖4C、圖4D、圖4E、圖5、圖6以及圖7所論述，當自位元線讀取為一的位元值時，記憶體元件400的反饋電路440抑制位元線電流。
根據實例實施例，當自經選定位元線讀取為一的資料值時，所揭露的技術經由反饋電路440抑制或阻止記憶體元件400的經選定位元線的位元線電流。因此，弱位元（亦即，為零的位元值）的位元線BL位準更高，且記憶體元件400的讀取裕度經改良。此外，藉由使未經選定位元線偏壓至等於感測放大器SA決策位準的電壓，移除位元線BL洩漏。此外，本文中所揭露的技術移除記憶體元件400的讀取裕度上的資料模式相關性。
在實例實施例中，一種記憶體元件包括：第一電晶體；第二電晶體，與第一電晶體串聯連接，其中第二電晶體在第一狀態與第二狀態之間可程式化；位元線，連接至第二電晶體；感測放大器，連接至位元線，其中感測放大器可操作以感測來自位元線的資料；以及反饋電路，連接至感測放大器，其中反饋電路可操作以控制位元線的位元線電流。
根據實例實施例，一種記憶體元件包括：記憶陣列，包括多個記憶胞，所述多個記憶胞中的每一者包括與存取電晶體串聯連接的第一電晶體，其中第一電晶體可程式化為第一狀態及第二狀態；多個位元線，所述多個位元線中的每一者經由第一電晶體連接至記憶陣列的列中的第一多個記憶胞；感測放大器，連接至記憶陣列的多個位元線，其中感測放大器可操作以感測來自多個記憶胞中的每一者的資料；以及反饋電路，連接至感測放大器，其中反饋電路包括決策電路及第一開關，其中決策電路可操作以選擇性地斷開第一開關來關閉用於多個位元線中的經選定位元線的電流放電路徑。
在實例實施例中，一種操作記憶體元件的方法包括：將包括第一電晶體及第二電晶體的記憶體元件程式化，所述第一電晶體與所述第二電晶體串聯連接；經由連接至位元線的感測放大器讀取儲存於記憶體元件中的資料，所述位元線連接至所述第一電晶體；以及回應於讀取儲存於記憶體元件中的資料，而將反饋電流經由反饋電路注入至位元線中，其中所述反饋電路並聯連接至所述感測放大器，且可操作以回應於讀取記憶體元件中儲存為位元值一的資料，而注入反饋電流。
前文概述若干實施例的特徵，使得本領域的技術人員可更佳地理解本揭露內容的態樣。本領域的技術人員應瞭解，其可易於使用本揭露內容作為用於設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:記憶胞 100(1,1):第一記憶胞 100(1,2):第二記憶胞 100(1,3):第三記憶胞 100(2,1):第四記憶胞 100(2,2):第五記憶胞 100(2,3):第六記憶胞 105、M1、TC1:第一電晶體 110、M2、TC2:第二電晶體 120、150:閘極 130、160:汲極 140、170:源極 210:電阻器 215:二極體 300、405:記憶陣列 400:記憶體元件 410:多工器 415、SA:感測放大器 420、NODE1:第一節點 425:邏輯電路/反相器電路 430:鎖存器 435、NODE2:第二節點 440:反饋電路 445:反饋電晶體/第三電晶體 450:消除短時脈衝波形干擾電路 455、NODE3:第三節點 462:決策邏輯 464:第一開關 466:第二開關 500:圖表 510、520、530、540:曲線 550、560、570、580、602、604:箭頭 608:第一級放大器 610:第二級放大器 800:方法 810、820、830、840:方塊 BL:位元線 BL1:第一位元線 BL2:第二位元線 BL3:第三位元線 DOUT、DOUT_B:輸出 I1 、I2 、I3 、I4 :電流 IBLL :位元線洩漏電流 Iload :位元線電流 Iref :參考電流 NODE:節點 PU:反饋訊號 SA1:第一感測放大器 SA2:第二感測放大器 SA3:第三感測放大器 t0、t1、t2、t3、t4、t5:時間 TC:電晶體 TC3:第三電晶體 VDD:供電電壓 VGS 、VPROGRAM 、VT :電壓 Vref:感測放大器位準 V_inhibit:預定電壓 WL:字元線 WL1:第一字元線 WL2:第二字元線 WLP:可程式化字元線 WLP1:第一可程式化字元線 WLP2:第二可程式化字元線
當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據一些實施例的使用反熔絲的記憶胞的圖。 圖2是根據一些實施例的在反熔絲的程式化之後使用反熔絲的記憶胞的圖。 圖3是根據一些實施例的具有反熔絲的記憶陣列的圖。 圖4A示出根據一些實施例的具有實例反饋電路的記憶體元件。 圖4B示出根據一些實施例的具有另一實例反饋電路的記憶體元件。 圖4C示出根據一些實施例的具有又一實例反饋電路的記憶體元件。 圖4D示出根據一些實施例的具有又一實例反饋電路的記憶體元件。 圖4E示出根據一些實施例的具有又一實例反饋電路的記憶體元件。 圖5示出根據一些實施例的具有記憶體元件的不同訊號的圖表。 圖6示出根據一些實施例的位元線洩漏電流的重定向。 圖7示出根據一些實施例的使記憶體元件的未經選定字元線偏壓。 圖8示出根據一些實施例的用於自記憶體元件讀取資料的方法的步驟。
100:記憶胞
105、M1:第一電晶體
110、M2:第二電晶體
120、150:閘極
130、160:汲極
140、170:源極
BL:位元線
WL:字元線
WLP:可程式化字元線

Claims (20)

  1. 一種記憶體元件，包括： 第一電晶體； 第二電晶體，與所述第一電晶體串聯連接，其中所述第二電晶體在第一狀態與第二狀態之間可程式化； 位元線，連接至所述第二電晶體； 感測放大器，連接至所述位元線，其中所述感測放大器可操作以感測來自所述位元線的資料；以及 反饋電路，連接至所述感測放大器，其中所述反饋電路可操作以控制所述位元線的位元線電流。
  2. 如請求項1之記憶體元件，其中所述反饋電路並聯連接至所述感測放大器。
  3. 如請求項1之記憶體元件，其中所述反饋電路包括第三電晶體。
  4. 如請求項3之記憶體元件，其中所述反饋電路更包括與所述第三電晶體串聯連接的消除短時脈衝波形干擾電路。
  5. 如請求項3之記憶體元件，其中所述第三電晶體的源極/汲極連接至感測放大器的第一端子，所述第三電晶體的汲極/源極連接至供電電壓節點，且所述第三電晶體的閘極連接至所述感測放大器的第二端子。
  6. 如請求項1之記憶體元件，其中所述第二電晶體包括反熔絲，且其中所述第一狀態包括所述反熔絲的打開狀態，且所述第二狀態包括所述反熔絲的閉合狀態。
  7. 如請求項1之記憶體元件，其中所述第二電晶體藉由在所述第二電晶體兩端施加預定電流而程式化。
  8. 如請求項1之記憶體元件，其中所述記憶體元件包括一次可程式記憶體元件。
  9. 如請求項1之記憶體元件，其中所述反饋電路可操作以回應於讀取為一的資料值，而將額外電流注入至所述位元線的所述位元線電流。
  10. 一種記憶體元件，包括： 記憶陣列，包括多個記憶胞，所述多個記憶胞中的每一者包括與存取電晶體串聯連接的第一電晶體，其中所述第一電晶體可程式化為第一狀態及第二狀態； 多個位元線，所述多個位元線中的每一者經由所述第一電晶體連接至所述記憶陣列的列中的第一多個記憶胞； 感測放大器，連接至所述記憶陣列的所述多個位元線，其中所述感測放大器可操作以感測來自所述多個記憶胞中的每一者的資料；以及 反饋電路，連接至所述感測放大器，其中所述反饋電路包括決策電路及第一開關，其中所述決策電路可操作以選擇性地斷開所述第一開關來關閉用於所述多個位元線中的經選定位元線的電流放電路徑。
  11. 如請求項10之記憶體元件，其中所述多個記憶胞中的每一者可操作以儲存包括位元值一及位元值零的資訊的一個位元。
  12. 如請求項10之記憶體元件，其中當程式化至所述第二狀態時，所述第一電晶體將所述多個位元線中的對應位元線連接至所述記憶胞，由此允許存取所述記憶胞。
  13. 如請求項10之記憶體元件，其中所述反饋電路可操作以在所述記憶體元件的讀取操作期間將所述經選定位元線連接至預定電壓。
  14. 如請求項13之記憶體元件，其中所述反饋電路可操作以在包括讀取為一的位元值的所述讀取操作期間將所述經選定位元線連接至預定電位。
  15. 如請求項10之記憶體元件，其中所述反饋電路更可操作以使與所述經選定位元線相關聯的未程式化記憶胞偏壓。
  16. 如請求項10之記憶體元件，其中所述反饋電路更可操作以在超過零伏特時使與所述經選定位元線相關聯的所述未程式化記憶胞偏壓。
  17. 如請求項10之記憶體元件，其中所述決策電路包括反饋電晶體，其中所述反饋電晶體的源極/汲極連接至所述經選定位元線，其中所述反饋電晶體的汲極/源極連接至所述感測放大器的輸出，其中所述反饋電晶體的閘極連接至供電電壓，且其中所述經選定位元線連接至所述感測放大器的輸入。
  18. 如請求項17之記憶體元件，其中所述反饋電路更包括第二開關，其中所述第二開關可操作以將所述經選定位元線連接至預定電壓。
  19. 一種操作記憶體元件的方法，所述方法包括： 將包括第一電晶體及第二電晶體的記憶體元件程式化，所述第一電晶體與所述第二電晶體串聯連接； 經由連接至位元線的感測放大器讀取儲存於所述記憶體元件中的資料，所述位元線連接至所述第一電晶體；以及 回應於讀取儲存於所述記憶體元件中的所述資料，而將反饋電流經由反饋電路注入至所述位元線中，其中所述反饋電路並聯連接至所述感測放大器，且可操作以回應於讀取所述記憶體元件中儲存為位元值一的所述資料，而注入所述反饋電流。
  20. 如請求項19之操作記憶體元件的方法，其中將所述記憶體元件程式化包括將所述第一電晶體自第一狀態程式化至第二狀態，其中在所述第二狀態中，所述第一電晶體提供對儲存於所述記憶體元件中的所述資料的存取。
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