JP2836596B2 - 連想メモリ - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Description
【０００１】
【発明の属する技術分野】本発明は、データを記憶する
とともに記憶されたデータと検索データとの一致を検出
して出力する、連想メモリに関する。
とともに記憶されたデータと検索データとの一致を検出
して出力する、連想メモリに関する。
【０００２】
【従来の技術】従来の連想メモリとして、例えば特開平
２−１９２０９８号公報には、比較動作時の制御を簡単
とし、且つ低消費電力の連想記憶装置を提供することを
目的として、メモリ回路部と比較回路部と一致検出信号
線を備える連想メモリにおいて、比較動作時にだけ各ワ
ードごとの一致検出制御信号線を“Ｌ”レベルの電位に
保持することにより、ビット線制御回路を不要とし、且
つ低消費電力化を図るようにした構成が提案されてい
る。
２−１９２０９８号公報には、比較動作時の制御を簡単
とし、且つ低消費電力の連想記憶装置を提供することを
目的として、メモリ回路部と比較回路部と一致検出信号
線を備える連想メモリにおいて、比較動作時にだけ各ワ
ードごとの一致検出制御信号線を“Ｌ”レベルの電位に
保持することにより、ビット線制御回路を不要とし、且
つ低消費電力化を図るようにした構成が提案されてい
る。
【０００３】すなわち、上記公報には、図５に示すよう
なメモリセルを用いて、図６に示すように構成した連想
メモリが提案されている。
なメモリセルを用いて、図６に示すように構成した連想
メモリが提案されている。
【０００４】図５を参照して、上記公報に提案される従
来の連想メモリのメモリセルは、ＰチャネルＭＯＳトラ
ンジスタ（以下「ＰＭＯＳ」と略す）５０１とＮチャネ
ルＭＯＳトランジスタ（以下「ＮＭＯＳ」と略す）５０
３とから構成された第１のインバータと、ＰＭＯＳ５０
２とＮＭＯＳ５０４とから構成された第２のインバータ
とをたすきがけに接続（すなわち、入力端と出力端とを
相互に接続）してフリップフロップを構成し、第１、第
２のインバータの各共通接続点と、相補型ビット線対Ｂ
ＬＴ、ＢＬＢとの間にＮＭＯＳ５０５、ＮＭＯＳ５０６
を接続し、ＮＭＯＳ５０５、ＮＭＯＳ５０６のゲートを
ワード線ＷＬに接続してメモリ回路部５１１を構成し、
ＮＭＯＳ５０７及びＮＭＯＳ５０９、ＮＭＯＳ５０８及
びＮＭＯＳ５１０、をそれぞれ、一致信号線ＭＬと、一
致検出制御信号線ＭＣＬと、の間に直列に接続して、Ｎ
ＭＯＳ５０９、ＮＭＯＳ５１０のゲートを、第１、第２
のインバータの各共通接続点にそれぞれ接続し、ＮＭＯ
Ｓ５０７、ＮＭＯＳ５０８のゲートをビット線ＢＬＴ、
ＢＬＢにそれぞれ接続して、比較回路部５１２を構成し
ている。
来の連想メモリのメモリセルは、ＰチャネルＭＯＳトラ
ンジスタ（以下「ＰＭＯＳ」と略す）５０１とＮチャネ
ルＭＯＳトランジスタ（以下「ＮＭＯＳ」と略す）５０
３とから構成された第１のインバータと、ＰＭＯＳ５０
２とＮＭＯＳ５０４とから構成された第２のインバータ
とをたすきがけに接続（すなわち、入力端と出力端とを
相互に接続）してフリップフロップを構成し、第１、第
２のインバータの各共通接続点と、相補型ビット線対Ｂ
ＬＴ、ＢＬＢとの間にＮＭＯＳ５０５、ＮＭＯＳ５０６
を接続し、ＮＭＯＳ５０５、ＮＭＯＳ５０６のゲートを
ワード線ＷＬに接続してメモリ回路部５１１を構成し、
ＮＭＯＳ５０７及びＮＭＯＳ５０９、ＮＭＯＳ５０８及
びＮＭＯＳ５１０、をそれぞれ、一致信号線ＭＬと、一
致検出制御信号線ＭＣＬと、の間に直列に接続して、Ｎ
ＭＯＳ５０９、ＮＭＯＳ５１０のゲートを、第１、第２
のインバータの各共通接続点にそれぞれ接続し、ＮＭＯ
Ｓ５０７、ＮＭＯＳ５０８のゲートをビット線ＢＬＴ、
ＢＬＢにそれぞれ接続して、比較回路部５１２を構成し
ている。
【０００５】図６は、図５に示したメモリセルによって
構成した連想メモリの構成を示すブロック図である。図
６において、Ｃ１１〜Ｃｂ１はメモリセル、６０１はｂ
個のメモリセルから構成されたメモリセルアレイ、Ｄｉ
１〜Ｄｉｂは入力データ、６０２１〜６０２ｂは入力デ
ータ反転回路、ＢＬＴ１、ＢＬＢ１〜ＢＬＴｂ、ＢＬＢ
ｂはビット線、６０３は書き込み信号、６０４はワード
線を制御するデコーダ、６０５は一致信号線ＭＬをハイ
レベルにプリチャージするプリチャージ信号線、６０６
は比較動作サイクルであることを示す比較動作信号線、
６０７は一致検出制御信号線ＭＣＬをロウレベルにディ
スチャージするディスチャージ信号生成回路、６０８は
ディスチャージ信号線、６０９はプリチャージ回路、６
１０はディスチャージ回路、６１１は一致信号線ＭＬの
信号を増幅するためのセンスアンプ、６１２はセンスア
ンプ６１１の出力、６１３１〜６１３ｉは１ワード分の
構成をそれぞれ示している。図６に示した構成は、ｂビ
ット・ｉワードからなる連想メモリである。なお、比較
動作信号線６０６をハイレベルにすると入力データＤｉ
と記憶内容との比較動作を行う。
構成した連想メモリの構成を示すブロック図である。図
６において、Ｃ１１〜Ｃｂ１はメモリセル、６０１はｂ
個のメモリセルから構成されたメモリセルアレイ、Ｄｉ
１〜Ｄｉｂは入力データ、６０２１〜６０２ｂは入力デ
ータ反転回路、ＢＬＴ１、ＢＬＢ１〜ＢＬＴｂ、ＢＬＢ
ｂはビット線、６０３は書き込み信号、６０４はワード
線を制御するデコーダ、６０５は一致信号線ＭＬをハイ
レベルにプリチャージするプリチャージ信号線、６０６
は比較動作サイクルであることを示す比較動作信号線、
６０７は一致検出制御信号線ＭＣＬをロウレベルにディ
スチャージするディスチャージ信号生成回路、６０８は
ディスチャージ信号線、６０９はプリチャージ回路、６
１０はディスチャージ回路、６１１は一致信号線ＭＬの
信号を増幅するためのセンスアンプ、６１２はセンスア
ンプ６１１の出力、６１３１〜６１３ｉは１ワード分の
構成をそれぞれ示している。図６に示した構成は、ｂビ
ット・ｉワードからなる連想メモリである。なお、比較
動作信号線６０６をハイレベルにすると入力データＤｉ
と記憶内容との比較動作を行う。
【０００６】図７に示した信号波形図を参照して、図６
に示す連想メモリの比較動作を以下に説明する。ここ
で、図５に示したメモリセルに情報“０”が記憶されて
いる（すなわち、ＰＭＯＳ５０１とＮＭＯＳ５０３とで
構成する第１のインバータの出力はロウレベル、ＰＭＯ
Ｓ５０２とＮＭＯＳ５０４とで構成する第２のインバー
タの出力はハイレベル）とする。
に示す連想メモリの比較動作を以下に説明する。ここ
で、図５に示したメモリセルに情報“０”が記憶されて
いる（すなわち、ＰＭＯＳ５０１とＮＭＯＳ５０３とで
構成する第１のインバータの出力はロウレベル、ＰＭＯ
Ｓ５０２とＮＭＯＳ５０４とで構成する第２のインバー
タの出力はハイレベル）とする。
【０００７】図７を参照して、サイクルＡのクロックが
ハイレベル（Ｈ）の期間、プリチャージ信号線６０５は
ハイレベルとなるので一致信号線ＭＬ１のプリチャージ
動作は停止し、ディスチャージ信号線６０６もハイレベ
ルとなるのでディスチャージ回路６１０によって一致検
出制御信号線ＭＣＬ１はロウレベルとなる。また、入力
データＤｉによってビット線ＢＬＴ１はハイレベルに、
ＢＬＢ１はロウレベルになる。ここで、図５に示すＮＭ
ＯＳ５０７とＮＭＯＳ５０９のゲートがハイレベルとな
り、ともに導通状態となるので、一致信号線ＭＬ（ＭＬ
１）と一致検出制御信号線ＭＣＬ（ＭＣＬ１）とが接続
され、一致信号線ＭＬ１はロウレベルに変化する。
ハイレベル（Ｈ）の期間、プリチャージ信号線６０５は
ハイレベルとなるので一致信号線ＭＬ１のプリチャージ
動作は停止し、ディスチャージ信号線６０６もハイレベ
ルとなるのでディスチャージ回路６１０によって一致検
出制御信号線ＭＣＬ１はロウレベルとなる。また、入力
データＤｉによってビット線ＢＬＴ１はハイレベルに、
ＢＬＢ１はロウレベルになる。ここで、図５に示すＮＭ
ＯＳ５０７とＮＭＯＳ５０９のゲートがハイレベルとな
り、ともに導通状態となるので、一致信号線ＭＬ（ＭＬ
１）と一致検出制御信号線ＭＣＬ（ＭＣＬ１）とが接続
され、一致信号線ＭＬ１はロウレベルに変化する。
【０００８】次に、クロックがロウレベル（Ｌ）になる
と、ディスチャージ信号線６０６はロウレベルとなるの
で、一致検出制御信号線ＭＣＬ１ディスチャージ動作は
停止し、またプリチャージ信号線６０５もロウレベルと
なるので、プリチャージ回路６０９によって一致信号線
ＭＬ１はハイレベルにプリチャージされる。この時、ビ
ット線ＢＬＴ１、ＢＬＢ１のレベルに変化はないので、
一致信号線ＭＬ１とＭＣＬ１は接続されたままとされ、
一致検出制御信号線ＭＣＬ１もハイレベルに変化する。
と、ディスチャージ信号線６０６はロウレベルとなるの
で、一致検出制御信号線ＭＣＬ１ディスチャージ動作は
停止し、またプリチャージ信号線６０５もロウレベルと
なるので、プリチャージ回路６０９によって一致信号線
ＭＬ１はハイレベルにプリチャージされる。この時、ビ
ット線ＢＬＴ１、ＢＬＢ１のレベルに変化はないので、
一致信号線ＭＬ１とＭＣＬ１は接続されたままとされ、
一致検出制御信号線ＭＣＬ１もハイレベルに変化する。
【０００９】次に、サイクルＢにおいて、クロックがハ
イレベル（Ｈ）の期間、プリチャージ信号線６０５はハ
イレベルとなるので、一致信号線ＭＬ１のプリチャージ
動作は停止し、ディスチャージ信号線６０６もハイレベ
ルとなるので、ディスチャージ回路６１０によって一致
検出制御信号線ＭＣＬ１はロウレベルとなる。
イレベル（Ｈ）の期間、プリチャージ信号線６０５はハ
イレベルとなるので、一致信号線ＭＬ１のプリチャージ
動作は停止し、ディスチャージ信号線６０６もハイレベ
ルとなるので、ディスチャージ回路６１０によって一致
検出制御信号線ＭＣＬ１はロウレベルとなる。
【００１０】また、入力データＤｉによってビット線Ｂ
ＬＴ１はロウレベルに、ＢＬＢ１はハイレベルになる。
ここで、図５に示すＮＭＯＳ５０８のゲートがハイレベ
ルとなるが、ＮＭＯＳ５１０のゲート電位はロウレベル
であるため、一致信号線ＭＬ（ＭＬ１）と一致検出制御
信号線ＭＣＬ（ＭＣＬ１）とは接続されず、一致信号線
ＭＬ１はハイレベルのまま変化しない。
ＬＴ１はロウレベルに、ＢＬＢ１はハイレベルになる。
ここで、図５に示すＮＭＯＳ５０８のゲートがハイレベ
ルとなるが、ＮＭＯＳ５１０のゲート電位はロウレベル
であるため、一致信号線ＭＬ（ＭＬ１）と一致検出制御
信号線ＭＣＬ（ＭＣＬ１）とは接続されず、一致信号線
ＭＬ１はハイレベルのまま変化しない。
【００１１】以上説明したように、図６に示した連想メ
モリの比較動作では、記憶内容と入力データが不一致の
場合に、一致信号線ＭＬがハイレベルからロウレベルに
変化する。また、メモリセルＣ１ｋ〜Ｃｂｋは、一致信
号線ＭＬｋおよび一致検出制御信号線ＭＣＬｋに対して
並列に接続されているため、ワードを構成するｂビット
のデータ中の１ビットでも不一致があった場合には、一
致信号線ＭＬｋはロウレベルに変化する。
モリの比較動作では、記憶内容と入力データが不一致の
場合に、一致信号線ＭＬがハイレベルからロウレベルに
変化する。また、メモリセルＣ１ｋ〜Ｃｂｋは、一致信
号線ＭＬｋおよび一致検出制御信号線ＭＣＬｋに対して
並列に接続されているため、ワードを構成するｂビット
のデータ中の１ビットでも不一致があった場合には、一
致信号線ＭＬｋはロウレベルに変化する。
【００１２】
【発明が解決しようとする課題】上記した従来の連想メ
モリにおける問題点を以下に説明する。
モリにおける問題点を以下に説明する。
【００１３】メモリセルからの読み出しを行う場合に
は、ビット線間の電位差によってメモリセル内のデータ
が破壊されないように、読み出し前にビット線をハイレ
ベルにプリチャージしてビット線上のデータを消去しな
ければならないが、上記特開平２−１９２０９８号公報
に提案される従来の連想メモリでは、ビット線のプリチ
ャージを行っていないので、メモリセルからデータを読
み出すことができない、という問題点を有している。
は、ビット線間の電位差によってメモリセル内のデータ
が破壊されないように、読み出し前にビット線をハイレ
ベルにプリチャージしてビット線上のデータを消去しな
ければならないが、上記特開平２−１９２０９８号公報
に提案される従来の連想メモリでは、ビット線のプリチ
ャージを行っていないので、メモリセルからデータを読
み出すことができない、という問題点を有している。
【００１４】また、上記特開平２−１９２０９８号公報
に提案される従来の連想メモリでは、メモリセルアレイ
がｂ行・ｉ（ワード）列で構成されているため、ビット
線ＢＬＴ、ＢＬＢには全ワード数分のｉ個のメモリセル
が接続される。このため、ワード線ｉが大きい（ワード
線の本数が大きい）場合、ビット線ＢＬＴ、ＢＬＢは配
線長が長くなり、接続されるＮＭＯＳ５０５、ＮＭＯＳ
５０７（ＮＭＯＳ５０６、ＮＭＯＳ５０８）の拡散容量
およびゲート容量も多くなり、総容量が大きくなる。そ
して、ビット線ＢＬＴ、ＢＬＢ容量の増大は、消費消費
電力の増大および動作速度の低下を招くことになる。
に提案される従来の連想メモリでは、メモリセルアレイ
がｂ行・ｉ（ワード）列で構成されているため、ビット
線ＢＬＴ、ＢＬＢには全ワード数分のｉ個のメモリセル
が接続される。このため、ワード線ｉが大きい（ワード
線の本数が大きい）場合、ビット線ＢＬＴ、ＢＬＢは配
線長が長くなり、接続されるＮＭＯＳ５０５、ＮＭＯＳ
５０７（ＮＭＯＳ５０６、ＮＭＯＳ５０８）の拡散容量
およびゲート容量も多くなり、総容量が大きくなる。そ
して、ビット線ＢＬＴ、ＢＬＢ容量の増大は、消費消費
電力の増大および動作速度の低下を招くことになる。
【００１５】さらに、一致信号線ＭＬと一致検出制御信
号線ＭＣＬは同程度の容量となるが、比較結果が不一致
である場合には、１サイクルに一致信号線ＭＬと一致検
出制御信号線ＭＣＬの充放電が行われる。一般的には、
比較結果が不一致となる場合の方が多いので、動作時の
消費電力が大きくなる。
号線ＭＣＬは同程度の容量となるが、比較結果が不一致
である場合には、１サイクルに一致信号線ＭＬと一致検
出制御信号線ＭＣＬの充放電が行われる。一般的には、
比較結果が不一致となる場合の方が多いので、動作時の
消費電力が大きくなる。
【００１６】従って、本発明の目的は、上記問題点を解
消し、データの読み出し／書き込みを行うことができる
と共に、大きなワード構成時にも動作速度を低下させな
い、低消費電力の連想メモリを提供することにある。
消し、データの読み出し／書き込みを行うことができる
と共に、大きなワード構成時にも動作速度を低下させな
い、低消費電力の連想メモリを提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の連想メモリは、１ビット分のセルアレイを
複数行（＝ｍ行）で構成し、一列当たり複数本（＝ｍ
本）の一致信号線を配置し、各ビットのメモリセルアレ
イで同一列にあるｍ個のメモリセルを異なるｍ本の前記
一致信号線にそれぞれ接続し、メモリセルのメモリ回路
部への情報の伝達を行うビット線対と、メモリセルの比
較回路部への情報の伝達を行う検索データ線対とを分離
して、前記検索データ線対をメモリセルの両側に配置
し、各ビットのメモリセルアレイで同一列にある隣接す
るメモリセルで該メモリセル間に配置された一方の検索
データ線を共有してなることを特徴とする。
め、本発明の連想メモリは、１ビット分のセルアレイを
複数行（＝ｍ行）で構成し、一列当たり複数本（＝ｍ
本）の一致信号線を配置し、各ビットのメモリセルアレ
イで同一列にあるｍ個のメモリセルを異なるｍ本の前記
一致信号線にそれぞれ接続し、メモリセルのメモリ回路
部への情報の伝達を行うビット線対と、メモリセルの比
較回路部への情報の伝達を行う検索データ線対とを分離
して、前記検索データ線対をメモリセルの両側に配置
し、各ビットのメモリセルアレイで同一列にある隣接す
るメモリセルで該メモリセル間に配置された一方の検索
データ線を共有してなることを特徴とする。
【００１８】本発明に係る連想メモリは、データを記憶
するメモリ回路部と、前記メモリ回路部に記憶された記
憶データと、検索データと、の一致を検出する比較回路
部と、を備えてなるメモリセルを行列状に配列して１ビ
ット分のセルアレイを形成し、１ビット分のセルアレイ
の行方向に、前記記憶データを伝達するビット線と、前
記検索データを伝達する検索データ線と、を配置し、列
方向に、前記メモリ回路部の選択制御用のワード線と、
前記比較回路部の出力用の一致信号線と、を配置し、前
記ワード線および前記一致信号線を、各ビットの前記１
ビット分のセルアレイ間で相互接続して構成してなる連
想メモリにおいて、前記１ビット分のセルアレイを複数
行（ｍ）で構成し、前記１ビット分のセルアレイの一列
に対して前記比較回路部の出力用の前記一致信号線を前
記行数と同数（ｍ）配置し、前記検索データ線を前記１
ビット分のセルアレイに対して、前記行数より１多い数
（ｍ＋１）配置した、ことを特徴とする。
するメモリ回路部と、前記メモリ回路部に記憶された記
憶データと、検索データと、の一致を検出する比較回路
部と、を備えてなるメモリセルを行列状に配列して１ビ
ット分のセルアレイを形成し、１ビット分のセルアレイ
の行方向に、前記記憶データを伝達するビット線と、前
記検索データを伝達する検索データ線と、を配置し、列
方向に、前記メモリ回路部の選択制御用のワード線と、
前記比較回路部の出力用の一致信号線と、を配置し、前
記ワード線および前記一致信号線を、各ビットの前記１
ビット分のセルアレイ間で相互接続して構成してなる連
想メモリにおいて、前記１ビット分のセルアレイを複数
行（ｍ）で構成し、前記１ビット分のセルアレイの一列
に対して前記比較回路部の出力用の前記一致信号線を前
記行数と同数（ｍ）配置し、前記検索データ線を前記１
ビット分のセルアレイに対して、前記行数より１多い数
（ｍ＋１）配置した、ことを特徴とする。
【００１９】本発明においては、前記（ｍ＋１）本の検
索データ線を、前記１ビット分のセルアレイの両側およ
び行間に配置し、前記１ビット分のセルアレイで同一の
列にある隣接する前記メモリセルで、行間に配置された
前記検索データ線を共有し、前記１ビット分のセルアレ
イで同一の列にある前記メモリセルを、それぞれ異なる
前記一致信号線に接続して構成したことを特徴とする。
索データ線を、前記１ビット分のセルアレイの両側およ
び行間に配置し、前記１ビット分のセルアレイで同一の
列にある隣接する前記メモリセルで、行間に配置された
前記検索データ線を共有し、前記１ビット分のセルアレ
イで同一の列にある前記メモリセルを、それぞれ異なる
前記一致信号線に接続して構成したことを特徴とする。
【００２０】本発明の概要を以下に説明する。本発明
は、ｂビット×ｗワードのメモリセルアレイをｍ×ｂ行
・ｗ／ｍ列（ｍは２以上の整数）で構成し、メモリセル
アレイの各列にそれぞれｍ本ずつの一致信号線を配置
し、各ビットのメモリセルアレイで同一の列にあるｍ個
のメモリセルを異なるｍ本の一致信号線にそれぞれ接続
し、メモリ回路部への情報の伝達を行うビット線対と比
較回路部への情報の伝達を行う検索データ線対を分離
し、検索データ線をメモリセルの両側に配置し、各ビッ
トのメモリセルアレイで同一の列にある隣接するメモリ
セルでメモリセル間に配置された一方の検索データ線を
共有して構成したことを特徴としたものであり、動作時
の消費電力を低減すると共に、高速アクセスを実現し、
更に回路面積の増大を効率的に抑止している。
は、ｂビット×ｗワードのメモリセルアレイをｍ×ｂ行
・ｗ／ｍ列（ｍは２以上の整数）で構成し、メモリセル
アレイの各列にそれぞれｍ本ずつの一致信号線を配置
し、各ビットのメモリセルアレイで同一の列にあるｍ個
のメモリセルを異なるｍ本の一致信号線にそれぞれ接続
し、メモリ回路部への情報の伝達を行うビット線対と比
較回路部への情報の伝達を行う検索データ線対を分離
し、検索データ線をメモリセルの両側に配置し、各ビッ
トのメモリセルアレイで同一の列にある隣接するメモリ
セルでメモリセル間に配置された一方の検索データ線を
共有して構成したことを特徴としたものであり、動作時
の消費電力を低減すると共に、高速アクセスを実現し、
更に回路面積の増大を効率的に抑止している。
【００２１】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。
を参照して以下に詳細に説明する。
【００２２】図１は、本発明の実施の形態に係る連想メ
モリの構成をブロック図にて示したものである。図１に
おいて、Ｃ１１１〜Ｃｂｎ４はメモリセル、１０１〜１
０ｂは４×ｎ個のメモリセルから構成されたメモリセル
アレイ、１１１、１２１〜１１ｂ、１２ｂは検索データ
線、ＢＬ１１〜ＢＬ１４、…、ＢＬｂ１〜ＢＬｂ４はビ
ット線対、２０１〜２０ｂはメモリの読み出し／書き込
み動作時にビット線をプリチャージするビット線負荷回
路、２１１〜２１ｂはアドレスにより４対のビット線の
うち一対を選択接続するカラム選択回路、２２１〜２２
ｂはメモリの読み出し／書き込み動作を行う読み出し／
書き込み回路、Ｄｉ１〜Ｄｉｂはメモリへの書き込みま
たは検索を行う入力データ、ＤＯ１〜ＤＯｂはメモリか
らの読み出しデータ、２３１〜２３ｂは比較動作時に検
索データ線に検索データを伝達する検索データ駆動回
路、Ｌ１１〜ＭＬｎ４は比較結果を伝達する一致信号
線、Ｐ１〜Ｐｎは比較動作前に一致信号線をハイレベル
にプリチャージする一致信号線プリチャージ回路、Ｓ１
〜Ｓｎは一致信号線ＭＬ１１〜ＭＬｎ４の伝達する信号
（比較結果）を検出するための一致信号検出回路、ＷＬ
１〜ＷＬｎはメモリセルＣ１１１〜Ｃｂｎ４への読み出
し／書き込みを制御するワード線をそれぞれ示してい
る。
モリの構成をブロック図にて示したものである。図１に
おいて、Ｃ１１１〜Ｃｂｎ４はメモリセル、１０１〜１
０ｂは４×ｎ個のメモリセルから構成されたメモリセル
アレイ、１１１、１２１〜１１ｂ、１２ｂは検索データ
線、ＢＬ１１〜ＢＬ１４、…、ＢＬｂ１〜ＢＬｂ４はビ
ット線対、２０１〜２０ｂはメモリの読み出し／書き込
み動作時にビット線をプリチャージするビット線負荷回
路、２１１〜２１ｂはアドレスにより４対のビット線の
うち一対を選択接続するカラム選択回路、２２１〜２２
ｂはメモリの読み出し／書き込み動作を行う読み出し／
書き込み回路、Ｄｉ１〜Ｄｉｂはメモリへの書き込みま
たは検索を行う入力データ、ＤＯ１〜ＤＯｂはメモリか
らの読み出しデータ、２３１〜２３ｂは比較動作時に検
索データ線に検索データを伝達する検索データ駆動回
路、Ｌ１１〜ＭＬｎ４は比較結果を伝達する一致信号
線、Ｐ１〜Ｐｎは比較動作前に一致信号線をハイレベル
にプリチャージする一致信号線プリチャージ回路、Ｓ１
〜Ｓｎは一致信号線ＭＬ１１〜ＭＬｎ４の伝達する信号
（比較結果）を検出するための一致信号検出回路、ＷＬ
１〜ＷＬｎはメモリセルＣ１１１〜Ｃｂｎ４への読み出
し／書き込みを制御するワード線をそれぞれ示してい
る。
【００２３】図１に示す構成は、ｂビット・４×ｎワー
ドからなる連想メモリで、メモリセルアレイを４カラム
に分割している。
ドからなる連想メモリで、メモリセルアレイを４カラム
に分割している。
【００２４】本発明の実施例として、上記した実施の形
態におけるメモリセルの具体的構成を以下に説明する。
図２は、図１のメモリセルＣ１１１〜Ｃｂｎ４の回路を
示す図である。
態におけるメモリセルの具体的構成を以下に説明する。
図２は、図１のメモリセルＣ１１１〜Ｃｂｎ４の回路を
示す図である。
【００２５】図２を参照すると、メモリセルはＰチャネ
ルＭＯＳトランジスタ（「ＰＭＯＳ」という）３０１と
ＮチャネルＭＯＳトランジスタ（「ＮＭＯＳ」という）
３０３と構成された第１のインバータと、ＰＭＯＳ３０
２とＮＭＯＳ３０４とで構成された第２のインバータ
と、を互いにたすきがけに接続（すなわち、入力端と出
力端とを相互に接続）してフリップフロップを構成し、
第１、第２のインバータの各共通接続点と、ビット線対
ＢＬとの間にＮＭＯＳ３０５、ＮＭＯＳ３０６をそれぞ
れ接続し、ＮＭＯＳ３０５、及びＮＭＯＳ３０６のゲー
トをワード線ＷＬに接続してメモリ回路部３１１を構成
している。
ルＭＯＳトランジスタ（「ＰＭＯＳ」という）３０１と
ＮチャネルＭＯＳトランジスタ（「ＮＭＯＳ」という）
３０３と構成された第１のインバータと、ＰＭＯＳ３０
２とＮＭＯＳ３０４とで構成された第２のインバータ
と、を互いにたすきがけに接続（すなわち、入力端と出
力端とを相互に接続）してフリップフロップを構成し、
第１、第２のインバータの各共通接続点と、ビット線対
ＢＬとの間にＮＭＯＳ３０５、ＮＭＯＳ３０６をそれぞ
れ接続し、ＮＭＯＳ３０５、及びＮＭＯＳ３０６のゲー
トをワード線ＷＬに接続してメモリ回路部３１１を構成
している。
【００２６】そして、ＮＭＯＳ３０７及びＮＭＯＳ３０
９、ＮＭＯＳ３０８及びＮＭＯＳ３１０を、一致信号線
ＭＬと、接地電源ＧＮＤとの間に直列に接続して、ＮＭ
ＯＳ３０７、ＮＭＯＳ３０８のゲートを、第１、第２の
インバータの共通接続点（入力端と出力端の接続点）に
それぞれ接続し、ＮＭＯＳ３０９、ＮＭＯＳ３１０のゲ
ートを検索データ線１１、１２にそれぞれ接続して比較
回路部３１２を構成している。
９、ＮＭＯＳ３０８及びＮＭＯＳ３１０を、一致信号線
ＭＬと、接地電源ＧＮＤとの間に直列に接続して、ＮＭ
ＯＳ３０７、ＮＭＯＳ３０８のゲートを、第１、第２の
インバータの共通接続点（入力端と出力端の接続点）に
それぞれ接続し、ＮＭＯＳ３０９、ＮＭＯＳ３１０のゲ
ートを検索データ線１１、１２にそれぞれ接続して比較
回路部３１２を構成している。
【００２７】また、図３は、図１に示した本発明の実施
の形態に係る連想メモリの比較動作時の信号波形の一例
を示す信号波形図である。
の形態に係る連想メモリの比較動作時の信号波形の一例
を示す信号波形図である。
【００２８】図１〜図３を参照して、本発明の連想メモ
リの一実施例における比較動作を説明する。
リの一実施例における比較動作を説明する。
【００２９】ここで、図２に示すメモリセルに情報
“０”が記憶されている（すなわち、ＰＭＯＳ３０１と
ＮＭＯＳ３０３とで構成する第１のインバータの出力は
ロウレベル、ＰＭＯＳ３０２とＮＭＯＳ３０４とで構成
する第２のインバータの出力はハイレベル）とする。
“０”が記憶されている（すなわち、ＰＭＯＳ３０１と
ＮＭＯＳ３０３とで構成する第１のインバータの出力は
ロウレベル、ＰＭＯＳ３０２とＮＭＯＳ３０４とで構成
する第２のインバータの出力はハイレベル）とする。
【００３０】図３を参照して、サイクルＡのクロックが
ハイレベル（Ｈ）になる前に、一致信号線プリチャージ
回路Ｐ１〜Ｐｎによる一致信号線ＭＬ１１〜ＭＬｎ４へ
のプリチャージは完了し、一致信号線ＭＬ１１〜ＭＬｎ
４はハイレベルとなっており、検索データ駆動回路２３
１〜２３ｂによって検索データ線１１１〜１２ｂはロウ
レベルになっている。
ハイレベル（Ｈ）になる前に、一致信号線プリチャージ
回路Ｐ１〜Ｐｎによる一致信号線ＭＬ１１〜ＭＬｎ４へ
のプリチャージは完了し、一致信号線ＭＬ１１〜ＭＬｎ
４はハイレベルとなっており、検索データ駆動回路２３
１〜２３ｂによって検索データ線１１１〜１２ｂはロウ
レベルになっている。
【００３１】次に、サイクルＡにおいて、クロックがハ
イレベルの期間に、入力データＤｉに従って検索データ
線１１１、１２１〜１１ｂ、１２ｂの一方（１１１）が
検索データ駆動回路２３１〜２３ｂによってハイレベル
になる。ここで、図２に示すＮＭＯＳ３０７とＮＭＯＳ
３０９のゲートがハイレベルとなり、ともに導通状態と
なるので、一致信号線ＭＬ（ＭＬ１１）は接地電源端子
ＧＮＤに接続されるので、一致信号線ＭＬ１１はロウレ
ベルに変化する。
イレベルの期間に、入力データＤｉに従って検索データ
線１１１、１２１〜１１ｂ、１２ｂの一方（１１１）が
検索データ駆動回路２３１〜２３ｂによってハイレベル
になる。ここで、図２に示すＮＭＯＳ３０７とＮＭＯＳ
３０９のゲートがハイレベルとなり、ともに導通状態と
なるので、一致信号線ＭＬ（ＭＬ１１）は接地電源端子
ＧＮＤに接続されるので、一致信号線ＭＬ１１はロウレ
ベルに変化する。
【００３２】次に、サイクルＡにおいて、クロックがロ
ウレベル（Ｌ）になると、一致信号線プリチャージ回路
Ｐ１〜Ｐｎによって一致信号線ＭＬ１１〜ＭＬｎ４はハ
イレベルにプリチャージされ、検索データ駆動回路２３
１〜２３ｂによって検索データ線１１１〜１２ｂはロウ
レベルになる。
ウレベル（Ｌ）になると、一致信号線プリチャージ回路
Ｐ１〜Ｐｎによって一致信号線ＭＬ１１〜ＭＬｎ４はハ
イレベルにプリチャージされ、検索データ駆動回路２３
１〜２３ｂによって検索データ線１１１〜１２ｂはロウ
レベルになる。
【００３３】次に、サイクルＢのクロックがハイレベル
（Ｈ）の期間、一致信号線ＭＬ１１〜ＭＬｎ４のプリチ
ャージ動作は停止する。入力データＤｉに従って検索デ
ータ線１１１、１２１〜１１ｂ、１２ｂの一方（１２
１）が検索データ駆動回路２３１〜２３ｂによってハイ
レベルになる。ここで、図２に示すＮＭＯＳ３１０のゲ
ートがハイレベルとなるが、ＮＭＯＳ３０８のゲートは
ロウレベルとされるため、一致信号線ＭＬ（ＭＬ１１）
は接地電源端子ＧＮＤとは接続されないので、一致信号
線ＭＬ１１はハイレベルのまま変化しない。
（Ｈ）の期間、一致信号線ＭＬ１１〜ＭＬｎ４のプリチ
ャージ動作は停止する。入力データＤｉに従って検索デ
ータ線１１１、１２１〜１１ｂ、１２ｂの一方（１２
１）が検索データ駆動回路２３１〜２３ｂによってハイ
レベルになる。ここで、図２に示すＮＭＯＳ３１０のゲ
ートがハイレベルとなるが、ＮＭＯＳ３０８のゲートは
ロウレベルとされるため、一致信号線ＭＬ（ＭＬ１１）
は接地電源端子ＧＮＤとは接続されないので、一致信号
線ＭＬ１１はハイレベルのまま変化しない。
【００３４】以上説明したように、図１の連想メモリの
比較動作では、記憶内容と入力データが不一致の場合
に、一致信号線ＭＬがハイレベルからロウレベルに変化
する。また、メモリセルＣ１ｋｍ〜Ｃｂｋｍは、一致信
号線ＭＬｋｍに対して、並列に接続されているので、ワ
ードを構成するｂビットのデータ中の１ビットでも不一
致があった場合には、一致信号線ＭＬｋｍはロウレベル
に変化する。
比較動作では、記憶内容と入力データが不一致の場合
に、一致信号線ＭＬがハイレベルからロウレベルに変化
する。また、メモリセルＣ１ｋｍ〜Ｃｂｋｍは、一致信
号線ＭＬｋｍに対して、並列に接続されているので、ワ
ードを構成するｂビットのデータ中の１ビットでも不一
致があった場合には、一致信号線ＭＬｋｍはロウレベル
に変化する。
【００３５】ここで、メモリへのデータの読み出し／書
き込みは、ワード線ＷＬ１〜ＷＬｎ、ビット線対ＢＬ１
１〜ＢＬｂ４、ビット線負荷回路２０１〜２０ｂ、カラ
ム選択回路２１１〜２１ｂ、読み出し／書き込み回路２
２１〜２２ｂを用いて、通常のＲＡＭ（ランダムアクセ
スメモリ）と同様に以下のようにして行われる。
き込みは、ワード線ＷＬ１〜ＷＬｎ、ビット線対ＢＬ１
１〜ＢＬｂ４、ビット線負荷回路２０１〜２０ｂ、カラ
ム選択回路２１１〜２１ｂ、読み出し／書き込み回路２
２１〜２２ｂを用いて、通常のＲＡＭ（ランダムアクセ
スメモリ）と同様に以下のようにして行われる。
【００３６】データの読み出し／書き込み動作の前に、
ビット線対ＢＬ１１〜ＢＬｂ４はビット線負荷回路２０
１〜２０ｂによってハイレベルにプリチャージされてい
る。
ビット線対ＢＬ１１〜ＢＬｂ４はビット線負荷回路２０
１〜２０ｂによってハイレベルにプリチャージされてい
る。
【００３７】カラム選択回路２１１〜２１ｂによってビ
ット線対ＢＬ１１〜ＢＬｂ４からｂ対のビット線対が選
択され、ワード線ＷＬ１〜ＷＬｎの一本がハイレベルに
なり、メモリセルＣ１１１〜Ｃｂｎ４の選択された１ワ
ード分のメモリセルｂ個が読み出し／書き込み回路２２
１〜２２ｂに接続される。
ット線対ＢＬ１１〜ＢＬｂ４からｂ対のビット線対が選
択され、ワード線ＷＬ１〜ＷＬｎの一本がハイレベルに
なり、メモリセルＣ１１１〜Ｃｂｎ４の選択された１ワ
ード分のメモリセルｂ個が読み出し／書き込み回路２２
１〜２２ｂに接続される。
【００３８】読み出し時には、選択されたメモリセルの
情報がビット線対ＢＬ１１〜ＢＬｂ４、カラム選択回路
２１１〜２１ｂを経由して読み出し／書き込み回路２２
１〜２２ｂに伝達され、読み出し／書き込み回路２２１
〜２２ｂで増幅・検出されて読み出しデータＤＯ１〜Ｄ
Ｏｂとして出力される。
情報がビット線対ＢＬ１１〜ＢＬｂ４、カラム選択回路
２１１〜２１ｂを経由して読み出し／書き込み回路２２
１〜２２ｂに伝達され、読み出し／書き込み回路２２１
〜２２ｂで増幅・検出されて読み出しデータＤＯ１〜Ｄ
Ｏｂとして出力される。
【００３９】また、書き込み時には、入力データＤｉ１
〜Ｄｉｂが読み出し／書き込み回路２２１〜２２ｂによ
って選択されたメモリセルに書き込まれる。
〜Ｄｉｂが読み出し／書き込み回路２２１〜２２ｂによ
って選択されたメモリセルに書き込まれる。
【００４０】以上説明したように、本発明の実施例に係
る連想メモリにおいては、読み出し／書き込み動作時に
使用するデータの経路と、比較動作時に使用するデータ
の経路と、が分離されているので、読み出し／書き込み
動作によって、比較動作が影響されることはなく、また
比較動作によって読み出し／書き込み動作が影響される
ことはない。
る連想メモリにおいては、読み出し／書き込み動作時に
使用するデータの経路と、比較動作時に使用するデータ
の経路と、が分離されているので、読み出し／書き込み
動作によって、比較動作が影響されることはなく、また
比較動作によって読み出し／書き込み動作が影響される
ことはない。
【００４１】また、上記実施例では、１ビット分のメモ
リセルアレイを４カラムに分割しているので、１ビット
を１行で構成している従来例と比較して検索データ線の
配線数は２．５倍に増加しているが、各配線長が約４分
の１になっていることから、総配線長は６２．５％に減
少する。
リセルアレイを４カラムに分割しているので、１ビット
を１行で構成している従来例と比較して検索データ線の
配線数は２．５倍に増加しているが、各配線長が約４分
の１になっていることから、総配線長は６２．５％に減
少する。
【００４２】また、検索データ線に接続されているメモ
リセルのトランジスタ数も、上記従来例に比べて減少す
るので、さらに容量は減少する。
リセルのトランジスタ数も、上記従来例に比べて減少す
るので、さらに容量は減少する。
【００４３】さらに、通常のメモリのビット線に接続す
るトランジスタ数も、上記従来技術に比べて減少するの
で、容量は減少する。
るトランジスタ数も、上記従来技術に比べて減少するの
で、容量は減少する。
【００４４】本発明の別の実施例を以下に説明する。図
４は、本発明の別の実施例に係るメモリセルの構成を示
した図である。なお、このメモリセルは、図１に示した
連想メモリのメモリセルＣ１１１〜Ｃｂｎに用いられ
る。
４は、本発明の別の実施例に係るメモリセルの構成を示
した図である。なお、このメモリセルは、図１に示した
連想メモリのメモリセルＣ１１１〜Ｃｂｎに用いられ
る。
【００４５】図４を参照して、メモリセルは、ＰＭＯＳ
４０１とＮＭＯＳ４０３で構成された第１のインバータ
と、ＰＭＯＳ４０２とＮＭＯＳ４０４とで構成された第
２のインバータと、を互いにたすきがけに接続（すなわ
ち、入力端と出力端とを相互に接続）してフリップフロ
ップを構成し、第１、第２のインバータの共通接続点
（入力端と出力端の接続点）とビット線対ＢＬとの間
に、ＮＭＯＳ４０５、ＮＭＯＳ４０６をそれぞれ接続
し、ＮＭＯＳ４０５、ＮＭＯＳ４０６のゲートをワード
線ＷＬに接続してメモリ回路部４１１を構成している。
４０１とＮＭＯＳ４０３で構成された第１のインバータ
と、ＰＭＯＳ４０２とＮＭＯＳ４０４とで構成された第
２のインバータと、を互いにたすきがけに接続（すなわ
ち、入力端と出力端とを相互に接続）してフリップフロ
ップを構成し、第１、第２のインバータの共通接続点
（入力端と出力端の接続点）とビット線対ＢＬとの間
に、ＮＭＯＳ４０５、ＮＭＯＳ４０６をそれぞれ接続
し、ＮＭＯＳ４０５、ＮＭＯＳ４０６のゲートをワード
線ＷＬに接続してメモリ回路部４１１を構成している。
【００４６】そして、ＮＭＯＳ４０７、ＮＭＯＳ４０８
を検索データ線１１、１２との間に直列に接続し、ＮＭ
ＯＳ４０７、ＮＭＯＳ４０８のゲートを、第１、第２の
インバータの共通接続点に接続し、ＮＭＯＳ４０７、及
びＮＭＯＳ４０８の共通接続点にゲートを接続したＮＭ
ＯＳ４０９を一致信号線ＭＬと接地電源端子との間に接
続して比較回路部４１２を構成している。
を検索データ線１１、１２との間に直列に接続し、ＮＭ
ＯＳ４０７、ＮＭＯＳ４０８のゲートを、第１、第２の
インバータの共通接続点に接続し、ＮＭＯＳ４０７、及
びＮＭＯＳ４０８の共通接続点にゲートを接続したＮＭ
ＯＳ４０９を一致信号線ＭＬと接地電源端子との間に接
続して比較回路部４１２を構成している。
【００４７】図１、図４、及び図３を参照して本発明の
連想メモリの比較動作を説明する。
連想メモリの比較動作を説明する。
【００４８】ここで、図４に示すメモリセルに情報
“０”が記憶されている（すなわち、ＰＭＯＳ４０１と
ＮＭＯＳ４０３とで構成する第１のインバータの出力は
ロウレベル、ＰＭＯＳ４０２とＮＭＯＳ４０４とで構成
する第２のインバータの出力はハイレベル）とする。
“０”が記憶されている（すなわち、ＰＭＯＳ４０１と
ＮＭＯＳ４０３とで構成する第１のインバータの出力は
ロウレベル、ＰＭＯＳ４０２とＮＭＯＳ４０４とで構成
する第２のインバータの出力はハイレベル）とする。
【００４９】図３を参照して、サイクルＡのクロックが
ハイレベル（Ｈ）になる前に、一致信号線プリチャージ
回路Ｐ１〜Ｐｎによる一致信号線ＭＬ１１〜ＭＬｎ４へ
のプリチャージは完了し、一致信号線ＭＬ１１〜ＭＬｎ
４はハイレベルとなっており、検索データ駆動回路２３
１〜２３ｂによって検索データ線１１１〜１２ｂはロウ
レベルになっている。
ハイレベル（Ｈ）になる前に、一致信号線プリチャージ
回路Ｐ１〜Ｐｎによる一致信号線ＭＬ１１〜ＭＬｎ４へ
のプリチャージは完了し、一致信号線ＭＬ１１〜ＭＬｎ
４はハイレベルとなっており、検索データ駆動回路２３
１〜２３ｂによって検索データ線１１１〜１２ｂはロウ
レベルになっている。
【００５０】次に、サイクルＡにおいて、クロックがハ
イレベルの期間に、入力データＤｉに従って検索データ
線１１１、１２１〜１１ｂ、１２ｂの一方（１１１）が
検索データ駆動回路２３１〜２３ｂによってハイレベル
になる。ここで、図４に示すＮＭＯＳ４０７のゲートは
ハイレベルであるため、検索データ線１１１のハイレベ
ルがＮＭＯＳ４０９のゲートに伝達され、ＮＭＯＳ４０
９は導通状態になり、一致信号線ＭＬ（ＭＬ１１）は接
地電源端子ＧＮＤに接続されるので、一致信号線ＭＬ１
１はロウレベルに変化する。
イレベルの期間に、入力データＤｉに従って検索データ
線１１１、１２１〜１１ｂ、１２ｂの一方（１１１）が
検索データ駆動回路２３１〜２３ｂによってハイレベル
になる。ここで、図４に示すＮＭＯＳ４０７のゲートは
ハイレベルであるため、検索データ線１１１のハイレベ
ルがＮＭＯＳ４０９のゲートに伝達され、ＮＭＯＳ４０
９は導通状態になり、一致信号線ＭＬ（ＭＬ１１）は接
地電源端子ＧＮＤに接続されるので、一致信号線ＭＬ１
１はロウレベルに変化する。
【００５１】次に、サイクルＡにおいて、クロックがロ
ウレベル（Ｌ）になると、一致信号線プリチャージ回路
Ｐ１〜Ｐｎによって一致信号線ＭＬ１１〜ＭＬｎ４はハ
イレベルにプリチャージされ、検索データ駆動回路２３
１〜２３ｂによって検索データ線１１１〜１２ｂはロウ
レベルになる。
ウレベル（Ｌ）になると、一致信号線プリチャージ回路
Ｐ１〜Ｐｎによって一致信号線ＭＬ１１〜ＭＬｎ４はハ
イレベルにプリチャージされ、検索データ駆動回路２３
１〜２３ｂによって検索データ線１１１〜１２ｂはロウ
レベルになる。
【００５２】次に、サイクルＢにおいて、クロックがハ
イレベル（Ｈ）の期間、一致信号線ＭＬ１１〜ＭＬｎ４
のプリチャージ動作は停止する。入力データＤｉに従っ
て検索データ線１１１、１２１〜１１ｂ、１２ｂの一方
（１２１）が検索データ駆動回路２３１〜２３ｂによっ
てハイレベルになる。ここで、図４に示すＮＭＯＳ４０
７のゲートはハイレベルのままであるため、検索データ
線１１１のロウレベルがＮＭＯＳ４０９のゲートに伝達
され、ＮＭＯＳ４０９は非導通状態とされ、一致信号線
ＭＬ（ＭＬ１１）は接地電源端子ＧＮＤとは接続され
ず、一致信号線ＭＬ１１はハイレベルのまま変化しな
い。
イレベル（Ｈ）の期間、一致信号線ＭＬ１１〜ＭＬｎ４
のプリチャージ動作は停止する。入力データＤｉに従っ
て検索データ線１１１、１２１〜１１ｂ、１２ｂの一方
（１２１）が検索データ駆動回路２３１〜２３ｂによっ
てハイレベルになる。ここで、図４に示すＮＭＯＳ４０
７のゲートはハイレベルのままであるため、検索データ
線１１１のロウレベルがＮＭＯＳ４０９のゲートに伝達
され、ＮＭＯＳ４０９は非導通状態とされ、一致信号線
ＭＬ（ＭＬ１１）は接地電源端子ＧＮＤとは接続され
ず、一致信号線ＭＬ１１はハイレベルのまま変化しな
い。
【００５３】以上説明したように、図４のメモリセルを
用いた場合にも、図２のメモリセルと同様に、図１に示
した構成で比較動作を行うことができる。
用いた場合にも、図２のメモリセルと同様に、図１に示
した構成で比較動作を行うことができる。
【００５４】以上、本発明を上記実施の形態及び実施例
に則して説明したが、本発明は実施例のブロック構成の
みに限定されるものではなく本発明の原理に準ずる各種
形態及び変形を含むことは勿論である。例えば、カム分
割数を２、８、１６とした場合にも同様に動作する。
に則して説明したが、本発明は実施例のブロック構成の
みに限定されるものではなく本発明の原理に準ずる各種
形態及び変形を含むことは勿論である。例えば、カム分
割数を２、８、１６とした場合にも同様に動作する。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
１ビット分のメモリセルアレイを複数カラム（例えば４
カラム）に分割しているので、１ビットを１行で構成し
ている従来例と比較して検索データ線の総配線長を大幅
に減少するという効果を有する。例えば本発明を適用し
た上記実施例で示したように、６２．５％も検索データ
線の総配線長を減少している。
１ビット分のメモリセルアレイを複数カラム（例えば４
カラム）に分割しているので、１ビットを１行で構成し
ている従来例と比較して検索データ線の総配線長を大幅
に減少するという効果を有する。例えば本発明を適用し
た上記実施例で示したように、６２．５％も検索データ
線の総配線長を減少している。
【００５６】また、本発明によれば、検索データ線に接
続されているメモリセルのトランジスタ数も従来例に比
べて削減したことにより、さらに容量を大幅に減少し、
このため、上記特開平２−１９２０９８号公報に提案さ
れる従来の連想メモリで問題とされる動作時の消費電力
を大幅に低減するという効果を奏する。
続されているメモリセルのトランジスタ数も従来例に比
べて削減したことにより、さらに容量を大幅に減少し、
このため、上記特開平２−１９２０９８号公報に提案さ
れる従来の連想メモリで問題とされる動作時の消費電力
を大幅に低減するという効果を奏する。
【００５７】さらに、本発明によれば、通常のメモリの
ビット線の容量も低減するので、従来と比較してメモリ
への読み出し／書き込み動作を高速・低消費電力化でき
る。
ビット線の容量も低減するので、従来と比較してメモリ
への読み出し／書き込み動作を高速・低消費電力化でき
る。
【００５８】なお、ワード数が大きい場合には、１ビッ
トを１行で構成すると連想メモリのブロック形状が縦方
向に細長くなってしまうが、本発明ではこれを緩和する
ことができるという利点も有している。
トを１行で構成すると連想メモリのブロック形状が縦方
向に細長くなってしまうが、本発明ではこれを緩和する
ことができるという利点も有している。
【００５９】そして、本発明においては、隣接するメモ
リセルで検索データ線を共有化するので、信号本数が低
減できるので、連想メモリブロックの面積の増加を抑え
ることができるという効果を有する。
リセルで検索データ線を共有化するので、信号本数が低
減できるので、連想メモリブロックの面積の増加を抑え
ることができるという効果を有する。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の一実施例に係るメモリセルの回路構成
を示す図である。
を示す図である。
【図３】本発明の一実施例の動作を説明するための動作
波形を示す図である。
波形を示す図である。
【図４】本発明の別の実施例に係るメモリセルの回路構
成を示す図である。
成を示す図である。
【図５】従来例（特開平２−１９２０９８号公報）のメ
モリセルの回路構成を示す図である。
モリセルの回路構成を示す図である。
【図６】従来例の連想メモリの構成を示すブロック図で
ある。
ある。
【図７】従来例の動作を説明するための動作波形を示す
図である。
図である。
１１、１２、１１１〜１２ｂ 検索データ線 １０１〜１０ｂ、６０１ メモリセルアレイ ２０１〜２０ｂ ビット線負荷回路 ２１１〜２１ｂ カラム選択回路 ２２１〜２２ｂ 読み出し／書き込み回路 ２３１〜２３ｂ 検索データ駆動回路 ３０１、３０２、４０１、４０２、５０１、５０２ Ｐ
チャネルＭＯＳトランジスタ ３０３〜３１０、４０３〜４０９、５０３〜５１０ Ｎ
チャネルＭＯＳトランジスタ ３１１、４１１、５１１ メモリ回路部 ３１２、４１２、５１２ 比較回路部 ６０２１〜６０２ｂ 入力データ反転回路 ６０３ 書き込み信号 ６０４ デコーダ ６０５ プリチャージ信号線 ６０６ 比較動作信号線 ６０７ ディスチャージ信号生成回路 ６０８ ディスチャージ信号線 ６０９ プリチャージ回路 ６１０ ディスチャージ回路 ６１１ センスアンプ ６１２ センスアンプ出力 ６１３１〜６１３ｉ １ワードの構成 ６１４ 書き込みワードを選択する信号 ＢＬ、ＢＬ１１〜ＢＬｂ４ ビット線対 ＢＬＢ、ＢＬＴ、ＢＬＮ１〜ＢＬＴｂ ビット線 Ｃ、Ｃ１１〜Ｃｂ１、Ｃ１１１〜Ｃｂｎ４ メモリセル Ｄｉ１〜Ｄｉｂ 入力データ ＤＯ１〜ＤＯｂ 読み出しデータ ＭＣＬ、ＭＣＬ１ 一致検出制御信号線 ＭＬ、ＭＬ１、ＭＬ１１〜ＭＬｎ４ 一致信号線 Ｐ１〜Ｐｎ 一致信号線プリチャージ回路 Ｓ１〜Ｓｎ 一致信号検出回路 ＶＤＤ 電源端子 ＷＬ、ＷＬ１〜ＷＬｎ ワード線
チャネルＭＯＳトランジスタ ３０３〜３１０、４０３〜４０９、５０３〜５１０ Ｎ
チャネルＭＯＳトランジスタ ３１１、４１１、５１１ メモリ回路部 ３１２、４１２、５１２ 比較回路部 ６０２１〜６０２ｂ 入力データ反転回路 ６０３ 書き込み信号 ６０４ デコーダ ６０５ プリチャージ信号線 ６０６ 比較動作信号線 ６０７ ディスチャージ信号生成回路 ６０８ ディスチャージ信号線 ６０９ プリチャージ回路 ６１０ ディスチャージ回路 ６１１ センスアンプ ６１２ センスアンプ出力 ６１３１〜６１３ｉ １ワードの構成 ６１４ 書き込みワードを選択する信号 ＢＬ、ＢＬ１１〜ＢＬｂ４ ビット線対 ＢＬＢ、ＢＬＴ、ＢＬＮ１〜ＢＬＴｂ ビット線 Ｃ、Ｃ１１〜Ｃｂ１、Ｃ１１１〜Ｃｂｎ４ メモリセル Ｄｉ１〜Ｄｉｂ 入力データ ＤＯ１〜ＤＯｂ 読み出しデータ ＭＣＬ、ＭＣＬ１ 一致検出制御信号線 ＭＬ、ＭＬ１、ＭＬ１１〜ＭＬｎ４ 一致信号線 Ｐ１〜Ｐｎ 一致信号線プリチャージ回路 Ｓ１〜Ｓｎ 一致信号検出回路 ＶＤＤ 電源端子 ＷＬ、ＷＬ１〜ＷＬｎ ワード線
Claims (5)
- 【請求項１】１ビット分のセルアレイを複数行（＝ｍ
行）で構成し、 一列当たり複数本（＝ｍ本）の一致信号線を配置し、 各ビットのメモリセルアレイで同一列にあるｍ個のメモ
リセルを異なるｍ本の前記一致信号線にそれぞれ接続
し、 メモリセルのメモリ回路部への情報の伝達を行うビット
線対と、メモリセルの比較回路部への情報の伝達を行う
検索データ線対とを分離して、前記検索データ線対をメ
モリセルの両側に配置し、 各ビットのメモリセルアレイで同一列にある隣接するメ
モリセルで該メモリセル間に配置された一方の検索デー
タ線を共有してなることを特徴とする連想メモリ。 - 【請求項２】データを記憶するメモリ回路部と、前記メ
モリ回路部に記憶された記憶データと、検索データと、
の一致を検出する比較回路部と、を備えてなるメモリセ
ルを行列状に配列して１ビット分のセルアレイを形成
し、 １ビット分のセルアレイの行方向に、前記記憶データを
伝達するビット線と、前記検索データを伝達する検索デ
ータ線と、を配置し、 列方向に、前記メモリ回路部の選択制御用のワード線
と、前記比較回路部の出力用の一致信号線と、を配置
し、 前記ワード線および前記一致信号線を、各ビットの前記
１ビット分のセルアレイ間で相互接続して構成してなる
連想メモリにおいて、 前記１ビット分のセルアレイを複数行（ｍ）で構成し、 前記１ビット分のセルアレイの一列に対して前記比較回
路部の出力用の前記一致信号線を前記行数と同数（ｍ）
配置し、 前記検索データ線を前記１ビット分のセルアレイに対し
て、前記行数より１多い数（ｍ＋１）配置した、 ことを特徴とする連想メモリ。 - 【請求項３】前記（ｍ＋１）本の検索データ線を、前記
１ビット分のセルアレイの両側および行間に配置し、 前記１ビット分のセルアレイで同一の列にある隣接する
前記メモリセルで、行間に配置された前記検索データ線
を共有し、 前記１ビット分のセルアレイで同一の列にある前記メモ
リセルを、それぞれ異なる前記一致信号線に接続して構
成したことを特徴とする請求項２記載の連想メモリ。 - 【請求項４】前記メモリセルが、メモリ回路部として、
入力端と出力端を相互に接続してなる第１、第２のイン
バータと、該第１、第２のインバータの共通接続点とビ
ット線対の間にそれぞれ挿入されワード線を制御端子に
接続してなる第１、第２のトランスファー素子を備え、 前記メモリ回路部に記憶された記憶データと、検索デー
タと、の一致を検出する比較回路部が、 制御端子を検索データ線対の一方に接続してなる第１の
スイッチ素子と、制御端子を前記第１、第２のインバー
タの一の共通接続点に接続してなる第２のスイッチ素子
と、を前記一致信号線と共通電位との間に直列形態に接
続し、 制御端子を検索データ線対の他方に接続してなる第３の
スイッチ素子と、制御端子を前記第１、第２のインバー
タの他の共通接続点に接続してなる第４のスイッチ素子
と、を前記一致信号線と共通電位との間に直列形態に接
続して構成されたことを特徴とする請求項１又は２記載
の連想メモリ。 - 【請求項５】前記メモリセルが、メモリ回路部として、
入力端と出力端を相互に接続してなる第１、第２のイン
バータと、該第１、第２のインバータの共通接続点とビ
ット線対の間にそれぞれ挿入されワード線を制御端子に
接続してなる第１、第２のトランスファー素子を備え、 前記メモリ回路部に記憶された記憶データと、検索デー
タと、の一致を検出する比較回路部が、 制御端子を前記第１、第２のインバータの一の共通接続
点に接続してなる第１のスイッチ素子と、制御端子を前
記第１、第２のインバータの他の共通接続点に接続して
なる第２のスイッチ素子と、を前記検索データ線対間に
直列形態に接続し、前記第１、第２のスイッチ素子の共
通接続点を制御端子に接続してなる第３のスイッチ素子
を前記一致信号線と共通電位間に接続して構成されたこ
とを特徴とする請求項１又は２記載の連想メモリ。
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