JP2004295967A - 連想メモリ - Google Patents
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Abstract
【課題】従来よりも少ないトランジスタ数で大小比較機能を実現すると共に、レンジ一致比較機能を備える連想メモリを提供する。
【解決手段】本発明の連想メモリで用いられるＣＡＭセルは、１ビットのデータを記憶する記憶回路と、記憶回路に記憶されたデータと検索データとの一致比較を行う一致比較回路と、記憶回路に記憶されたデータと検索データとの大小比較を行う大小比較回路とを備える。一致比較回路は、第１の一致線と第２の一致線との間に接続され、記憶回路に記憶されたデータと検索データとが一致した場合にオンする第１のトランジスタを備え、大小比較回路は、第１の一致線と大小比較線との間に接続され、記憶回路に記憶されたデータの方が検索データよりも大きいかまたは小さい場合に択一的にオンする第２のトランジスタを備える。
【選択図】図３
【解決手段】本発明の連想メモリで用いられるＣＡＭセルは、１ビットのデータを記憶する記憶回路と、記憶回路に記憶されたデータと検索データとの一致比較を行う一致比較回路と、記憶回路に記憶されたデータと検索データとの大小比較を行う大小比較回路とを備える。一致比較回路は、第１の一致線と第２の一致線との間に接続され、記憶回路に記憶されたデータと検索データとが一致した場合にオンする第１のトランジスタを備え、大小比較回路は、第１の一致線と大小比較線との間に接続され、記憶回路に記憶されたデータの方が検索データよりも大きいかまたは小さい場合に択一的にオンする第２のトランジスタを備える。
【選択図】図３
Description
【０００１】
【発明の属する技術分野】
本発明は、それぞれのワードに記憶されたデータと検索データとの一致比較だけでなく、大小比較およびレンジ一致比較を行うことができる連想メモリに関するものである。
【０００２】
【従来の技術】
従来より、それぞれのワードに記憶されたデータと検索データとの一致検索を同時に行い、検索データに一致するデータが記憶されているワードのアドレス、あるいはこれに関連したデータを出力する機能を有する半導体記憶装置として、内容によりデータ検索を行う連想メモリ（内容アドレス式メモリ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）：以下、ＣＡＭという）がよく知られている。
【０００３】
図１１は、従来のＣＡＭの一例のブロック図である。同図に示すＣＡＭ８６は、図中横方向に配列されたｍビットのＣＡＭセルからなるｎ個のワードＷ＿１，Ｗ＿２，…，Ｗ＿ｎと、ｍビットの検索データを格納する比較レジスタ８８と、ｍビットの検索ビット線ドライバ９０と、ｎ個の一致センス回路ＭＳＣ＿１，ＭＳＣ＿２，…，ＭＳＣ＿ｎと、ｎ個の一致フラグレジスタＭＦＲ＿１，ＭＦＲ＿２，…，ＭＦＲ＿ｎと、プライオリティエンコーダＰＥとを備えている。
【０００４】
なお、ＣＡＭ８６は、上記回路に加えて、通常の半導体記憶装置と同様に、それぞれのワードに対してデータの書き込み／読み出しを行うためのデコーダ、ｍビットのデータビット線ドライバ、センスアンプ等の回路を備えているが、ここでは図面の煩雑さを避けるために省略されている。
【０００５】
ＣＡＭ８６では、検索前に、それぞれのワードにデータが記憶される。検索時には、比較レジスタ８８にｍビットの検索データが格納される。ｍビットの検索データの各々のビットは、検索ビット線ドライバ９０によって各々対応するｍビットの検索ビット線上にドライブされる。各々のワードでは、記憶されているｍビットのデータと検索ビット線上にそれぞれドライブされたｍビットの検索データとの一致検索が同時（並列）に行われ、その検索結果が出力される。
【０００６】
各々のワードから出力される検索結果は、一致線ＭＬ＿１，ＭＬ＿２，…，ＭＬ＿ｎを介して一致センス回路ＭＳＣ＿１，ＭＳＣ＿２，…，ＭＳＣ＿ｎに入力され、一致センス出力として増幅出力される。
【０００７】
各々の一致センス回路から出力される一致センス出力は、一致センス出力線ＭＴ＿１，ＭＴ＿２，…，ＭＴ＿ｎを介して一致フラグレジスタＭＦＲ＿１，ＭＦＲ＿２，…，ＭＦＲ＿ｎに格納され、一致フラグ出力として出力される。
【０００８】
各々の一致フラグレジスタから出力される一致フラグ出力は、一致フラグ出力線ＭＦ＿１，ＭＦ＿２，…，ＭＦ＿ｎを介してプライオリティエンコーダＰＥに入力される。プライオリティエンコーダＰＥでは、所定の優先順位付けに従って、一致が検出されたワードの中から最優先順位のワードのアドレス（最優先一致アドレス：ＨＭＡ）が出力される。
【０００９】
例えば、検索の結果、一致フラグレジスタＭＦＲ＿１，ＭＦＲ＿２，…，ＭＦＲ＿ｎに、一致フラグとして、それぞれ‘０’，‘１’，‘１’，‘０’，…，‘１’，‘０’が格納された場合を説明する。ここで、一致フラグの‘１’は一致あり、‘０’は一致なしを意味するものとする。また、ワードの優先順位は、Ｗ＿１が最も高く、Ｗ＿ｎに向かうに従って順次優先順位が低くなるものとする。
【００１０】
この場合、ワードＷ＿２，Ｗ＿３，…，Ｗ＿ｎ−１で一致が検出されているので、ワードＷ＿２のアドレスがＨＭＡとして出力される。また、一致フラグレジスタＭＦＲ＿２に格納された一致フラグを‘０’にクリアすることにより、その次に優先順位の高いワードＷ＿３に対応するアドレスをＨＭＡとして出力することができる。以下同様にして、一致が検出されたワードのアドレスを順次出力することができる。
【００１１】
次に、従来のＣＡＭ８６で用いられるＣＡＭセルについて説明する。
【００１２】
図１２は、従来のＣＡＭセルの一例の構成回路図である。同図に示すＣＡＭセル９２は不一致検出型のものであり、１ビットのデータを記憶するＳＲＡＭ構成の記憶回路１６と、記憶回路１６に記憶された１ビットのデータと検索ビット線対ＳＬ，ＳＬＮ上にドライブされる検索データとを比較し、その一致比較結果を一致線ＭＬ上に出力する一致比較回路１８とを備えている。
【００１３】
一致比較回路１８は、３つのＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）９４，９６，９８を備えている。ＮＭＯＳ９４，９６は、検索ビット線ＳＬＮと検索ビット線ＳＬとの間に直列に接続され、そのゲートには、それぞれ記憶回路１６のデータＤおよび反転データＤＮが接続されている。また、ＮＭＯＳ９８は、一致線ＭＬとグランドとの間に接続され、そのゲートには、ＮＭＯＳ９４，９６の間のノードが接続されている。
【００１４】
ＣＡＭセル９２では、検索前に、記憶回路１６にデータが書き込まれる。記憶回路１６へのデータの書き込み／記憶回路１６からのデータの読み出しは通常のＳＲＡＭの場合と同様にして行われる。
【００１５】
検索時には、まず、検索ビット線対ＳＬ，ＳＬＮが共に‘Ｌ（＝０）’とされる。一方、記憶回路１６に記憶されているデータに応じて、一致比較回路１８のＮＭＯＳ９４，９６のうちの一方がオン、他方がオフしている。従って、オンしているＮＭＯＳ９４，９６のうちの一方を介して両者の間のノードが‘Ｌ’となるため、ＮＭＯＳ９８はオフする。この状態で、一致線ＭＬは一致の状態を表す‘Ｈ（＝１）’にプリチャージされる。
【００１６】
その後、検索データに応じて、検索ビット線対ＳＬ，ＳＬＮのどちらか一方が‘Ｈ’とされる。記憶回路１６に記憶されているデータＤと検索データＳ（以下、検索ビット線ＳＬに供給されるデータを検索データＳという）とが一致する場合、ＮＭＯＳ９８は、そのゲートが‘Ｌ’でありオフを保持するため、一致線ＭＬは‘Ｈ’に保持される。一方、記憶回路１６に記憶されているデータＤと検索データＳとが異なる場合、ＮＭＯＳ９８は、そのゲートが‘Ｈ’になってオンするため、一致線ＭＬはディスチャージされて‘Ｌ’になる。
【００１７】
ｍビットのＣＡＭセル９２からなるＣＡＭワードの一致線ＭＬは、各ＣＡＭセル９２のＮＭＯＳ９８がパラレルに接続されたワイヤードＯＲ回路を構成する。従って、１ワードを構成するｍビットのＣＡＭセル９２の全てにおいて一致が検出された場合に限り、一致線ＭＬは‘Ｈ’、すなわち一致の状態に保持される。一方、１ビットでもＣＡＭセル９２で不一致が検出されると、一致線ＭＬは‘Ｌ’、すなわち不一致の状態となる。
【００１８】
図１３は、従来のＣＡＭセルの別の例の構成回路図である。同図に示すＣＡＭセル１００は一致検出型のものであり、同じくＳＲＡＭ構成の記憶回路１６と、一致比較回路１８とを備えている。
【００１９】
一致比較回路１８は、３つのＮＭＯＳ３０，３２，３４を備えている。ＮＭＯＳ３０，３２は、検索ビット線ＳＬと検索ビット線ＳＬＮとの間に直列に接続され、そのゲートには、それぞれ記憶回路１６のデータＤおよび反転データＤＮが接続されている。また、ＮＭＯＳ３４は、一致線ＭＬ＿ａと一致線ＭＬ＿ｂとの間に接続され、そのゲートには、ＮＭＯＳ３０，３２の間のノードが接続されている。
【００２０】
ＣＡＭセル１００では、検索時には、まず検索ビット線対ＳＬ，ＳＬＮが共に‘Ｈ’とされる。一方、記憶回路１６に記憶されているデータに応じて、一致比較回路１８のＮＭＯＳ３０，３２のうちの一方がオン、他方がオフしている。従って、オンしているＮＭＯＳ３０，３２のうちの一方を介して両者の間のノードが‘Ｈ’となるため、ＮＭＯＳ３４はオンする。この状態で、一致線ＭＬは、その一方の端部から不一致の状態である‘Ｈ’にプリチャージされる。ｍビットのＣＡＭセル１００からなるＣＡＭワードの一致線ＭＬは、各ＣＡＭセル１００のＮＭＯＳ３４がシリアルに接続されたＡＮＤ回路を構成する。従って、各々のＣＡＭセル１００の一致線ＭＬ＿ａ，ＭＬ＿ｂは、各々のＣＡＭセル１００のＮＭＯＳ３４を介して‘Ｈ’にプリチャージされる。
【００２１】
その後、検索データに応じて、検索ビット線対ＳＬ，ＳＬＮのどちらか一方が‘Ｌ’とされる。記憶回路１６に記憶されているデータＤと検索データＳとが一致する場合、ＮＭＯＳ３４は、そのゲートが‘Ｈ’でありオンを保持する。一方、記憶回路１６に記憶されているデータＤと検索データＳとが異なる場合、ＮＭＯＳ３４は、そのゲートが‘Ｌ’になってオフする。
【００２２】
ｍビットのＣＡＭセル１００からなるＣＡＭワードでは、全てのＣＡＭセル１００のＮＭＯＳ３４の状態が確定した後、一致線ＭＬの一方の端部からディスチャージを開始し、他方の端部で一致比較結果を判定する。この時、１ビットでも不一致のＣＡＭセルがある場合には一致比較結果は‘Ｈ’、すなわち不一致の状態に保持される。一方、全てのＣＡＭセルで一致が検出された場合にのみ一致比較結果は‘Ｌ’、すなわち一致の状態となる。
【００２３】
上記の通り、従来のＣＡＭ８６では、ＣＡＭワードに記憶されたデータと検索データとの一致検索を行うことができる。しかし、例えば検索データよりも大きい、あるいは小さい値を持つデータの検索を行う大小比較機能や、レンジ一致比較機能、すなわち記憶されているデータがあるレンジ（範囲）の値を持ち、検索データがこのレンジ内に入る値であるかどうかを検索する機能は備えていない。
【００２４】
これに対し、例えば大小比較機能を備えるＣＡＭが特許文献１において提案されている。
【００２５】
しかし、特許文献１で提案された大小比較回路は、６〜７トランジスタと、ＡＮＤゲートとによって構成されており、ＡＮＤゲートが通常６トランジスタで構成されることから、結局１つのＣＡＭセル当たり、記憶回路に加えて１２〜１３トランジスタを必要としている。このような大小比較回路に多数のトランジスタを必要とする従来技術を用いてＣＡＭを大容量化すると、チップ面積が大きくなりコストアップを招くため、より少ないトランジスタ数で同様の機能を実現することが求められていた。また特許文献２には、大小比較回路を構成するトランジスタの数を大幅に削減したＣＡＭセルが開示されている。しかしその発明においても、記憶回路以外に６トランジスタが必要となり、より少ないトランジスタ数で同様の機能を実現することが求められている。
【００２６】
また、特許文献１および２のＣＡＭは、大小比較機能は備えているが、上記レンジ一致比較機能については何ら言及されていない。従って、レンジ一致機能を備えるＣＡＭが求められている。
【００２７】
【特許文献１】
特開平１−１７５０２９号公報
【特許文献２】
特許第２７４１８１０号公報
【００２８】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、従来よりも少ないトランジスタ数で大小比較機能を実現すると共に、レンジ一致比較機能を備える連想メモリを提供することにある。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、１ビットのデータを記憶する記憶回路と、この記憶回路に記憶されたデータと検索データとの一致比較を行う一致比較回路と、前記記憶回路に記憶されたデータと前記検索データとの大小比較を行う大小比較回路とを備え、
前記一致比較回路は、第１の一致線と第２の一致線との間に接続され、前記記憶回路に記憶されたデータと前記検索データとが一致した場合にオンする第１のトランジスタを備え、
前記大小比較回路は、前記第１の一致線と大小比較線との間に接続され、前記記憶回路に記憶されたデータの方が前記検索データよりも大きいかまたは小さい場合に択一的にオンする第２のトランジスタを備えることを特徴とするＣＡＭセルを提供するものである。
【００３０】
ここで、前記大小比較回路は、前記第２のトランジスタとして、前記第１の一致線と前記大小比較線との間に直列に接続され、そのゲートに、それぞれ前記記憶回路のデータ出力および反転検索ビット線が接続された第３および第４のトランジスタを備える、もしくは前記第２のトランジスタとして、前記第１の一致線と前記大小比較線との間に直列に接続され、そのゲートに、それぞれ前記記憶回路の反転データ出力および検索ビット線が接続された第３および第４のトランジスタを備えるのが好ましい。
【００３１】
また、上記のいずれかに記載のＣＡＭセルにおいて、前記一致比較回路は、検索ビット線と反転検索ビット線との間に直列に接続され、そのゲートに、それぞれ前記記憶回路のデータ出力および反転データ出力が接続された第５および第６のトランジスタと、前記第１の一致線と前記第２の一致線との間に接続され、そのゲートに、前記第５のトランジスタと前記第６のトランジスタとの間のノードが接続された前記第１のトランジスタとを備えるのが好ましい。
【００３２】
また、本発明は、請求項１乃至４のいずれかに記載のＣＡＭセルを複数有し、前記複数のＣＡＭセルは、上位ビットのＣＡＭセルの前記第２の一致線が隣接する下位ビットのＣＡＭセルの前記第１の一致線に順次接続され、前記大小比較線が全てのＣＡＭセルで共通に接続されたＣＡＭワードと、
最上位ビットのＣＡＭセルの前記第１の一致線と前記大小比較線に接続され、制御信号に応じて、前記第１の一致線と前記大小比較線を充電し、または前記第１の一致線を放電する充放電回路と、
最下位ビットのＣＡＭセルの前記第２の一致線と前記大小比較線に接続され、それぞれの電位変化をセンスして出力するセンス回路とを備えることを特徴とする１ワード回路を提供する。
【００３３】
また、本発明は、上記に記載の複数の１ワード回路と、これら複数の１ワード回路から出力される検索結果に応じて、前記一致比較および大小比較の検索結果を選択的に出力する選択回路と、この選択回路から出力される検索結果に基づいて、所定の優先順位付けに従い、最優先順位の検索結果に対応するワードのアドレスを出力するプライオリティエンコーダとを備え、
前記選択回路は、前記１ワード回路に記憶されたデータと前記検索データとの一致比較の検索結果を出力する一致比較結果の検出回路と、前記１ワード回路に記憶されたデータと前記検索データとの大小比較の検索結果を出力する大小比較結果の検出回路とを備えることを特徴とする連想メモリを提供する。
【００３４】
ここで、前記１ワード回路は２ワードを単位として使用され、前記２ワードのうちの一方の１ワード回路にレンジの下限値が記憶され、他方の１ワード回路に前記レンジの上限値が記憶され、
前記選択回路は、前記１ワード回路の２ワードに対して１つずつ設けられ、前記２ワードのうちの一方の１ワード回路に記憶されたレンジの下限値と他方の１ワード回路に記憶されたレンジの上限値から、前記検索データが前記２ワードの１ワード回路で指定されるレンジ内に入る値であるかどうかのレンジ一致比較の検索結果を出力するレンジ一致比較の検出回路を備えるのが好ましい。
【００３５】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の連想メモリを詳細に説明する。
【００３６】
図１は、本発明の連想メモリの一実施形態の構成概略図である。同図に示す連想メモリ（以下、ＣＡＭという）１０は、ｎ個の１ワード回路Ｗ＿０，Ｗ＿１，…，Ｗ＿ｎ−１と、ｎ個のフラグラッチＦＬ＿０，ＦＬ＿１，…，ＦＬ＿ｎ−１と、連続する２つの１ワード回路に対して１つずつ設けられたｎ／２個の選択回路ＳＣ＿０，ＳＣ＿２，…，ＳＣ＿ｎ−２と、プライオリティエンコーダＰＥとを備えている。
【００３７】
各々の１ワード回路は、図２に示すように、充放電回路１２と、ｍビットのＣＡＭセルＣ＿０，Ｃ＿１，…，Ｃ＿ｍ−１と、センス回路１４とを備えている。
【００３８】
図３は、本発明によるＣＡＭセルの一実施形態の構成回路図である。同図に示すＣＡＭセルは一致検出型のＣＡＭセルであり、１ビットのデータを記憶する記憶回路１６と、記憶回路１６に記憶された１ビットのデータと検索ビット線ＳＬ上にドライブされる検索データとの一致比較を行う一致比較回路１８と、記憶回路１６に記憶された１ビットのデータと検索データとの大小比較を行う大小比較回路２０とを備えている。
【００３９】
記憶回路１６はＳＲＡＭ構成のものであり、互いに一方の出力が他方の入力に入力された２つのインバータ２２，２４と、それぞれデータビット線対ＢＬ，ＢＬＮと２つのインバータ２２，２４の入力との間に接続され、そのゲートがワード線ＷＬに共通に接続された２つのＮＭＯＳ２６，２８とを備えている。ＳＲＡＭの構成は従来公知であるから、ここではその説明は省略する。
【００４０】
なお、記憶回路１６としては、１ビットのデータを記憶するものであれば、従来公知のメモリセルがいずれも利用可能である。また、記憶回路１６のデータの書き込み／読み出しに係る回路も従来公知のものがいずれも利用可能である。
【００４１】
一致比較回路１８は、図１３に示す従来のＣＡＭセル１００と同じものであり、３つのＮＭＯＳ３０，３２，３４を備えている。なお、一致比較回路１８としては、記憶回路１６に記憶されたデータＤと検索データＳとが一致した場合にオンして一致線ＭＬ＿ａと一致線ＭＬ＿ｂとを導通させ、不一致の場合にオフして非導通とさせるトランジスタを備えるものであれば、どのような回路構成のものも利用可能である。また、トランジスタは、ＮＭＯＳに限らず、ＰＭＯＳを使用してもよいし、ＮＭＯＳとＰＭＯＳを組み合わせて使用してもよい。
【００４２】
大小比較回路２０は、２つのＮＭＯＳ３６，３８を備えている。これら２つのＮＭＯＳ３６，３８は、一致線ＭＬ＿ａと大小比較線ＧＬとの間に直列に接続され、そのゲートには、それぞれ記憶回路１６のデータＤ、および検索ビット線ＳＬＮが接続されている。
【００４３】
なお、大小比較回路２０としては、記憶回路１６に記憶されたデータＤの方が検索データＳよりも大きい場合にオンして一致線ＭＬ＿ａと大小比較線ＧＬとを導通させ、一致あるいは小さい（Ｄ＝Ｓ ｏｒ Ｄ＜Ｓ）場合にオフして非導通とさせるトランジスタを備えるものであれば、どのような回路構成のものも利用可能である。同様に、トランジスタはＮＭＯＳを使用しても、ＰＭＯＳを使用しても、両者を組み合わせて使用してもよい。
【００４４】
図３に示すＣＡＭセルでは、検索に先立って、まず、検索ビット線ＳＬ，ＳＬＮが‘Ｈ’とされ、一致比較回路１８のＮＭＯＳ３４がオンとされ、この状態で一致線ＭＬ＿ａ，ＭＬ＿ｂが‘Ｈ’にプリチャージされる。また、大小比較線ＧＬも後述する充放電回路１２により‘Ｈ’にプリチャージされる。その後、検索データに応じて、検索ビット線ＳＬ，ＳＬＮの一方が‘Ｌ’とされる。
【００４５】
一致比較回路１８の動作は、図１３に示す従来のＣＡＭセル１００の場合と同じである。
【００４６】
大小比較回路２０では、記憶回路１６に記憶されたデータＤと検索データＳとが同じ場合、すなわちデータＤおよび検索データＳの両方が‘１’の場合、または両方が‘０’の場合にはＮＭＯＳ３６，３８の一方がオン、他方がオフし、一致線ＭＬ＿ａと大小比較線ＧＬは非導通状態となる。この場合、大小比較線ＧＬは初期状態の‘Ｈ’を保持する。
【００４７】
また、データＤの方が検索データＳよりも大きい場合、すなわちデータＤが‘１’で、検索データＳが‘０’の場合、大小比較回路２０のＮＭＯＳ３６，３８は両方ともオンし、一致線ＭＬ＿ａと大小比較線ＧＬは導通状態となる。この場合、検索時に、後述する充放電回路１２によって一致線ＭＬがディスチャージされると、大小比較線ＧＬは‘Ｌ’となる。
【００４８】
一方、データＤよりも検索データＳの方が大きい場合、すなわちデータＤが‘０’で、検索データＳが‘１’の場合、大小比較回路２０のＮＭＯＳ３６，３８は両方ともオフし、一致線ＭＬ＿ａと大小比較線ＧＬは非導通状態となる。この場合、大小比較線ＧＬは初期状態の‘Ｈ’を保持する。
【００４９】
図３の回路ではデータＤの方が検索データＳよりも大きい場合に、一致線ＭＬ＿ａと大小比較線ＧＬが導通状態となるが、反対に、データＤの方が検索データＳよりも小さい場合に導通状態にするには、ＮＭＯＳ３６のゲートを記憶回路１６の反転データ出力ＤＮに接続し、ＮＭＯＳ３８のゲートを検索ビット線ＳＬに接続すればよい。また図３では検索ビット線対ＳＬ，ＳＬＮとデータビット線対ＢＬ，ＢＬＮは別々に配設されているが、これらは共用されていてもよい。すなわち、ＳＬとＢＬとが１本の線、ＳＬＮとＢＬＮとが１本の線とされていてもよい。
【００５０】
ｍビットのデータの値は、全てのＣＡＭセルでデータＤと検索データＳとの一致が検出されれば、両者の値は一致となる。また、両者が不一致のＣＡＭセルが存在する場合、その中で最上位のＣＡＭセルにおいて、データＤの方が検索データＳよりも大きい場合、ｍビットデータは検索データよりも大きいということになり、逆にデータＤよりも検索データＳの方が大きい場合、検索データの方がｍビットデータよりも大きいということになる。
【００５１】
図４は、充放電回路の一実施形態の構成回路図である。同図に示す充放電回路１２は、電源と一致線ＭＬとの間に接続されたＰＭＯＳ４０と、一致線ＭＬとグランドとの間に接続されたＮＭＯＳ４２と、電源と大小比較線ＧＬとの間に接続されたＰＭＯＳ４４とを備えている。これらのＰＭＯＳ４０、ＮＭＯＳ４２およびＰＭＯＳ４４のゲートには信号ＳＥが共通に接続されている。
【００５２】
充放電回路１２では、検索前に、信号ＳＥが‘Ｌ’とされる。これにより、ＰＭＯＳ４０，４４がオン、ＮＭＯＳ４２がオフし、一致線ＭＬおよび大小比較線ＧＬは‘Ｈ’にプリチャージされる。検索時には、一致比較回路１８および大小比較回路２０の状態が確定した後、信号ＳＥが‘Ｈ’とされる。これにより、大小比較線ＧＬのプリチャージは停止され、図２中左端からＮＭＯＳ４２を介して一致線ＭＬ＿ｍがディスチャージされる。
【００５３】
図５は、センス回路の一実施形態の構成回路図である。同図に示すセンス回路１４は、一致線ＭＬのセンス回路４６と、大小比較線ＧＬのセンス回路５４とを備えている。
【００５４】
一致線ＭＬのセンス回路４６は、一致線ＭＬと一致センス出力線ＭＴとの間に直列に接続された２つのインバータ４８，５０と、電源と一致線ＭＬとの間に接続されたＰＭＯＳ５２とを備えている。ＰＭＯＳ５２のゲートには、インバータ４６の出力が接続されている。同様に、大小比較線ＧＬのセンス回路５４は、大小比較線ＧＬと大小比較センス出力線ＧＴとの間に直列に接続された２つのインバータ５６，５８と、電源と大小比較線ＧＬとの間に接続されたＰＭＯＳ６０とを備えている。ＰＭＯＳ６０のゲートには、インバータ５６の出力が接続されている。
【００５５】
一致線ＭＬのセンス回路４６では、検索前に、前述のように、充放電回路１２によって一致線ＭＬが‘Ｈ’にプリチャージされると、インバータ４８の出力が‘Ｌ’となり、ＰＭＯＳ５２がオンする。これにより、一致線ＭＬは、ＰＭＯＳ５２によっても‘Ｈ’にプリチャージされる。また、インバータ５０の出力、すなわち一致センス出力線ＭＴ上に出力される信号は、不一致の状態を表す‘Ｈ’となる。
【００５６】
検索時に、充放電回路１２によって一致線ＭＬがディスチャージされ、１ワード回路を構成するｍビットのＣＡＭセルの記憶データが、各々対応する検索データと一致することにより図２中右端の一致線ＭＬ＿０が‘Ｌ’になると、インバータ４８の出力は‘Ｈ’となり、ＰＭＯＳ５２がオフする。また、一致センス出力線ＭＴ上に出力される信号は、一致の状態を表す‘Ｌ’となる。
【００５７】
大小比較線ＧＬのセンス回路５４の検索前の動作は一致線ＭＬのセンス回路４６の場合と同じである。データＤの方が検索データＳよりも大きい場合、大小比較線ＧＬはディスチャージされ‘Ｌ’となり、大小比較センス出力線ＧＴ上に出力される信号はＤ＞Ｓの状態を示す‘Ｌ’となる。
【００５８】
なお、充放電回路１２およびセンス回路１４は、一致線ＭＬおよび大小比較線ＧＬの極性が逆の場合には、図６に示す充放電回路６１および図７に示すセンス回路６２を使用することができる。また、充放電回路１２およびセンス回路１４は図示例のものに限定されるわけではなく、同様の機能を実現する他の回路構成のものを使用することが可能である。
【００５９】
図２では、充放電回路１２とＣＡＭセルＣ＿ｍ−１とを接続する一致線をＭＬ＿ｍとし、以下順に、ＣＡＭセルＣ＿ｉ＋１とＣＡＭセルＣ＿ｉとを接続する一致線をＭＬ＿ｉ＋１（ｍ−２≧ｉ≧０）とし、ＣＡＭセルＣ＿０とセンス回路１４とを接続する一致線をＭＬ＿０としてある。
【００６０】
すなわち、１ワード回路の一致線ＭＬは、各々のＣＡＭセルの一致比較回路１８のＮＭＯＳ３４を介してシリアルに接続されたＡＮＤ回路を構成し、図２中左側の端部は充放電回路１２に接続され、右側の端部はセンス回路１４に接続されている。また、大小比較線ＧＬは、充放電回路１２とセンス回路１４との間に接続される。
【００６１】
１ワード回路では、検索前に、各々のＣＡＭセルの記憶回路１６にデータが書き込まれる。記憶回路１６へのデータの書き込み／記憶回路１６からのデータの読み出しは通常のＳＲＡＭの場合と同様にして行われる。
【００６２】
検索時には、まず検索ビット線対ＳＬ，ＳＬＮが共に‘Ｈ’とされ、一致比較回路１８のＮＭＯＳ３４がオンとされる。そして、一致線ＭＬおよび大小比較線ＧＬは、充放電回路１２により、図中左側の端部からプリチャージされる。前述の通り、ｍビットのＣＡＭセルからなるＣＡＭワードの一致線ＭＬは、各ＣＡＭセルのＮＭＯＳ３４がシリアルに接続されたＡＮＤ回路を構成するため、各々のＣＡＭセルの一致線ＭＬ＿ａ，ＭＬ＿ｂは、各々のＣＡＭセルのＮＭＯＳ３４を介して不一致の状態を表す‘Ｈ’にプリチャージされる。
【００６３】
その後、検索データに応じて、検索ビット線対ＳＬ，ＳＬＮのどちらか一方が‘Ｌ’とされる。
【００６４】
各々のＣＡＭセルの一致比較回路１８では、記憶回路１６に記憶されているデータと検索データとが一致する場合、ＮＭＯＳ３４は、そのゲートが‘Ｈ’でありオンを保持する。一方、記憶回路１６に記憶されているデータと検索データとが異なる場合、ＮＭＯＳ３４は、そのゲートが‘Ｌ’になってオフする。
【００６５】
また、大小比較回路２０では、前述の通り、記憶回路１６に記憶されたデータＤと検索データＳとが一致する場合には、一致線ＭＬ＿ａと大小比較線ＧＬは非導通状態となる。また、データＤの方が検索データＳよりも大きい場合には、一致線ＭＬ＿ａと大小比較線ＧＬは導通状態となり、データＤよりも検索データＳの方が大きい場合には、一致線ＭＬ＿ａと大小比較線ＧＬは非導通状態となる。
【００６６】
ｍビットのＣＡＭセルからなる１ワード回路では、全てのＣＡＭセルの状態が確定した後、一致線ＭＬが充放電回路１２によってディスチャージされ、センス回路１４によって一致比較結果および大小比較結果が判定される。
【００６７】
１ビットでも不一致のＣＡＭセルがある場合には、一致線ＭＬのセンス回路４６に接続された一致線ＭＬ＿０はディスチャージされず、‘Ｈ’に保持される。このため、図８の表に示すように、一致線ＭＬのセンス回路４６から一致センス出力線ＭＴ上に出力される一致比較結果ＭＴは‘Ｈ’、すなわち不一致の状態に保持される。一方、全てのＣＡＭセルで一致が検出された場合には一致比較結果ＭＴは‘Ｌ’、すなわち一致の状態となる。
【００６８】
また、同じく図８の表に示すように、１ワード回路のＣＡＭセルＣｉ（ｍ−１≧ｉ≧０）の記憶回路１６に記憶されたデータＤｉと対応する検索データＳｉとが完全に一致した場合、大小比較線ＧＬのセンス回路５４から大小センス出力線ＧＴ上に出力される大小比較結果ＧＴは、‘Ｈ’となる。また、記憶回路１６に記憶されたデータＤｉの方が検索データＳｉよりも大きい場合、大小比較結果ＧＴは‘Ｌ’となり、検索データＳの方が記憶回路１６に記憶されたデータＤよりも大きい場合、大小比較結果ＧＴは‘Ｈ’となる。
【００６９】
各々の１ワード回路から一致センス出力線ＭＴ上に出力された一致比較結果および大小センス出力線ＧＴ上に出力された大小比較結果は、それぞれ対応するフラグラッチＦＬ＿０，ＦＬ＿１，…，ＦＬ＿ｎ−１にラッチされた後、２ワードを単位として、各々対応する選択回路ＳＣ＿０，ＳＣ＿２，…，ＳＣ＿ｎ−２に入力される。
【００７０】
図９は、選択回路の一実施形態の構成回路図である。同図に示す選択回路ＳＣ＿０は、２つの１ワード回路Ｗ＿０，Ｗ＿１に対応して設けられたもので、５つのＡＮＤゲート６４，６６，６８，７０，７２と、２つのインバータ７４，７６と、２つのマルチプレクサ７８，８０とを備えている。以下、この選択回路ＳＣ＿０を例に挙げて説明するが、他の選択回路についても同様である。
【００７１】
ＡＮＤゲート６４には、その反転入力に信号ＭＦＯ＿０が入力され、通常入力には信号ＧＦＯ＿０が接続されている。また、ＡＮＤゲート６６には信号ＭＦＯ＿０および信号ＧＦＯ＿０が入力され、インバータ７４には信号ＧＦＯ＿０が入力されている。同様に、ＡＮＤゲート６８には、その反転入力に信号ＭＦＯ＿１が入力され、通常入力には信号ＧＦＯ＿１が接続されている。また、ＡＮＤゲート７０には信号ＭＦＯ＿１および信号ＧＦＯ＿１が入力され、インバータ７６には信号ＧＦＯ＿１が入力されている。
【００７２】
また、ＡＮＤゲート７２には、その反転入力にインバータ７４の出力が入力され、通常入力にはインバータ７６の出力が入力されている。
【００７３】
また、マルチプレクサ７８の４つの入力には、ＡＮＤゲート６４，６６，７２の出力およびインバータ７４の出力が入力され、その選択入力には検索モード信号が入力されている。同様に、マルチプレクサ８０の３つの入力には、ＡＮＤゲート６８，７０の出力およびインバータ７６の出力が入力され、その選択入力には検索モード信号が入力されている。なお、マルチプレクサ８０の１つの入力はグランドに接続されている。
【００７４】
選択回路ＳＣ＿０では、検索モード信号として、一致比較結果を出力するための‘Ｓ＝Ｄ’を示す信号が与えられると、マルチプレクサ７８，８０からは、信号ＨＦ＿０，ＨＦ＿１として、それぞれＡＮＤゲート６４，６８の出力である信号Ｍ＿０，Ｍ＿１が出力される。ＡＮＤゲート６４，６８は、一致比較結果の検出回路であり、例えば信号Ｍ＿０を例に挙げて説明すると、信号Ｍ＿０が‘Ｈ’の時、すなわち信号ＭＦＯ＿０が‘Ｌ’かつ信号ＧＦＯ＿０が‘Ｈ’の時はＳ＝Ｄであることを表し、信号Ｍ＿０が‘Ｌ’の時、すなわち信号ＭＦＯ＿０が‘Ｈ’または信号ＧＦＯ＿０が‘Ｌ’の時はＳ＝Ｄではないことを表す。
【００７５】
また、検索モード信号として、大小比較結果を出力するための‘Ｓ＞Ｄ’を示す信号が与えられると、マルチプレクサ７８，８０からは、それぞれＡＮＤゲート６６，７０の出力である信号Ｌ＿０，Ｌ＿１が出力される。ＡＮＤゲート６６，７０は大小比較結果の検出回路であり、同様に信号Ｌ＿０を例に挙げて説明すると、信号Ｌ＿０が‘Ｈ’の時、すなわち信号ＭＦＯ＿０および信号ＧＦＯ＿０が共に‘Ｈ’の時はＳ＞Ｄであることを表し、信号Ｌ＿０が‘Ｌ’の時、すなわち信号ＭＦＯ＿０または信号ＧＦＯ＿０が‘Ｌ’の時はＳ＞Ｄではないことを表す。
【００７６】
同様に、検索モード信号として、大小比較結果を出力するための‘Ｓ＜Ｄ’を示す信号が与えられると、マルチプレクサ７８，８０からは、それぞれインバータ７４，７６の出力である信号Ｇ＿０，Ｇ＿１が出力される。インバータ７４，７６も大小比較結果の検出回路であり、同様に信号Ｇ＿０を例に挙げて説明すると、信号Ｇ＿０が‘Ｈ’の時、すなわち信号ＧＦＯ＿０が‘Ｌ’の時はＳ＜Ｄであることを表し、信号Ｇ＿０が‘Ｌ’の時、すなわち信号ＧＦＯ＿０が‘Ｈ’の時はＳ＜Ｄではないことを表す。
【００７７】
また、検索モード信号として、レンジ一致比較結果を出力するための‘Ｄａ≦Ｓ＜Ｄｂ’を示す信号が与えられると、マルチプレクサ７８からは、ＡＮＤゲート７２の出力である信号Ｒ＿０が出力される。なお、マルチプレクサ８０の出力は常に‘Ｌ’となる。
【００７８】
レンジ一致比較検索を行う場合、ペアとなる２ワードのうちの上位側の１ワード回路Ｗ＿０にレンジの下限値Ｄａが記憶され、下位側の１ワード回路Ｗ＿１にレンジの上限値Ｄｂが記憶される。
【００７９】
ＡＮＤゲート７２はレンジ一致比較結果の検出回路であり、信号Ｒ＿０が‘Ｈ’の時、すなわち信号ＧＦＯ＿０が‘Ｈ’かつ信号ＧＦＯ＿１が‘Ｌ’の時はＤａ≦Ｓ＜Ｄｂであることを表し、信号Ｒ＿０が‘Ｌ’の時、すなわち信号ＧＦＯ＿０が‘Ｌ’または信号ＧＦＯ＿１が‘Ｈ’の時はＤａ≦Ｓ＜Ｄｂではないことを表す。
【００８０】
なお、レンジ一致比較結果の検出回路として、例えば図１０（Ａ）に示すＮＯＲゲート８２を使用すれば、Ｄａ≦Ｓ≦Ｄｂを検出することができるし、同図（Ｂ）に示すＡＮＤゲート８４を使用すれば、Ｄａ＜Ｓ＜Ｄｂを検出することができる。また、レンジ一致比較結果の検出回路は、図９および図１０に示す回路に限定されるわけではなく、同様の機能を実現する他の回路によって構成することが可能である。
【００８１】
各々の選択回路から検索結果線ＨＦ＿０，ＨＦ＿１，…，ＨＦ＿ｎ−１上に出力される検索結果は、全てプライオリティエンコーダＰＥに入力される。プライオリティエンコーダＰＥでは、所定の優先順位付けに従って、最優先順位の検索結果に対応するワードのアドレスＨＭＡが出力される。
【００８２】
上記の通り、ＣＡＭ１０では、記憶されたデータＤと検索データＳとの一致比較検索はもちろん、両者の大小比較検索およびレンジ一致比較検索を行うことができる。また、ＣＡＭセルは、記憶回路１６に加えて、僅かに５トランジスタで構成されるので、従来よりも少ないトランジスタ数で大小比較機能を実現することができる。また、大容量化した場合であってもチップ面積を小さくすることができるため、コストを削減することができる。
【００８３】
なお、ＣＡＭに含まれる１ワード回路のワード数や、１ワードに含まれるＣＡＭセルのビット数は何ら制限されない。また、各信号の極性は適宜変更してもよく、各回路の構成は、各信号の極性に応じて適宜設計されるべきものである。また、実施形態のように、一致比較機能に加えて、大小比較機能とレンジ一致比較機能の両方を同時に備えていてもよいが、例えば大小比較機能だけを備えていても良いし、レンジ一致比較機能だけを備えていても良い。
【００８４】
本発明は、基本的に以上のようなものである。
以上、本発明の連想メモリについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００８５】
【発明の効果】
以上詳細に説明した様に、本発明の連想メモリによれば、従来よりも少ないトランジスタ数で、記憶されたデータと検索データとの大小比較検索を行うことができる。従って、大容量化した場合であってもチップ面積を小さくすることができるため、コストを削減することができる。また、本発明の連想メモリでは、２ワードの１ワード回路を単位として使用し、一方の１ワード回路にレンジの下限値、他方の１ワード回路にレンジの上限値を記憶させて検索を行い、記憶されたデータと検索データとのレンジ一致比較検索を行うことも可能である。
【図面の簡単な説明】
【図１】本発明の連想メモリの一実施形態の構成概略図である。
【図２】１ワード回路の一実施形態の構成概略図である。
【図３】ＣＡＭセルの一実施形態の構成回路図である。
【図４】充放電回路の一実施形態の構成回路図である。
【図５】センス回路の一実施形態の構成回路図である。
【図６】充放電回路の別の実施形態の構成回路図である。
【図７】センス回路の別の実施形態の構成回路図である。
【図８】図２に示す１ワード回路における比較結果を表す表である。
【図９】選択回路の一実施形態の構成回路図である。
【図１０】（Ａ）および（Ｂ）は、いずれもレンジ一致比較結果の検出回路の別の実施形態の構成回路図である。
【図１１】従来の連想メモリの一例の構成概略図である。
【図１２】従来のＣＡＭセルの一例の構成回路図である。
【図１３】従来のＣＡＭセルの別の例の構成回路図である。
【符号の説明】
１０，８６ 連想メモリ
１２，６１ 充放電回路
１４，４６，５４，６２ センス回路
１６ 記憶回路
１８ 一致比較回路
２０ 大小比較回路
２２，２４，４８，５０，５６，５８，７４，７６ インバータ
２６，２８，３０，３２，３４，３６，３８，４２，９４，９６，９８ Ｎ型ＭＯＳトランジスタ
４０，４４，５２，６０ Ｐ型ＭＯＳトランジスタ
６４，６６，６８，７０，７２，８４ ＡＮＤゲート
７８，８０ マルチプレクサ
８２ ＮＯＲゲート
８８ 比較レジスタ
９０ 検索ビット線ドライバ
９２，１００ ＣＡＭセル
Ｗ １ワード回路
Ｃ ＣＡＭセル
ＭＳＣ 一致センス回路
ＭＦＲ 一致フラグレジスタ
ＦＬ フラグラッチ
ＳＣ 選択回路
ＰＥ プライオリティエンコーダ
【発明の属する技術分野】
本発明は、それぞれのワードに記憶されたデータと検索データとの一致比較だけでなく、大小比較およびレンジ一致比較を行うことができる連想メモリに関するものである。
【０００２】
【従来の技術】
従来より、それぞれのワードに記憶されたデータと検索データとの一致検索を同時に行い、検索データに一致するデータが記憶されているワードのアドレス、あるいはこれに関連したデータを出力する機能を有する半導体記憶装置として、内容によりデータ検索を行う連想メモリ（内容アドレス式メモリ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）：以下、ＣＡＭという）がよく知られている。
【０００３】
図１１は、従来のＣＡＭの一例のブロック図である。同図に示すＣＡＭ８６は、図中横方向に配列されたｍビットのＣＡＭセルからなるｎ個のワードＷ＿１，Ｗ＿２，…，Ｗ＿ｎと、ｍビットの検索データを格納する比較レジスタ８８と、ｍビットの検索ビット線ドライバ９０と、ｎ個の一致センス回路ＭＳＣ＿１，ＭＳＣ＿２，…，ＭＳＣ＿ｎと、ｎ個の一致フラグレジスタＭＦＲ＿１，ＭＦＲ＿２，…，ＭＦＲ＿ｎと、プライオリティエンコーダＰＥとを備えている。
【０００４】
なお、ＣＡＭ８６は、上記回路に加えて、通常の半導体記憶装置と同様に、それぞれのワードに対してデータの書き込み／読み出しを行うためのデコーダ、ｍビットのデータビット線ドライバ、センスアンプ等の回路を備えているが、ここでは図面の煩雑さを避けるために省略されている。
【０００５】
ＣＡＭ８６では、検索前に、それぞれのワードにデータが記憶される。検索時には、比較レジスタ８８にｍビットの検索データが格納される。ｍビットの検索データの各々のビットは、検索ビット線ドライバ９０によって各々対応するｍビットの検索ビット線上にドライブされる。各々のワードでは、記憶されているｍビットのデータと検索ビット線上にそれぞれドライブされたｍビットの検索データとの一致検索が同時（並列）に行われ、その検索結果が出力される。
【０００６】
各々のワードから出力される検索結果は、一致線ＭＬ＿１，ＭＬ＿２，…，ＭＬ＿ｎを介して一致センス回路ＭＳＣ＿１，ＭＳＣ＿２，…，ＭＳＣ＿ｎに入力され、一致センス出力として増幅出力される。
【０００７】
各々の一致センス回路から出力される一致センス出力は、一致センス出力線ＭＴ＿１，ＭＴ＿２，…，ＭＴ＿ｎを介して一致フラグレジスタＭＦＲ＿１，ＭＦＲ＿２，…，ＭＦＲ＿ｎに格納され、一致フラグ出力として出力される。
【０００８】
各々の一致フラグレジスタから出力される一致フラグ出力は、一致フラグ出力線ＭＦ＿１，ＭＦ＿２，…，ＭＦ＿ｎを介してプライオリティエンコーダＰＥに入力される。プライオリティエンコーダＰＥでは、所定の優先順位付けに従って、一致が検出されたワードの中から最優先順位のワードのアドレス（最優先一致アドレス：ＨＭＡ）が出力される。
【０００９】
例えば、検索の結果、一致フラグレジスタＭＦＲ＿１，ＭＦＲ＿２，…，ＭＦＲ＿ｎに、一致フラグとして、それぞれ‘０’，‘１’，‘１’，‘０’，…，‘１’，‘０’が格納された場合を説明する。ここで、一致フラグの‘１’は一致あり、‘０’は一致なしを意味するものとする。また、ワードの優先順位は、Ｗ＿１が最も高く、Ｗ＿ｎに向かうに従って順次優先順位が低くなるものとする。
【００１０】
この場合、ワードＷ＿２，Ｗ＿３，…，Ｗ＿ｎ−１で一致が検出されているので、ワードＷ＿２のアドレスがＨＭＡとして出力される。また、一致フラグレジスタＭＦＲ＿２に格納された一致フラグを‘０’にクリアすることにより、その次に優先順位の高いワードＷ＿３に対応するアドレスをＨＭＡとして出力することができる。以下同様にして、一致が検出されたワードのアドレスを順次出力することができる。
【００１１】
次に、従来のＣＡＭ８６で用いられるＣＡＭセルについて説明する。
【００１２】
図１２は、従来のＣＡＭセルの一例の構成回路図である。同図に示すＣＡＭセル９２は不一致検出型のものであり、１ビットのデータを記憶するＳＲＡＭ構成の記憶回路１６と、記憶回路１６に記憶された１ビットのデータと検索ビット線対ＳＬ，ＳＬＮ上にドライブされる検索データとを比較し、その一致比較結果を一致線ＭＬ上に出力する一致比較回路１８とを備えている。
【００１３】
一致比較回路１８は、３つのＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）９４，９６，９８を備えている。ＮＭＯＳ９４，９６は、検索ビット線ＳＬＮと検索ビット線ＳＬとの間に直列に接続され、そのゲートには、それぞれ記憶回路１６のデータＤおよび反転データＤＮが接続されている。また、ＮＭＯＳ９８は、一致線ＭＬとグランドとの間に接続され、そのゲートには、ＮＭＯＳ９４，９６の間のノードが接続されている。
【００１４】
ＣＡＭセル９２では、検索前に、記憶回路１６にデータが書き込まれる。記憶回路１６へのデータの書き込み／記憶回路１６からのデータの読み出しは通常のＳＲＡＭの場合と同様にして行われる。
【００１５】
検索時には、まず、検索ビット線対ＳＬ，ＳＬＮが共に‘Ｌ（＝０）’とされる。一方、記憶回路１６に記憶されているデータに応じて、一致比較回路１８のＮＭＯＳ９４，９６のうちの一方がオン、他方がオフしている。従って、オンしているＮＭＯＳ９４，９６のうちの一方を介して両者の間のノードが‘Ｌ’となるため、ＮＭＯＳ９８はオフする。この状態で、一致線ＭＬは一致の状態を表す‘Ｈ（＝１）’にプリチャージされる。
【００１６】
その後、検索データに応じて、検索ビット線対ＳＬ，ＳＬＮのどちらか一方が‘Ｈ’とされる。記憶回路１６に記憶されているデータＤと検索データＳ（以下、検索ビット線ＳＬに供給されるデータを検索データＳという）とが一致する場合、ＮＭＯＳ９８は、そのゲートが‘Ｌ’でありオフを保持するため、一致線ＭＬは‘Ｈ’に保持される。一方、記憶回路１６に記憶されているデータＤと検索データＳとが異なる場合、ＮＭＯＳ９８は、そのゲートが‘Ｈ’になってオンするため、一致線ＭＬはディスチャージされて‘Ｌ’になる。
【００１７】
ｍビットのＣＡＭセル９２からなるＣＡＭワードの一致線ＭＬは、各ＣＡＭセル９２のＮＭＯＳ９８がパラレルに接続されたワイヤードＯＲ回路を構成する。従って、１ワードを構成するｍビットのＣＡＭセル９２の全てにおいて一致が検出された場合に限り、一致線ＭＬは‘Ｈ’、すなわち一致の状態に保持される。一方、１ビットでもＣＡＭセル９２で不一致が検出されると、一致線ＭＬは‘Ｌ’、すなわち不一致の状態となる。
【００１８】
図１３は、従来のＣＡＭセルの別の例の構成回路図である。同図に示すＣＡＭセル１００は一致検出型のものであり、同じくＳＲＡＭ構成の記憶回路１６と、一致比較回路１８とを備えている。
【００１９】
一致比較回路１８は、３つのＮＭＯＳ３０，３２，３４を備えている。ＮＭＯＳ３０，３２は、検索ビット線ＳＬと検索ビット線ＳＬＮとの間に直列に接続され、そのゲートには、それぞれ記憶回路１６のデータＤおよび反転データＤＮが接続されている。また、ＮＭＯＳ３４は、一致線ＭＬ＿ａと一致線ＭＬ＿ｂとの間に接続され、そのゲートには、ＮＭＯＳ３０，３２の間のノードが接続されている。
【００２０】
ＣＡＭセル１００では、検索時には、まず検索ビット線対ＳＬ，ＳＬＮが共に‘Ｈ’とされる。一方、記憶回路１６に記憶されているデータに応じて、一致比較回路１８のＮＭＯＳ３０，３２のうちの一方がオン、他方がオフしている。従って、オンしているＮＭＯＳ３０，３２のうちの一方を介して両者の間のノードが‘Ｈ’となるため、ＮＭＯＳ３４はオンする。この状態で、一致線ＭＬは、その一方の端部から不一致の状態である‘Ｈ’にプリチャージされる。ｍビットのＣＡＭセル１００からなるＣＡＭワードの一致線ＭＬは、各ＣＡＭセル１００のＮＭＯＳ３４がシリアルに接続されたＡＮＤ回路を構成する。従って、各々のＣＡＭセル１００の一致線ＭＬ＿ａ，ＭＬ＿ｂは、各々のＣＡＭセル１００のＮＭＯＳ３４を介して‘Ｈ’にプリチャージされる。
【００２１】
その後、検索データに応じて、検索ビット線対ＳＬ，ＳＬＮのどちらか一方が‘Ｌ’とされる。記憶回路１６に記憶されているデータＤと検索データＳとが一致する場合、ＮＭＯＳ３４は、そのゲートが‘Ｈ’でありオンを保持する。一方、記憶回路１６に記憶されているデータＤと検索データＳとが異なる場合、ＮＭＯＳ３４は、そのゲートが‘Ｌ’になってオフする。
【００２２】
ｍビットのＣＡＭセル１００からなるＣＡＭワードでは、全てのＣＡＭセル１００のＮＭＯＳ３４の状態が確定した後、一致線ＭＬの一方の端部からディスチャージを開始し、他方の端部で一致比較結果を判定する。この時、１ビットでも不一致のＣＡＭセルがある場合には一致比較結果は‘Ｈ’、すなわち不一致の状態に保持される。一方、全てのＣＡＭセルで一致が検出された場合にのみ一致比較結果は‘Ｌ’、すなわち一致の状態となる。
【００２３】
上記の通り、従来のＣＡＭ８６では、ＣＡＭワードに記憶されたデータと検索データとの一致検索を行うことができる。しかし、例えば検索データよりも大きい、あるいは小さい値を持つデータの検索を行う大小比較機能や、レンジ一致比較機能、すなわち記憶されているデータがあるレンジ（範囲）の値を持ち、検索データがこのレンジ内に入る値であるかどうかを検索する機能は備えていない。
【００２４】
これに対し、例えば大小比較機能を備えるＣＡＭが特許文献１において提案されている。
【００２５】
しかし、特許文献１で提案された大小比較回路は、６〜７トランジスタと、ＡＮＤゲートとによって構成されており、ＡＮＤゲートが通常６トランジスタで構成されることから、結局１つのＣＡＭセル当たり、記憶回路に加えて１２〜１３トランジスタを必要としている。このような大小比較回路に多数のトランジスタを必要とする従来技術を用いてＣＡＭを大容量化すると、チップ面積が大きくなりコストアップを招くため、より少ないトランジスタ数で同様の機能を実現することが求められていた。また特許文献２には、大小比較回路を構成するトランジスタの数を大幅に削減したＣＡＭセルが開示されている。しかしその発明においても、記憶回路以外に６トランジスタが必要となり、より少ないトランジスタ数で同様の機能を実現することが求められている。
【００２６】
また、特許文献１および２のＣＡＭは、大小比較機能は備えているが、上記レンジ一致比較機能については何ら言及されていない。従って、レンジ一致機能を備えるＣＡＭが求められている。
【００２７】
【特許文献１】
特開平１−１７５０２９号公報
【特許文献２】
特許第２７４１８１０号公報
【００２８】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、従来よりも少ないトランジスタ数で大小比較機能を実現すると共に、レンジ一致比較機能を備える連想メモリを提供することにある。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、１ビットのデータを記憶する記憶回路と、この記憶回路に記憶されたデータと検索データとの一致比較を行う一致比較回路と、前記記憶回路に記憶されたデータと前記検索データとの大小比較を行う大小比較回路とを備え、
前記一致比較回路は、第１の一致線と第２の一致線との間に接続され、前記記憶回路に記憶されたデータと前記検索データとが一致した場合にオンする第１のトランジスタを備え、
前記大小比較回路は、前記第１の一致線と大小比較線との間に接続され、前記記憶回路に記憶されたデータの方が前記検索データよりも大きいかまたは小さい場合に択一的にオンする第２のトランジスタを備えることを特徴とするＣＡＭセルを提供するものである。
【００３０】
ここで、前記大小比較回路は、前記第２のトランジスタとして、前記第１の一致線と前記大小比較線との間に直列に接続され、そのゲートに、それぞれ前記記憶回路のデータ出力および反転検索ビット線が接続された第３および第４のトランジスタを備える、もしくは前記第２のトランジスタとして、前記第１の一致線と前記大小比較線との間に直列に接続され、そのゲートに、それぞれ前記記憶回路の反転データ出力および検索ビット線が接続された第３および第４のトランジスタを備えるのが好ましい。
【００３１】
また、上記のいずれかに記載のＣＡＭセルにおいて、前記一致比較回路は、検索ビット線と反転検索ビット線との間に直列に接続され、そのゲートに、それぞれ前記記憶回路のデータ出力および反転データ出力が接続された第５および第６のトランジスタと、前記第１の一致線と前記第２の一致線との間に接続され、そのゲートに、前記第５のトランジスタと前記第６のトランジスタとの間のノードが接続された前記第１のトランジスタとを備えるのが好ましい。
【００３２】
また、本発明は、請求項１乃至４のいずれかに記載のＣＡＭセルを複数有し、前記複数のＣＡＭセルは、上位ビットのＣＡＭセルの前記第２の一致線が隣接する下位ビットのＣＡＭセルの前記第１の一致線に順次接続され、前記大小比較線が全てのＣＡＭセルで共通に接続されたＣＡＭワードと、
最上位ビットのＣＡＭセルの前記第１の一致線と前記大小比較線に接続され、制御信号に応じて、前記第１の一致線と前記大小比較線を充電し、または前記第１の一致線を放電する充放電回路と、
最下位ビットのＣＡＭセルの前記第２の一致線と前記大小比較線に接続され、それぞれの電位変化をセンスして出力するセンス回路とを備えることを特徴とする１ワード回路を提供する。
【００３３】
また、本発明は、上記に記載の複数の１ワード回路と、これら複数の１ワード回路から出力される検索結果に応じて、前記一致比較および大小比較の検索結果を選択的に出力する選択回路と、この選択回路から出力される検索結果に基づいて、所定の優先順位付けに従い、最優先順位の検索結果に対応するワードのアドレスを出力するプライオリティエンコーダとを備え、
前記選択回路は、前記１ワード回路に記憶されたデータと前記検索データとの一致比較の検索結果を出力する一致比較結果の検出回路と、前記１ワード回路に記憶されたデータと前記検索データとの大小比較の検索結果を出力する大小比較結果の検出回路とを備えることを特徴とする連想メモリを提供する。
【００３４】
ここで、前記１ワード回路は２ワードを単位として使用され、前記２ワードのうちの一方の１ワード回路にレンジの下限値が記憶され、他方の１ワード回路に前記レンジの上限値が記憶され、
前記選択回路は、前記１ワード回路の２ワードに対して１つずつ設けられ、前記２ワードのうちの一方の１ワード回路に記憶されたレンジの下限値と他方の１ワード回路に記憶されたレンジの上限値から、前記検索データが前記２ワードの１ワード回路で指定されるレンジ内に入る値であるかどうかのレンジ一致比較の検索結果を出力するレンジ一致比較の検出回路を備えるのが好ましい。
【００３５】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の連想メモリを詳細に説明する。
【００３６】
図１は、本発明の連想メモリの一実施形態の構成概略図である。同図に示す連想メモリ（以下、ＣＡＭという）１０は、ｎ個の１ワード回路Ｗ＿０，Ｗ＿１，…，Ｗ＿ｎ−１と、ｎ個のフラグラッチＦＬ＿０，ＦＬ＿１，…，ＦＬ＿ｎ−１と、連続する２つの１ワード回路に対して１つずつ設けられたｎ／２個の選択回路ＳＣ＿０，ＳＣ＿２，…，ＳＣ＿ｎ−２と、プライオリティエンコーダＰＥとを備えている。
【００３７】
各々の１ワード回路は、図２に示すように、充放電回路１２と、ｍビットのＣＡＭセルＣ＿０，Ｃ＿１，…，Ｃ＿ｍ−１と、センス回路１４とを備えている。
【００３８】
図３は、本発明によるＣＡＭセルの一実施形態の構成回路図である。同図に示すＣＡＭセルは一致検出型のＣＡＭセルであり、１ビットのデータを記憶する記憶回路１６と、記憶回路１６に記憶された１ビットのデータと検索ビット線ＳＬ上にドライブされる検索データとの一致比較を行う一致比較回路１８と、記憶回路１６に記憶された１ビットのデータと検索データとの大小比較を行う大小比較回路２０とを備えている。
【００３９】
記憶回路１６はＳＲＡＭ構成のものであり、互いに一方の出力が他方の入力に入力された２つのインバータ２２，２４と、それぞれデータビット線対ＢＬ，ＢＬＮと２つのインバータ２２，２４の入力との間に接続され、そのゲートがワード線ＷＬに共通に接続された２つのＮＭＯＳ２６，２８とを備えている。ＳＲＡＭの構成は従来公知であるから、ここではその説明は省略する。
【００４０】
なお、記憶回路１６としては、１ビットのデータを記憶するものであれば、従来公知のメモリセルがいずれも利用可能である。また、記憶回路１６のデータの書き込み／読み出しに係る回路も従来公知のものがいずれも利用可能である。
【００４１】
一致比較回路１８は、図１３に示す従来のＣＡＭセル１００と同じものであり、３つのＮＭＯＳ３０，３２，３４を備えている。なお、一致比較回路１８としては、記憶回路１６に記憶されたデータＤと検索データＳとが一致した場合にオンして一致線ＭＬ＿ａと一致線ＭＬ＿ｂとを導通させ、不一致の場合にオフして非導通とさせるトランジスタを備えるものであれば、どのような回路構成のものも利用可能である。また、トランジスタは、ＮＭＯＳに限らず、ＰＭＯＳを使用してもよいし、ＮＭＯＳとＰＭＯＳを組み合わせて使用してもよい。
【００４２】
大小比較回路２０は、２つのＮＭＯＳ３６，３８を備えている。これら２つのＮＭＯＳ３６，３８は、一致線ＭＬ＿ａと大小比較線ＧＬとの間に直列に接続され、そのゲートには、それぞれ記憶回路１６のデータＤ、および検索ビット線ＳＬＮが接続されている。
【００４３】
なお、大小比較回路２０としては、記憶回路１６に記憶されたデータＤの方が検索データＳよりも大きい場合にオンして一致線ＭＬ＿ａと大小比較線ＧＬとを導通させ、一致あるいは小さい（Ｄ＝Ｓ ｏｒ Ｄ＜Ｓ）場合にオフして非導通とさせるトランジスタを備えるものであれば、どのような回路構成のものも利用可能である。同様に、トランジスタはＮＭＯＳを使用しても、ＰＭＯＳを使用しても、両者を組み合わせて使用してもよい。
【００４４】
図３に示すＣＡＭセルでは、検索に先立って、まず、検索ビット線ＳＬ，ＳＬＮが‘Ｈ’とされ、一致比較回路１８のＮＭＯＳ３４がオンとされ、この状態で一致線ＭＬ＿ａ，ＭＬ＿ｂが‘Ｈ’にプリチャージされる。また、大小比較線ＧＬも後述する充放電回路１２により‘Ｈ’にプリチャージされる。その後、検索データに応じて、検索ビット線ＳＬ，ＳＬＮの一方が‘Ｌ’とされる。
【００４５】
一致比較回路１８の動作は、図１３に示す従来のＣＡＭセル１００の場合と同じである。
【００４６】
大小比較回路２０では、記憶回路１６に記憶されたデータＤと検索データＳとが同じ場合、すなわちデータＤおよび検索データＳの両方が‘１’の場合、または両方が‘０’の場合にはＮＭＯＳ３６，３８の一方がオン、他方がオフし、一致線ＭＬ＿ａと大小比較線ＧＬは非導通状態となる。この場合、大小比較線ＧＬは初期状態の‘Ｈ’を保持する。
【００４７】
また、データＤの方が検索データＳよりも大きい場合、すなわちデータＤが‘１’で、検索データＳが‘０’の場合、大小比較回路２０のＮＭＯＳ３６，３８は両方ともオンし、一致線ＭＬ＿ａと大小比較線ＧＬは導通状態となる。この場合、検索時に、後述する充放電回路１２によって一致線ＭＬがディスチャージされると、大小比較線ＧＬは‘Ｌ’となる。
【００４８】
一方、データＤよりも検索データＳの方が大きい場合、すなわちデータＤが‘０’で、検索データＳが‘１’の場合、大小比較回路２０のＮＭＯＳ３６，３８は両方ともオフし、一致線ＭＬ＿ａと大小比較線ＧＬは非導通状態となる。この場合、大小比較線ＧＬは初期状態の‘Ｈ’を保持する。
【００４９】
図３の回路ではデータＤの方が検索データＳよりも大きい場合に、一致線ＭＬ＿ａと大小比較線ＧＬが導通状態となるが、反対に、データＤの方が検索データＳよりも小さい場合に導通状態にするには、ＮＭＯＳ３６のゲートを記憶回路１６の反転データ出力ＤＮに接続し、ＮＭＯＳ３８のゲートを検索ビット線ＳＬに接続すればよい。また図３では検索ビット線対ＳＬ，ＳＬＮとデータビット線対ＢＬ，ＢＬＮは別々に配設されているが、これらは共用されていてもよい。すなわち、ＳＬとＢＬとが１本の線、ＳＬＮとＢＬＮとが１本の線とされていてもよい。
【００５０】
ｍビットのデータの値は、全てのＣＡＭセルでデータＤと検索データＳとの一致が検出されれば、両者の値は一致となる。また、両者が不一致のＣＡＭセルが存在する場合、その中で最上位のＣＡＭセルにおいて、データＤの方が検索データＳよりも大きい場合、ｍビットデータは検索データよりも大きいということになり、逆にデータＤよりも検索データＳの方が大きい場合、検索データの方がｍビットデータよりも大きいということになる。
【００５１】
図４は、充放電回路の一実施形態の構成回路図である。同図に示す充放電回路１２は、電源と一致線ＭＬとの間に接続されたＰＭＯＳ４０と、一致線ＭＬとグランドとの間に接続されたＮＭＯＳ４２と、電源と大小比較線ＧＬとの間に接続されたＰＭＯＳ４４とを備えている。これらのＰＭＯＳ４０、ＮＭＯＳ４２およびＰＭＯＳ４４のゲートには信号ＳＥが共通に接続されている。
【００５２】
充放電回路１２では、検索前に、信号ＳＥが‘Ｌ’とされる。これにより、ＰＭＯＳ４０，４４がオン、ＮＭＯＳ４２がオフし、一致線ＭＬおよび大小比較線ＧＬは‘Ｈ’にプリチャージされる。検索時には、一致比較回路１８および大小比較回路２０の状態が確定した後、信号ＳＥが‘Ｈ’とされる。これにより、大小比較線ＧＬのプリチャージは停止され、図２中左端からＮＭＯＳ４２を介して一致線ＭＬ＿ｍがディスチャージされる。
【００５３】
図５は、センス回路の一実施形態の構成回路図である。同図に示すセンス回路１４は、一致線ＭＬのセンス回路４６と、大小比較線ＧＬのセンス回路５４とを備えている。
【００５４】
一致線ＭＬのセンス回路４６は、一致線ＭＬと一致センス出力線ＭＴとの間に直列に接続された２つのインバータ４８，５０と、電源と一致線ＭＬとの間に接続されたＰＭＯＳ５２とを備えている。ＰＭＯＳ５２のゲートには、インバータ４６の出力が接続されている。同様に、大小比較線ＧＬのセンス回路５４は、大小比較線ＧＬと大小比較センス出力線ＧＴとの間に直列に接続された２つのインバータ５６，５８と、電源と大小比較線ＧＬとの間に接続されたＰＭＯＳ６０とを備えている。ＰＭＯＳ６０のゲートには、インバータ５６の出力が接続されている。
【００５５】
一致線ＭＬのセンス回路４６では、検索前に、前述のように、充放電回路１２によって一致線ＭＬが‘Ｈ’にプリチャージされると、インバータ４８の出力が‘Ｌ’となり、ＰＭＯＳ５２がオンする。これにより、一致線ＭＬは、ＰＭＯＳ５２によっても‘Ｈ’にプリチャージされる。また、インバータ５０の出力、すなわち一致センス出力線ＭＴ上に出力される信号は、不一致の状態を表す‘Ｈ’となる。
【００５６】
検索時に、充放電回路１２によって一致線ＭＬがディスチャージされ、１ワード回路を構成するｍビットのＣＡＭセルの記憶データが、各々対応する検索データと一致することにより図２中右端の一致線ＭＬ＿０が‘Ｌ’になると、インバータ４８の出力は‘Ｈ’となり、ＰＭＯＳ５２がオフする。また、一致センス出力線ＭＴ上に出力される信号は、一致の状態を表す‘Ｌ’となる。
【００５７】
大小比較線ＧＬのセンス回路５４の検索前の動作は一致線ＭＬのセンス回路４６の場合と同じである。データＤの方が検索データＳよりも大きい場合、大小比較線ＧＬはディスチャージされ‘Ｌ’となり、大小比較センス出力線ＧＴ上に出力される信号はＤ＞Ｓの状態を示す‘Ｌ’となる。
【００５８】
なお、充放電回路１２およびセンス回路１４は、一致線ＭＬおよび大小比較線ＧＬの極性が逆の場合には、図６に示す充放電回路６１および図７に示すセンス回路６２を使用することができる。また、充放電回路１２およびセンス回路１４は図示例のものに限定されるわけではなく、同様の機能を実現する他の回路構成のものを使用することが可能である。
【００５９】
図２では、充放電回路１２とＣＡＭセルＣ＿ｍ−１とを接続する一致線をＭＬ＿ｍとし、以下順に、ＣＡＭセルＣ＿ｉ＋１とＣＡＭセルＣ＿ｉとを接続する一致線をＭＬ＿ｉ＋１（ｍ−２≧ｉ≧０）とし、ＣＡＭセルＣ＿０とセンス回路１４とを接続する一致線をＭＬ＿０としてある。
【００６０】
すなわち、１ワード回路の一致線ＭＬは、各々のＣＡＭセルの一致比較回路１８のＮＭＯＳ３４を介してシリアルに接続されたＡＮＤ回路を構成し、図２中左側の端部は充放電回路１２に接続され、右側の端部はセンス回路１４に接続されている。また、大小比較線ＧＬは、充放電回路１２とセンス回路１４との間に接続される。
【００６１】
１ワード回路では、検索前に、各々のＣＡＭセルの記憶回路１６にデータが書き込まれる。記憶回路１６へのデータの書き込み／記憶回路１６からのデータの読み出しは通常のＳＲＡＭの場合と同様にして行われる。
【００６２】
検索時には、まず検索ビット線対ＳＬ，ＳＬＮが共に‘Ｈ’とされ、一致比較回路１８のＮＭＯＳ３４がオンとされる。そして、一致線ＭＬおよび大小比較線ＧＬは、充放電回路１２により、図中左側の端部からプリチャージされる。前述の通り、ｍビットのＣＡＭセルからなるＣＡＭワードの一致線ＭＬは、各ＣＡＭセルのＮＭＯＳ３４がシリアルに接続されたＡＮＤ回路を構成するため、各々のＣＡＭセルの一致線ＭＬ＿ａ，ＭＬ＿ｂは、各々のＣＡＭセルのＮＭＯＳ３４を介して不一致の状態を表す‘Ｈ’にプリチャージされる。
【００６３】
その後、検索データに応じて、検索ビット線対ＳＬ，ＳＬＮのどちらか一方が‘Ｌ’とされる。
【００６４】
各々のＣＡＭセルの一致比較回路１８では、記憶回路１６に記憶されているデータと検索データとが一致する場合、ＮＭＯＳ３４は、そのゲートが‘Ｈ’でありオンを保持する。一方、記憶回路１６に記憶されているデータと検索データとが異なる場合、ＮＭＯＳ３４は、そのゲートが‘Ｌ’になってオフする。
【００６５】
また、大小比較回路２０では、前述の通り、記憶回路１６に記憶されたデータＤと検索データＳとが一致する場合には、一致線ＭＬ＿ａと大小比較線ＧＬは非導通状態となる。また、データＤの方が検索データＳよりも大きい場合には、一致線ＭＬ＿ａと大小比較線ＧＬは導通状態となり、データＤよりも検索データＳの方が大きい場合には、一致線ＭＬ＿ａと大小比較線ＧＬは非導通状態となる。
【００６６】
ｍビットのＣＡＭセルからなる１ワード回路では、全てのＣＡＭセルの状態が確定した後、一致線ＭＬが充放電回路１２によってディスチャージされ、センス回路１４によって一致比較結果および大小比較結果が判定される。
【００６７】
１ビットでも不一致のＣＡＭセルがある場合には、一致線ＭＬのセンス回路４６に接続された一致線ＭＬ＿０はディスチャージされず、‘Ｈ’に保持される。このため、図８の表に示すように、一致線ＭＬのセンス回路４６から一致センス出力線ＭＴ上に出力される一致比較結果ＭＴは‘Ｈ’、すなわち不一致の状態に保持される。一方、全てのＣＡＭセルで一致が検出された場合には一致比較結果ＭＴは‘Ｌ’、すなわち一致の状態となる。
【００６８】
また、同じく図８の表に示すように、１ワード回路のＣＡＭセルＣｉ（ｍ−１≧ｉ≧０）の記憶回路１６に記憶されたデータＤｉと対応する検索データＳｉとが完全に一致した場合、大小比較線ＧＬのセンス回路５４から大小センス出力線ＧＴ上に出力される大小比較結果ＧＴは、‘Ｈ’となる。また、記憶回路１６に記憶されたデータＤｉの方が検索データＳｉよりも大きい場合、大小比較結果ＧＴは‘Ｌ’となり、検索データＳの方が記憶回路１６に記憶されたデータＤよりも大きい場合、大小比較結果ＧＴは‘Ｈ’となる。
【００６９】
各々の１ワード回路から一致センス出力線ＭＴ上に出力された一致比較結果および大小センス出力線ＧＴ上に出力された大小比較結果は、それぞれ対応するフラグラッチＦＬ＿０，ＦＬ＿１，…，ＦＬ＿ｎ−１にラッチされた後、２ワードを単位として、各々対応する選択回路ＳＣ＿０，ＳＣ＿２，…，ＳＣ＿ｎ−２に入力される。
【００７０】
図９は、選択回路の一実施形態の構成回路図である。同図に示す選択回路ＳＣ＿０は、２つの１ワード回路Ｗ＿０，Ｗ＿１に対応して設けられたもので、５つのＡＮＤゲート６４，６６，６８，７０，７２と、２つのインバータ７４，７６と、２つのマルチプレクサ７８，８０とを備えている。以下、この選択回路ＳＣ＿０を例に挙げて説明するが、他の選択回路についても同様である。
【００７１】
ＡＮＤゲート６４には、その反転入力に信号ＭＦＯ＿０が入力され、通常入力には信号ＧＦＯ＿０が接続されている。また、ＡＮＤゲート６６には信号ＭＦＯ＿０および信号ＧＦＯ＿０が入力され、インバータ７４には信号ＧＦＯ＿０が入力されている。同様に、ＡＮＤゲート６８には、その反転入力に信号ＭＦＯ＿１が入力され、通常入力には信号ＧＦＯ＿１が接続されている。また、ＡＮＤゲート７０には信号ＭＦＯ＿１および信号ＧＦＯ＿１が入力され、インバータ７６には信号ＧＦＯ＿１が入力されている。
【００７２】
また、ＡＮＤゲート７２には、その反転入力にインバータ７４の出力が入力され、通常入力にはインバータ７６の出力が入力されている。
【００７３】
また、マルチプレクサ７８の４つの入力には、ＡＮＤゲート６４，６６，７２の出力およびインバータ７４の出力が入力され、その選択入力には検索モード信号が入力されている。同様に、マルチプレクサ８０の３つの入力には、ＡＮＤゲート６８，７０の出力およびインバータ７６の出力が入力され、その選択入力には検索モード信号が入力されている。なお、マルチプレクサ８０の１つの入力はグランドに接続されている。
【００７４】
選択回路ＳＣ＿０では、検索モード信号として、一致比較結果を出力するための‘Ｓ＝Ｄ’を示す信号が与えられると、マルチプレクサ７８，８０からは、信号ＨＦ＿０，ＨＦ＿１として、それぞれＡＮＤゲート６４，６８の出力である信号Ｍ＿０，Ｍ＿１が出力される。ＡＮＤゲート６４，６８は、一致比較結果の検出回路であり、例えば信号Ｍ＿０を例に挙げて説明すると、信号Ｍ＿０が‘Ｈ’の時、すなわち信号ＭＦＯ＿０が‘Ｌ’かつ信号ＧＦＯ＿０が‘Ｈ’の時はＳ＝Ｄであることを表し、信号Ｍ＿０が‘Ｌ’の時、すなわち信号ＭＦＯ＿０が‘Ｈ’または信号ＧＦＯ＿０が‘Ｌ’の時はＳ＝Ｄではないことを表す。
【００７５】
また、検索モード信号として、大小比較結果を出力するための‘Ｓ＞Ｄ’を示す信号が与えられると、マルチプレクサ７８，８０からは、それぞれＡＮＤゲート６６，７０の出力である信号Ｌ＿０，Ｌ＿１が出力される。ＡＮＤゲート６６，７０は大小比較結果の検出回路であり、同様に信号Ｌ＿０を例に挙げて説明すると、信号Ｌ＿０が‘Ｈ’の時、すなわち信号ＭＦＯ＿０および信号ＧＦＯ＿０が共に‘Ｈ’の時はＳ＞Ｄであることを表し、信号Ｌ＿０が‘Ｌ’の時、すなわち信号ＭＦＯ＿０または信号ＧＦＯ＿０が‘Ｌ’の時はＳ＞Ｄではないことを表す。
【００７６】
同様に、検索モード信号として、大小比較結果を出力するための‘Ｓ＜Ｄ’を示す信号が与えられると、マルチプレクサ７８，８０からは、それぞれインバータ７４，７６の出力である信号Ｇ＿０，Ｇ＿１が出力される。インバータ７４，７６も大小比較結果の検出回路であり、同様に信号Ｇ＿０を例に挙げて説明すると、信号Ｇ＿０が‘Ｈ’の時、すなわち信号ＧＦＯ＿０が‘Ｌ’の時はＳ＜Ｄであることを表し、信号Ｇ＿０が‘Ｌ’の時、すなわち信号ＧＦＯ＿０が‘Ｈ’の時はＳ＜Ｄではないことを表す。
【００７７】
また、検索モード信号として、レンジ一致比較結果を出力するための‘Ｄａ≦Ｓ＜Ｄｂ’を示す信号が与えられると、マルチプレクサ７８からは、ＡＮＤゲート７２の出力である信号Ｒ＿０が出力される。なお、マルチプレクサ８０の出力は常に‘Ｌ’となる。
【００７８】
レンジ一致比較検索を行う場合、ペアとなる２ワードのうちの上位側の１ワード回路Ｗ＿０にレンジの下限値Ｄａが記憶され、下位側の１ワード回路Ｗ＿１にレンジの上限値Ｄｂが記憶される。
【００７９】
ＡＮＤゲート７２はレンジ一致比較結果の検出回路であり、信号Ｒ＿０が‘Ｈ’の時、すなわち信号ＧＦＯ＿０が‘Ｈ’かつ信号ＧＦＯ＿１が‘Ｌ’の時はＤａ≦Ｓ＜Ｄｂであることを表し、信号Ｒ＿０が‘Ｌ’の時、すなわち信号ＧＦＯ＿０が‘Ｌ’または信号ＧＦＯ＿１が‘Ｈ’の時はＤａ≦Ｓ＜Ｄｂではないことを表す。
【００８０】
なお、レンジ一致比較結果の検出回路として、例えば図１０（Ａ）に示すＮＯＲゲート８２を使用すれば、Ｄａ≦Ｓ≦Ｄｂを検出することができるし、同図（Ｂ）に示すＡＮＤゲート８４を使用すれば、Ｄａ＜Ｓ＜Ｄｂを検出することができる。また、レンジ一致比較結果の検出回路は、図９および図１０に示す回路に限定されるわけではなく、同様の機能を実現する他の回路によって構成することが可能である。
【００８１】
各々の選択回路から検索結果線ＨＦ＿０，ＨＦ＿１，…，ＨＦ＿ｎ−１上に出力される検索結果は、全てプライオリティエンコーダＰＥに入力される。プライオリティエンコーダＰＥでは、所定の優先順位付けに従って、最優先順位の検索結果に対応するワードのアドレスＨＭＡが出力される。
【００８２】
上記の通り、ＣＡＭ１０では、記憶されたデータＤと検索データＳとの一致比較検索はもちろん、両者の大小比較検索およびレンジ一致比較検索を行うことができる。また、ＣＡＭセルは、記憶回路１６に加えて、僅かに５トランジスタで構成されるので、従来よりも少ないトランジスタ数で大小比較機能を実現することができる。また、大容量化した場合であってもチップ面積を小さくすることができるため、コストを削減することができる。
【００８３】
なお、ＣＡＭに含まれる１ワード回路のワード数や、１ワードに含まれるＣＡＭセルのビット数は何ら制限されない。また、各信号の極性は適宜変更してもよく、各回路の構成は、各信号の極性に応じて適宜設計されるべきものである。また、実施形態のように、一致比較機能に加えて、大小比較機能とレンジ一致比較機能の両方を同時に備えていてもよいが、例えば大小比較機能だけを備えていても良いし、レンジ一致比較機能だけを備えていても良い。
【００８４】
本発明は、基本的に以上のようなものである。
以上、本発明の連想メモリについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００８５】
【発明の効果】
以上詳細に説明した様に、本発明の連想メモリによれば、従来よりも少ないトランジスタ数で、記憶されたデータと検索データとの大小比較検索を行うことができる。従って、大容量化した場合であってもチップ面積を小さくすることができるため、コストを削減することができる。また、本発明の連想メモリでは、２ワードの１ワード回路を単位として使用し、一方の１ワード回路にレンジの下限値、他方の１ワード回路にレンジの上限値を記憶させて検索を行い、記憶されたデータと検索データとのレンジ一致比較検索を行うことも可能である。
【図面の簡単な説明】
【図１】本発明の連想メモリの一実施形態の構成概略図である。
【図２】１ワード回路の一実施形態の構成概略図である。
【図３】ＣＡＭセルの一実施形態の構成回路図である。
【図４】充放電回路の一実施形態の構成回路図である。
【図５】センス回路の一実施形態の構成回路図である。
【図６】充放電回路の別の実施形態の構成回路図である。
【図７】センス回路の別の実施形態の構成回路図である。
【図８】図２に示す１ワード回路における比較結果を表す表である。
【図９】選択回路の一実施形態の構成回路図である。
【図１０】（Ａ）および（Ｂ）は、いずれもレンジ一致比較結果の検出回路の別の実施形態の構成回路図である。
【図１１】従来の連想メモリの一例の構成概略図である。
【図１２】従来のＣＡＭセルの一例の構成回路図である。
【図１３】従来のＣＡＭセルの別の例の構成回路図である。
【符号の説明】
１０，８６ 連想メモリ
１２，６１ 充放電回路
１４，４６，５４，６２ センス回路
１６ 記憶回路
１８ 一致比較回路
２０ 大小比較回路
２２，２４，４８，５０，５６，５８，７４，７６ インバータ
２６，２８，３０，３２，３４，３６，３８，４２，９４，９６，９８ Ｎ型ＭＯＳトランジスタ
４０，４４，５２，６０ Ｐ型ＭＯＳトランジスタ
６４，６６，６８，７０，７２，８４ ＡＮＤゲート
７８，８０ マルチプレクサ
８２ ＮＯＲゲート
８８ 比較レジスタ
９０ 検索ビット線ドライバ
９２，１００ ＣＡＭセル
Ｗ １ワード回路
Ｃ ＣＡＭセル
ＭＳＣ 一致センス回路
ＭＦＲ 一致フラグレジスタ
ＦＬ フラグラッチ
ＳＣ 選択回路
ＰＥ プライオリティエンコーダ
Claims (7)
- １ビットのデータを記憶する記憶回路と、この記憶回路に記憶されたデータと検索データとの一致比較を行う一致比較回路と、前記記憶回路に記憶されたデータと前記検索データとの大小比較を行う大小比較回路とを備え、
前記一致比較回路は、第１の一致線と第２の一致線との間に接続され、前記記憶回路に記憶されたデータと前記検索データとが一致した場合にオンする第１のトランジスタを備え、
前記大小比較回路は、前記第１の一致線と大小比較線との間に接続され、前記記憶回路に記憶されたデータの方が前記検索データよりも大きいかまたは小さい場合に択一的にオンする第２のトランジスタを備えることを特徴とするＣＡＭセル。 - 前記大小比較回路は、前記第２のトランジスタとして、前記第１の一致線と前記大小比較線との間に直列に接続され、そのゲートに、それぞれ前記記憶回路のデータ出力および反転検索ビット線が接続された第３および第４のトランジスタを備える請求項１に記載のＣＡＭセル。
- 前記大小比較回路は、前記第２のトランジスタとして、前記第１の一致線と前記大小比較線との間に直列に接続され、そのゲートに、それぞれ前記記憶回路の反転データ出力および検索ビット線が接続された第３および第４のトランジスタを備える請求項１に記載のＣＡＭセル。
- 請求項１乃至３のいずれかに記載のＣＡＭセルにおいて、前記一致比較回路は、検索ビット線と反転検索ビット線との間に直列に接続され、そのゲートに、それぞれ前記記憶回路のデータ出力および反転データ出力が接続された第５および第６のトランジスタと、前記第１の一致線と前記第２の一致線との間に接続され、そのゲートに、前記第５のトランジスタと前記第６のトランジスタとの間のノードが接続された前記第１のトランジスタとを備えるＣＡＭセル。
- 請求項１乃至４のいずれかに記載のＣＡＭセルを複数有し、前記複数のＣＡＭセルは、上位ビットのＣＡＭセルの前記第２の一致線が隣接する下位ビットのＣＡＭセルの前記第１の一致線に順次接続され、前記大小比較線が全てのＣＡＭセルで共通に接続されたＣＡＭワードと、
最上位ビットのＣＡＭセルの前記第１の一致線と前記大小比較線に接続され、制御信号に応じて、前記第１の一致線と前記大小比較線を充電し、または前記第１の一致線を放電する充放電回路と、
最下位ビットのＣＡＭセルの前記第２の一致線と前記大小比較線に接続され、それぞれの電位変化をセンスして出力するセンス回路とを備えることを特徴とする１ワード回路。 - 請求項５に記載の複数の１ワード回路と、これら複数の１ワード回路から出力される検索結果に応じて、前記一致比較および大小比較の検索結果を選択的に出力する選択回路と、この選択回路から出力される検索結果に基づいて、所定の優先順位付けに従い、最優先順位の検索結果に対応するワードのアドレスを出力するプライオリティエンコーダとを備え、
前記選択回路は、前記１ワード回路に記憶されたデータと前記検索データとの一致比較の検索結果を出力する一致比較結果の検出回路と、前記１ワード回路に記憶されたデータと前記検索データとの大小比較の検索結果を出力する大小比較結果の検出回路とを備えることを特徴とする連想メモリ。 - 前記１ワード回路は２ワードを単位として使用され、前記２ワードのうちの一方の１ワード回路にレンジの下限値が記憶され、他方の１ワード回路に前記レンジの上限値が記憶され、
前記選択回路は、前記１ワード回路の２ワードに対して１つずつ設けられ、前記２ワードのうちの一方の１ワード回路に記憶されたレンジの下限値と他方の１ワード回路に記憶されたレンジの上限値から、前記検索データが前記２ワードの１ワード回路で指定されるレンジ内に入る値であるかどうかのレンジ一致比較の検索結果を出力するレンジ一致比較の検出回路を備える請求項６に記載の連想メモリ。
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