KR20030039989A - 연상 메모리 및 그 메모리 셀 - Google Patents

연상 메모리 및 그 메모리 셀 Download PDF

Info

Publication number
KR20030039989A
KR20030039989A KR1020020017712A KR20020017712A KR20030039989A KR 20030039989 A KR20030039989 A KR 20030039989A KR 1020020017712 A KR1020020017712 A KR 1020020017712A KR 20020017712 A KR20020017712 A KR 20020017712A KR 20030039989 A KR20030039989 A KR 20030039989A
Authority
KR
South Korea
Prior art keywords
memory cell
don
care
data
memory
Prior art date
Application number
KR1020020017712A
Other languages
English (en)
Inventor
히구치즈요시
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20030039989A publication Critical patent/KR20030039989A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

Landscapes

  • Logic Circuits (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 3진 연상 메모리의 메모리 셀 사이즈 축소, 수율 향상 및/또는 메모리 셀에 대한 판독/기록 시간 단축을 과제로 한다. 레지스터(301), 전달 회로(303) 및 매치 회로(302)를 갖는 연상 메모리의 메모리 셀이 제공된다. 레지스터는 자신의 메모리 셀이 Don't Care가 아닐 때에는 기억 데이터를 기억하고, Don't Care일 때는 이웃의 메모리 셀의 Don't Care 데이터를 기억한다. 전달 회로는 한쪽 이웃의 메모리 셀로부터 전달되는 Don't Care 데이터 및 자신의 메모리 셀에 기억되어 있는 Don't Care 데이터 양방이 Don't Care를 나타낼 때에는 다른 쪽 이웃의 메모리 셀이 Don't Care임을 나타내는 Don't Care 데이터를 상기 다른 쪽 이웃의 메모리 셀에 전달한다. 매치 회로는 레지스터에 기억되어 있는 기억 데이터와 외부로부터 공급되는 검색 데이터가 일치했을 때에 일치를 나타내는 매치 데이터를 출력한다.

Description

연상 메모리 및 그 메모리 셀{ASSOCIATION MEMORY AND MEMORY CELL THEREOF}
본 발명은 각각의 메모리 셀에 Don't Care를 지정할 수 있는 연상 메모리 및 그 연상 메모리에 이용되는 메모리 셀에 관한 것이다.
연상 메모리는 검색 워드를 입력받아, 이것과 일치하는 기억 워드를 검색하여 그 어드레스를 출력하는 반도체 장치이다. 이 연상 메모리에는 2진(binary) 연상 메모리와 3진(ternary) 연상 메모리가 있다. 2진 연상 메모리는 각 기억 워드에 Don't Care 기능이 없어, 검색 워드와 완전히 일치하는 기억 워드를 찾아내어, 그 어드레스를 출력한다. 3진 연상 메모리는 각 기억 워드의 일부의 비트를 Don't Care로 지정할 수 있으며, 기억 워드가 Don't Care인 부분은 검색 워드의 데이터에 관계없이 「일치」했다고 간주한다.
도 13은 종래 기술에 의한 2진 연상 메모리의 메모리 셀의 회로도이다. 2진 연상 메모리의 검색시의 메모리 셀 동작에 관해서 설명한다. 노드(N1/N2)에 하이 레벨(이하, H라 함)/로우 레벨(이하, L이라 함) 혹은 L/H가 기억된다. 검색시에는 워드 라인(WL)=L로 하여, 검색 데이터가 비트 라인(blz/blx)에 주어진다. 비트 라인(blz/blx)=H/L 및 노드(N1/N2)=H/L 또는 비트 라인(blz/blx)=L/H 및 노드(N1/N2)=L/H일 때에는 매치 라인(ML)에서 기준 전위(vss)(접지)에 전류가 흐르지 않아 매치 라인(ML)의 전위는 변하지 않는다. 비트 라인(blz/blx)=L/H 및 노드(N1/N2)=H/L 또는 비트 라인(blz/blx)=H/L 및 노드(N1/N2)=L/H일 때(불일치일 때)는 매치 라인(ML)에서 기준 전위(vss)(접지)로 전류가 흘러 매치 라인(ML)의 전위가 내려간다. 이 메모리 셀은 1개의 매치 라인(ML)에 기록 워드의 수만큼 연결되고 있고, 1 워드 중의 전체 메모리 셀이 일치하면 매치 라인(ML)의 전위가 변하지않지만, 1 메모리 셀이라도 일치하지 않으면 매치 라인(ML)의 전위가 내려간다. 이 전위를 판정함으로써 기억 워드와 검색 워드의 일치가 검색된다.
도 14는 종래 기술에 의한 3진 연상 메모리의 메모리 셀의 회로도이다. 일반적으로, 3진 연상 메모리는 보다 적은 명령 횟수로 목표의 어드레스를 검색할 수 있고, 시장의 요구도 강하다. 3진 연상 메모리의 검색시의 메모리 셀의 동작에 관해서 설명한다. 이 메모리 셀은 0, 1, Don't Care의 3상태를 기억시키기 위해서 2개의 레지스터와 그 판독/기록용 트랜지스터(M01-M06, M61-M66)을 구비한다. 한쪽의 레지스터(M01-M04)에는 비교하는 기억 데이터를, 다른 쪽의 레지스터(M61-M64)에 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억시키고 있다. Don't Care일 때에는 노드(N3/N4)=L/H, 그렇지 않을 때는 노드(N3/N4)=H/L 이다. 그리고, Don't Care에서는 트랜지스터(M15)를 오프로 하여 검색 데이터에 관계없이 일치 상태가 된다. Don't Care가 아닐 때는 트랜지스터(M15)를 온으로 하여 2진과 동일한 동작을 한다. 그 때문에, 메모리 셀은 2진 연상 메모리와 비교하여, 레지스터(M61-M64), 그 판독/기록용 트랜지스터(M65, M66) 및 트랜지스터(M15)만큼 커지는 결점이 있다. 또, 1개의 메모리 셀에 2비트의 데이터를 기억시킬 필요가 있기 때문에, 2진 연상 메모리와 비교하여 판독/기록용의 비트선(blz, blx)의 갯수를 2배로 하거나, 2배의 시간을 들여 판독/기록할 필요가 있다. 더욱이, 3진 연상 메모리는 2진 연상 메모리와 비교하여, 메모리의 총 용량이 2배가 되기 때문에 불량 발생 확률이 높아지므로 수율이 떨어지는 결점이 있다.
따라서, 동일한 기억 용량의 3진 연상 메모리는 2진 연상 메모리와 비교하여 메모리 셀 면적 증대나 수율 저하에 의한 비용 증가, 판독/기록 시간 증가 혹은 버스 갯수 증가라는 문제가 있다.
본 발명은 3진 연상 메모리의 메모리 셀 사이즈 축소, 수율 향상, 메모리 셀에 대한 판독/기록 시간 단축 및/또는 비트 라인 갯수의 삭감을 목적으로 한다.
도 1의 (a), (b)는 본 발명의 제1 실시예에 의한 3진 연상 메모리의 구성예를 나타내는 블럭도.
도 2는 최단(最端)의 메모리 셀의 구성예를 나타내는 회로도.
도 3은 메모리 셀 군 내의 메모리 셀의 구성예를 나타내는 회로도.
도 4는 메모리 셀 군의 구성과 각 메모리 셀의 기억 내용을 도시한 도면.
도 5는 본 발명의 제2 실시예에 의한 메모리 셀의 구성예를 나타내는 회로도.
도 6은 본 발명의 제3 실시예에 의한 메모리 셀의 구성예를 나타내는 회로도.
도 7은 본 발명의 제4 실시예에 의한 메모리 셀의 구성예를 나타내는 회로도.
도 8은 본 발명의 제5 실시예에 의한 메모리 셀의 구성예를 나타내는 회로도.
도 9는 본 발명의 제6 실시예에 의한 메모리 셀 군의 구성예를 나타내는 도면.
도 10은 본 발명의 제7 실시예에 의한 메모리 셀 군의 구성예 및 각 메모리셀의 기억 내용을 도시한 도면.
도 11은 도 10의 메모리 셀 군의 홀수번째 메모리 셀의 구성예를 나타내는 회로도.
도 12는 도 10의 메모리 셀 군의 짝수번째 메모리 셀의 구성예를 나타내는 회로도.
도 13은 종래 기술에 의한 2진 연상 메모리의 메모리 셀의 회로도.
도 14는 종래 기술에 의한 3진 연상 메모리의 메모리 셀의 회로도.
<도면의 주요부분에 대한 부호의 설명>
101 : 워드 디코더
102 : 메모리 셀 코어
103 : 매치 라인 센스 앰프
104 : 어드레스 인코더
105 : 판독/기록 컨트롤러
106 : 비트 라인 센스 앰프
107 : 비트 라인 기록 앰프
108 : 검색 워드 컨트롤러
109 : 검색 컨트롤러
본 발명의 한 관점에 따르면, 레지스터, 전달 회로 및 매치 회로를 구비한 연상 메모리의 메모리 셀이 제공된다. 레지스터는 자신의 메모리 셀이 Don't Care가 아닐 때에는 기억 데이터를 기억하고, 자신의 메모리 셀이 Don't Care일 때는 이웃의 메모리 셀이 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억한다. 전달 회로는 한쪽 이웃의 메모리 셀로부터 전달되는 Don't Care 데이터 및 자신의 메모리 셀에 기억되어 있는 Don't Care 데이터 양방이 Don't Care를 나타낼 때에는 다른 쪽 이웃의 메모리 셀이 Don't Care임을 나타내는 Don't Care 데이터를 상기 다른 쪽 이웃의 메모리 셀에 전달한다. 매치 회로는 레지스터에 기억되어 있는 기억 데이터와 외부로부터 공급되는 검색 데이터가 일치했을 때에 일치를 나타내는 매치 데이터를 출력한다.
레지스터는 기억 데이터 또는 Don't Care 데이터 중 어느 하나를 기억하기 때문에, 기억 데이터 및 Don't Care 데이터의 양방을 기억하기 위한 2개의 레지스터를 설치할 필요가 없다. 메모리 셀에는 1개의 레지스터를 설치하면 되기 때문에, 메모리의 총 기억 용량이 작아져, 불량이 발생할 확률이 낮아져, 수율이 향상된다.또, 메모리 셀 및 그것을 포함하는 연상 메모리를 소형화할 수 있다. 또, 메모리 셀에는 1개의 레지스터를 설치하면 되기 때문에, 그 1개의 레지스터의 판독/기록은 1회에 이루어질 수 있다. 즉, 메모리 셀에 대한 판독/기록 시간의 단축 및 비트 라인 갯수를 삭감할 수 있다.
(제1 실시예)
도 1의 (a)는 본 발명의 제1 실시예에 의한 3진 연상 메모리의 구성예를 도시한다. 메모리 셀 코어(102)에는 복수의 메모리 셀이 복수의 워드 라인(WL) 및 복수의 비트 라인(blz, blx)의 교점에 2차원 행렬 형태로 배열되어 있다. 도 1의 (b)에, 메모리 셀 코어(102)의 일부로서, 1개의 워드 라인(WL)에 접속되는 복수의 메모리 셀(X0-X3)을 도시한다. 메모리 셀(X0-X3)은 예컨대 SRAM(static random access memory)이다.
판독/기록 컨트롤러(105)는 외부로부터 커맨드(111)를 입력받아 메모리 셀 코어(102)에 대한 판독 및 기록을 제어한다. 판독/기록 컨트롤러(105)는 판독 커맨드(111)를 입력하면, 워드 디코더(101)에 판독 어드레스를 출력한다. 워드 디코더(101)는 판독 어드레스를 디코드하여, 워드 라인(WL)을 선택한다. 메모리 셀 코어(102)는 선택된 워드 라인(WL)에 대응하는 메모리 셀(X0-X3)의 기억 데이터를 비트 라인(blz, blx)에 출력한다. 비트 라인(blz 및 blx)은 서로 반전하는 2치 데이터이다. 비트 라인 센스 앰프(106)는 비트 라인(blz, blx)에 응답하여 판독한 기억 데이터(113)를 외부로 출력한다.
판독/기록 컨트롤러(105)는 기록 커맨드(111)를 입력받아 워드 디코더(101)에 기록 어드레스를 출력한다. 워드 디코더(101)는 기록 어드레스를 디코드하여, 워드 라인(WL)을 선택한다. 비트 라인 기록 앰프(107)는 외부로부터 입력되는 기록 데이터(113)를 비트 라인(blz, blx)에 출력한다. 비트 라인(blz 및 blx)은 서로 반전하는 2치(値) 데이터이다. 메모리 셀 코어(102)에서는 선택된 워드 라인(WL)에 대응하는 메모리 셀(X0-X3)에, 비트 라인(blz, blx)의 기록 데이터가 기록된다.
검색 컨트롤러(109)는 외부로부터 검색 커맨드(114)를 입력받는다. 검색시에는 검색 워드의 일부에 Don't Care를 지정할 수 있다. 즉, Don't Care를 지정한 메모리 셀은 일치로 간주하여, Don't Care를 지정하지 않는 메모리 셀만 검색 데이터와 기억 데이터가 일치하는지의 여부를 판단한다. 커맨드(114)를 이용하여, Don't Care의 패턴을 선택할 수 있다. 예컨대, 좌측단 또는 우측단으로부터 소정 갯수의 메모리 셀을 Don't Care로서 지정할 수 있다.
검색 워드 컨트롤러(108)는 외부로부터 입력된 검색 워드(112) 및 커맨드(114)에 의한 Don't Care 패턴에 따라서, 비트 라인(blz, blx)에 검색 워드 및 Don't Care 패턴을 지정한다. 구체적으로는 Don't Care가 아닐 때에는 비트 라인(blz, blx)에 서로 다른 2치의 검색 데이터를 출력하고, Don't Care일 때에는 비트 라인(blz 및 blx)의 양방에 L을 출력한다.
매치 라인 센스 앰프(103)는 매치 라인(ML)을 통해 메모리 셀 코어(102)에 접속되어, 매치 라인(ML)을 풀업한다. 메모리 셀 코어(102)에서는 검색 워드와 기억 데이터가 일치하는 메모리 셀 군의 매치 라인(ML)은 H가 되고, 검색 워드와 기억 데이터가 일치하지 않는 메모리 셀 군의 매치 라인(ML)은 L이 된다. 어드레스인코더(104)는 H로 되고 있는 매치 라인(ML)에 따라서 인코드하여, 검색 워드가 기억되어 있는 어드레스(115)를 외부로 출력한다.
3진 연상 메모리는 상기한 바와 같이 외부 커맨드(114)에 의해 Don't Care 패턴을 지정하는 것 외에, 각 메모리 셀에, 그 메모리 셀이 Don't Care인지의 여부를 기억시킬 수 있다. 즉, 각 메모리 셀은 0, 1, Don't Care의 3상태를 갖는다. Don't Care가 지정된 메모리 셀은 검색 결과에 영향을 주는 일없이 일치로 간주된다.
도 1의 (b)에 도시한 바와 같이, 워드 라인(WL)은 메모리 셀(X0) 및 메모리 셀 군을 구성하는 메모리 셀(X1-X3)에 접속된다. 비트 라인(blz, blx)은 각 메모리 셀(X0-X3)에 접속된다. 매치 라인(ML)은 메모리 셀(X1-X3)에 접속된다. 메모리 셀(X0-X3)은 단자(toz, tiz)를 통해 전달 라인으로 직렬로 접속된다.
메모리 셀(X1-X3)은 기억 워드를 기억하기 위한 메모리 셀 군이다. 메모리 셀(X0)은 메모리 셀 군의 우측단의 메모리 셀(X1)이 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억하여, Don't Care 데이터를 단자(toz, tiz)를 통해 메모리 셀(X1)에 출력한다. 메모리 셀(X1)은 자신이 Don't Care가 아닐 때에는 기억 데이터를 기억하고, 자신이 Don't Care일 때는 이웃의 메모리 셀(X2)이 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억한다. 그리고, 메모리 셀(X1)은 입력 단자(tiz)를 통해 메모리 셀(X0)로부터 입력되는 Don't Care 데이터 및 자신이 기억하고 있는 Don't Care 데이터의 양방이 모두 Don't Care를 나타낼 때에는 이웃의 메모리 셀(X2)이 Don't Care임을 나타내는 Don't Care 데이터를 단자(toz, tiz)를 통해 메모리 셀(X2)에 출력한다. 그 이외 경우에는 메모리 셀(X1)은 메모리 셀(X2)이 Don't Care가 아님을 나타내는 Don't Care 데이터를 메모리 셀(X2)에 출력한다. 메모리 셀(X2, X3)도 메모리 셀(X1)과 동일한 구성을 갖는다.
메모리 셀 군은 비트 라인(blz, blx)을 통해 검색 데이터가 공급된 모든 메모리 셀(X1-X3 …)의 기억 데이터와 검색 데이터가 일치했을 때에 일치를 나타내는 매치 데이터를 매치 라인(ML)에 출력한다.
도 2는 도 1의 (b)의 메모리 셀(X0)의 구성예를 도시한다. 메모리 셀(X0)은 SRAM의 레지스터(201)를 구비한다. n채널 MOS 트랜지스터(M06)는 게이트가 워드 라인(WL)에 접속되고, 드레인이 비트 라인(blz)에 접속되고, 소스가 노드(N2)에 접속된다. p채널 MOS 트랜지스터(M02)는 게이트가 노드(N1)에 접속되고, 소스가 플러스 전위(vdd)에 접속되고, 드레인이 노드(N2)에 접속된다. n채널 MOS 트랜지스터(M04)는 게이트가 노드(N1)에 접속되고, 소스가 기준 전위(접지)(vss)에 접속되고, 드레인이 노드(N2)에 접속된다.
n채널 MOS 트랜지스터(M05)는 게이트가 워드 라인(WL)에 접속되고, 드레인이 비트 라인(blx)에 접속되고, 소스가 노드(N1)에 접속된다. p채널 MOS 트랜지스터(M01)는 게이트가 노드(N2)에 접속되고, 소스가 플러스 전위(vdd)에 접속되고, 드레인이 노드(N1)에 접속된다. n채널 MOS 트랜지스터(M03)는 게이트가 노드(N2)에 접속되고, 소스가 기준 전위(접지)(vss)에 접속되고, 드레인이 노드(N1)에 접속된다.
출력 단자(toz)는 노드(N2)에 접속되어, 노드(N2)의 기억 데이터를 이웃의메모리 셀(X1)에 출력한다. 레지스터(201)에 대해서는 비트 라인(blz, blx)을 통해, 데이터를 판독/기록할 수 있다. 예컨대, 비트 라인(blz) 및 노드(N2)가 레지스터(201)의 기본 기억 데이터가 되고, 비트 라인(blx) 및 노드(N1)가 그 반전 데이터가 된다. 즉, 레지스터(201)의 기억 내용은 노드(N2)의 상태이다.
레지스터(201)가 0(L)을 기억할 때는 이웃의 메모리 셀(X1)이 Don't Care임을 나타내고, 1(H)을 기억할 때에는 이웃의 메모리 셀(X1)이 Don't Care가 아님을 나타낸다.
도 3은 도 1의 (b)의 메모리 셀(X1-X3)의 구성예를 도시한다. 이하, 설명의 편의상, 메모리 셀(X1)의 구성예로서 설명한다. 메모리 셀(X1)은 레지스터(301), 매치 회로(302) 및 전달 회로(303)를 구비한다. 도 14의 메모리 셀은 2개의 레지스터를 구비하지만, 도 3의 메모리 셀은 하나의 레지스터(301)만을 구비한다.
레지스터(301)는 도 2의 레지스터(201)와 동일한 구성이다. 입력 단자(tiz)에는 자신의 메모리 셀이 Don't Care인지 여부의 데이터가 입력된다. 메모리 셀(X1)의 레지스터(301)는 자신의 메모리 셀이 Don't Care이면 이웃의 메모리 셀(X2)이 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억하고, 자신의 메모리 셀이 Don't Care가 아니면 기억 데이터를 기억한다.
매치 회로(302)의 구성을 설명한다. n채널 MOS 트랜지스터(M15)는 게이트가 입력 단자(tiz)에 접속되고, 드레인이 매치 라인(ML)에 접속된다. n채널 MOS 트랜지스터(M12)는 게이트가 노드(N1)에 접속되고, 드레인이 트랜지스터(M15)의 소스에 접속된다. n채널 MOS 트랜지스터(M14)는 게이트가 비트 라인(blz)에 접속되고, 드레인이 트랜지스터(M12)의 소스에 접속되고, 소스가 기준 전위(vss)에 접속된다. n채널 MOS 트랜지스터(M11)는 게이트가 노드(N2)에 접속되고, 드레인이 트랜지스터(M15)의 소스에 접속된다. n채널 MOS 트랜지스터(M13)는 게이트가 비트 라인(blx)에 접속되고, 드레인이 트랜지스터(M11)의 소스에 접속되고, 소스가 기준 전위(vss)에 접속된다. 매치 라인(ML)은 매치 라인 센스 앰프(103)[도 1의 (a)]에 의해 풀업된다. 검색할 때, 워드 라인(WL)은 L이다.
입력 단자(tiz)가 L이면 자신의 메모리 셀(X1)이 Don't Care임을 나타낸다. 입력 단자(tiz)가 L인 경우, 트랜지스터(M15)는 오프가 되고, 매치 회로(302)는 매치 라인(ML)에서 분리된다. 즉, 메모리 셀(X1)이 Don't Care일 때는 레지스터(301)의 기억 내용은 매치 라인(ML)에 영향을 주지 않는다. 이 때, 레지스터(301)는 이웃의 메모리 셀(X2)이 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억한다.
한편, 입력 단자(tiz)가 H이면 자신의 메모리 셀(X1)이 Don't Care가 아님을 나타낸다. 자신이 Don't Care가 아닌 경우, 레지스터(301)는 기억 데이터를 기억한다. 입력 단자(tiz)가 H인 경우, 트랜지스터(M15)는 온이 된다. 비트 라인(blz, blx)에는 외부로부터 검색 데이터가 공급된다. 그 검색 데이터와 레지스터(301)의 기억 데이터가 일치하면 매치 라인(ML)이 H가 되고, 불일치하면 매치 라인(ML)이 L이 된다.
우선, 일치인 경우를 설명한다. 검색 데이터를 나타내는 비트 라인(blz)이 L이고, 기억 데이터를 나타내는 노드(N2)가 L인 경우, 비트 라인(blx) 및 노드(N1)는 H이다. 비트 라인(blz)이 L이기 때문에 트랜지스터(M14)는 오프가 되고, 노드(N2)가 L이기 때문에 트랜지스터(M11)는 오프가 된다. 즉, 매치 라인(ML)은 기준 전위(vss)로부터 분리되어, H를 유지한다.
검색 데이터를 나타내는 비트 라인(blz)이 H이며, 기억 데이터를 나타내는 노드(N2)가 H인 경우, 비트 라인(blx) 및 노드(N1)는 L이다. 비트 라인(blx)이 L이기 때문에 트랜지스터(M13)는 오프가 되고, 노드(N1)가 L이기 때문에 트랜지스터(M12)는 오프가 된다. 즉, 매치 라인(ML)은 기준 전위(vss)에서 분리되어, H를 유지한다.
다음에, 불일치인 경우를 설명한다. 검색 데이터를 나타내는 비트 라인(blz)이 L이며, 기억 데이터를 나타내는 노드(N2)가 H인 경우, 비트 라인(blx)이 H, 노드(N1)가 L이다. 비트 라인(blx)이 H이기 때문에 트랜지스터(M13)가 온이 되고, 노드(N2)가 H이기 때문에 트랜지스터(M11)가 온이 된다. 즉, 매치 라인(ML)은 기준 전위(vss)에 접속되어, L이 된다.
검색 데이터를 나타내는 비트 라인(blz)이 H이며, 기억 데이터를 나타내는 노드(N2)가 L인 경우, 비트 라인(blx)이 L, 노드(N1)가 H이다. 비트 라인(blz)이 H이기 때문에 트랜지스터(M14)가 온이 되고, 노드(N1)가 H이기 때문에 트랜지스터(M12)가 온이 된다. 즉, 매치 라인(ML)은 기준 전위(vss)에 접속되어, L이 된다.
다음에, 검색 데이터로서 Don't Care가 지정된 경우를 설명한다. Don't Care인 경우, 비트 라인(blz 및 blx)이 함께 L이 된다. 비트 라인(blz 및 blx)이 L이되면, 트랜지스터(M13 및 M14)가 오프가 되어, 매치 라인(ML)이 기준 전위(vss)에서 분리된다. 이 결과, 레지스터(301)의 기억 내용은 매치 라인(ML)에 영향을 주지 않는다.
다음에, 전달 회로(303)의 구성을 설명한다. p채널 MOS 트랜지스터(M31)는 게이트가 입력 단자(tiz)에 접속되고, 소스가 플러스 전위(vdd)에 접속된다. p채널 MOS 트랜지스터(M32)는 게이트가 노드(N2)에 접속되고, 소스가 트랜지스터(M31)의 드레인에 접속된다. n채널 MOS 트랜지스터(M33)는 게이트가 입력 단자(tiz)에 접속되고, 드레인이 트랜지스터(M32)의 드레인에 접속되고, 소스가 기준 전위(vss)에 접속된다. n채널 MOS 트랜지스터(M34)는 게이트가 노드(N2)에 접속되고, 드레인이 트랜지스터(M32)의 드레인에 접속되고, 소스가 기준 전위(vss)에 접속된다. p채널 MOS 트랜지스터(M35)는 게이트가 트랜지스터(M32)의 드레인에 접속되고, 소스가 플러스 전위(vdd)에 접속되고, 드레인이 출력 단자(toz)에 접속된다. n채널 MOS 트랜지스터(M36)는 게이트가 트랜지스터(M32)의 드레인에 접속되고, 드레인이 출력 단자(toz)에 접속되고, 소스가 기준 전위(vss)에 접속된다.
전달 회로(303)는 2 입력 1 출력의 OR(논리합) 회로를 구성한다. 2 입력은 입력 단자(tiz) 및 노드(N2)이며, 1 출력은 출력 단자(toz)이다. 즉, 전달 회로(303)는 입력 단자(tiz)에서 입력되는 Don't Care 데이터 및 자신의 메모리 셀의 레지스터(301)의 노드(N2)에 기억되어 있는 Don't Care 데이터 양방이 Don't Care를 나타낼 때(L일 때)에는 이웃의 메모리 셀(X2)이 Don't Care임을 나타내는 Don't Care 데이터(L)를 출력 단자(toz)에 출력한다. 그 이외일 때, 전달회로(303)는 출력 단자(toz)에 H를 출력한다. 출력 단자(toz)는 L일 때에는 이웃의 메모리 셀(X2)이 Don't Care임을 나타내고, H일 때에는 이웃의 메모리 셀(X2)이 Don't Care가 아님을 나타낸다.
또한, 우측단에서부터 연속되는 메모리 셀을 Don't Care로서 지정하는 경우를 예로 나타냈지만, 레지스터(X0)를 좌측단에 설치함으로써, 좌측단에서부터 연속되는 메모리 셀을 Don't Care로서 지정할 수도 있다.
도 3에서는 도 14의 트랜지스터(M61-M66) 대신에, 트랜지스터(M31-M36)의 OR 회로를 설치한다. 본 실시예는 1개의 메모리 셀에 1비트의 레지스터(301)를 설치하면 되기 때문에, 메모리의 총 용량이 도 14의 3진 연상 메모리의 절반이어도 되며, 불량 발생 확률이 낮아지므로 수율이 향상된다. 또, 도 14에서는 2개의 레지스터의 2회의 판독/기록가 필요했지만, 도 3에서는 1개의 레지스터(301)의 판독/기록이 1회로 될 수 있다.
도 4는 메모리 셀 군의 구성과 각 메모리 셀의 기억 내용을 도시한다. 우측단에서부터 임의의 비트수의 메모리 셀을 Don't Care 지정 가능한 연상 메모리의 예를 도시한다. 메모리 셀은 노드(N1)=H, 노드(N2)=L일 때 기억 내용을 0으로, 노드(N1)=L, 노드(N2)=H일 때 기억 내용을 1로 정의한다. 메모리 셀(Xn)은 입력 단자[tiz(n)]=L일 때 Don't Care이며 또 기억 데이터가 0일 때에 출력 단자[toz(n)]=L이 된다. 또, 메모리 셀(Xn)은 입력 단자[tiz(n)]=H일 때는 기억 데이터를 기억하고, 기억 내용에 관계없이 출력 단자[toz(n)]=L이 된다. 또, 메모리 셀(Xn)은 기억 내용이 1일 때는 입력 단자[tiz(n)]에 관계없이 출력단자[toz(n)]=H가 된다.
도 4에서는 우측단에서부터 3비트의 메모리 셀(401)이 Don't Care인 경우를 나타내고 있다. 메모리 셀(X1)은 입력 단자[tiz(1)]=L이며 Don't Care이다. 메모리 셀(X1)은 기억 내용이 0이며 입력 단자[tiz(1)]=L이기 때문에 출력 단자[toz(1)]=L이고, 왼쪽 이웃의 메모리 셀(X2)의 비트도 Don't Care이다. 이것이 메모리 셀(X3)까지 반복된다. 메모리 셀(X3)의 비트는 Don't Care이지만, 메모리 셀(X3)의 기억 내용이 1이기 때문에 출력 단자[toz(3)]=H가 된다. 그 왼쪽 이웃의 메모리 셀(X4)에서부터 좌측단인 메모리 셀(Xm)까지의 입력 단자[tiz(4∼m)]와 출력 단자[toz(4∼m)]는 H가 된다. 좌측단의 m-3 비트의 메모리 셀(402)의 비트는 Don't Care가 아닌 기억 데이터가 된다.
또한, Don't Care와 기억 내용과 입출력 단자의 관계가 상기와 같이 되어 있으면, 입출력 단자(tiz, toz)의 L/H는 반대라도 좋다.
(제2 실시예)
도 5는 본 발명의 제2 실시예에 의한 메모리 셀의 구성예를 도시한다. 제1 실시예에서는 입력 단자(tiz) 및 출력 단자(toz)가 L일 때에 이웃의 메모리 셀이 Don't Care인 경우를 나타냈지만, 본 실시예에서는 입력 단자(tix) 및 출력 단자(tox)가 H일 때에 이웃의 메모리 셀이 Don't Care인 경우를 나타낸다.
메모리 셀은 레지스터(501), 매치 회로(502) 및 전달 회로(503)를 구비한다. 레지스터(501) 및 매치 회로(502)는 도 3의 레지스터(301) 및 매치 회로(302)와 동일하다. 전달 회로(503)의 구성을 설명한다. p채널 MOS 트랜지스터(M35)는 게이트가 입력 단자(tix)에 접속되고, 소스가 플러스 전위(vdd)에 접속된다. n채널 MOS 트랜지스터(M36)는 게이트가 입력 단자(tix)에 접속되고, 드레인이 트랜지스터(M35)의 드레인에 접속되고, 소스가 기준 전위(vss)에 접속된다. p채널 MOS 트랜지스터(M31)는 게이트가 트랜지스터(M35)의 드레인에 접속되고, 소스가 플러스 전위(vdd)에 접속된다. p채널 MOS 트랜지스터(M32)는 게이트가 노드(N1)에 접속되고, 소스가 트랜지스터(M31)의 드레인에 접속되고, 드레인이 출력 단자(tox)에 접속된다. n채널 MOS 트랜지스터(M33)는 게이트가 트랜지스터(M35)의 드레인에 접속되고, 드레인이 출력 단자(tox)에 접속되고, 소스가 기준 전위(vss)에 접속된다. n채널 MOS 트랜지스터(M34)는 게이트가 노드(N1)에 접속되고, 드레인이 출력 단자(tox)에 접속되고, 소스가 기준 전위(vss)에 접속된다.
또한, 매치 회로(502)의 트랜지스터(M15)의 게이트는 트랜지스터(M35)의 드레인에 접속된다. 트랜지스터(M15)의 게이트에는 입력 단자(tix) 레벨의 논리 반전 레벨이 인가된다. 즉, 트랜지스터(M15)의 게이트는 도 3의 입력 단자(tiz)에 접속되어 있는 것과 동등하다.
이 메모리 셀의 출력 단자(tox)를 왼쪽 이웃의 메모리 셀의 입력 단자(tix)에 연결시키지만, 여기서는 좌측에 Don't Care가 있는 경우를 상정하여 설명한다. 입력 단자(tix)=H일 때는 트랜지스터(M15)가 오프가 되어, 기억 내용과 검색 데이터의 내용의 일치/불일치에 관계없이 매치 라인(ML)에서 전류가 흐르지 않기 때문에, 매치 라인(ML)이 H가 되어 일치한다. 즉, 자신의 메모리 셀은 Don't Care이다. 입력 단자(tix)=L일 때는 트랜지스터(M15)가 온이 되어, 기억 내용과 검색 데이터에 따라서 일치/불일치를 출력한다. 입력 단자(tix)=H, 노드(N1)=L일 때는 출력 단자(tox)=H가 되고, 왼쪽 이웃의 메모리 셀은 Don't Care가 된다. 입력 단자(tix)=L일 때는 노드(N1)에 관계없이 출력 단자(tox)=L이며, 왼쪽 이웃의 메모리 셀은 Don't Care가 아니라 기억 데이터를 기억한다. 입력 단자(tix)=H, 노드(N1)=H일 때는 출력 단자(tox)=L이 되어 왼쪽 이웃의 메모리 셀은 Don't Care가 아니라 기억 데이터를 기억한다. 본 실시예는 1개의 메모리 셀에 1비트의 레지스터(501)를 설치하면 되기 때문에, 메모리의 총 용량이 도 14의 3진 연상 메모리의 절반으로도 좋고, 불량 발생 확률이 낮아지게 되므로 수율이 향상된다. 또, 1개의 레지스터(501)에 대한 판독/기록을 1회로 할 수 있다.
(제3 실시예)
도 6은 본 발명의 제3 실시예에 의한 메모리 셀의 구성예를 도시한다. 이 메모리 셀은 레지스터(601), 매치 회로(602) 및 전달 회로(603)를 구비한다. 레지스터(601) 및 매치 회로(602)는 도 3의 레지스터(301) 및 매치 회로(302)와 동일하다. 전달 회로(603)의 구성을 설명한다. n채널 MOS 트랜지스터(M51)는 게이트가 노드(N1)에 접속되고, 드레인이 입력 단자(tiz)에 접속되고, 소스가 출력 단자(toz)에 접속된다. p채널 MOS 트랜지스터(M52)는 게이트가 노드(N2)에 접속되고, 소스가 입력 단자(tiz)에 접속되고, 드레인이 출력 단자(toz)에 접속된다. p채널 MOS 트랜지스터(M53)는 게이트가 노드(N1)에 접속되고, 소스가 플러스 전위(vdd)에 접속되고, 드레인이 출력 단자(toz)에 접속된다. 전달 회로(603)는 OR 회로를 구성한다. 이 메모리 셀의 동작은 도 3의 메모리 셀과 동일하다.
본 실시예에서는 전달 회로(603)를 3개의 트랜지스터(M51-M53)로 구성할 수 있어, 메모리 셀을 소형화할 수 있다. 또, 1개의 메모리 셀에 1비트의 레지스터를 설치하면 되기 때문에, 메모리의 총 용량이 도 14의 3진 연상 메모리의 절반으로도 좋으며, 불량 발생 확률이 낮아지게 되므로 수율이 향상된다.
(제4 실시예)
도 7은 본 발명의 제4 실시예에 의한 메모리 셀의 구성예를 도시한다. 이 메모리 셀은 레지스터(701), 매치 회로(702) 및 전달 회로(703)를 구비한다. 레지스터(701) 및 전달 회로(703)는 도 6의 레지스터(601) 및 전달 회로(603)와 동일하다. 매치 회로(702)의 구성을 설명한다. n채널 MOS 트랜지스터(M22)는 게이트가 노드(N1)에 접속되고, 드레인이 비트 라인(blz)에 접속된다. p채널 MOS 트랜지스터(M24)는 게이트가 노드(N2)에 접속되고, 소스가 비트 라인(blz)에 접속되고, 드레인이 트랜지스터(M22)의 소스에 접속된다. n채널 MOS 트랜지스터(M17)는 게이트가 입력 단자(tiz)에 접속되고, 드레인이 매치 라인(ML)에 접속된다. n채널 MOS 트랜지스터(M18)는 게이트가 트랜지스터(M22)의 소스에 접속되고, 드레인이 트랜지스터(M17)의 소스에 접속되고, 소스가 기준 전위(vss)에 접속된다. n채널 MOS 트랜지스터(M21)는 게이트가 노드(N2)에 접속되고, 드레인이 트랜지스터(M18)의 게이트에 접속되고, 소스가 비트 라인(blx)에 접속된다. p채널 MOS 트랜지스터(M23)는 게이트가 노드(N1)에 접속되고, 소스가 트랜지스터(M18)의 게이트에 접속되고, 드레인이 비트 라인(blx)에 접속된다. 이 메모리 셀의 동작은 도 6의 메모리 셀과 동일하다.
도 6의 메모리 셀에서는, 매치 라인(ML)으로부터의 전류를 통과시키는 5개의 트랜지스터(M11-M15)는 동작 속도를 빠르게 하기 위해서 채널 폭을 다른 트랜지스터보다도 크게 할 필요가 있어 면적이 커진다. 본 실시예의 메모리 셀에서는, 매치 라인(ML)으로부터의 전류를 통과시키는 2개의 트랜지스터(M17, M18)만 크게 하면 되므로, 대면적을 필요로 하는 트랜지스터의 수가 적어 면적을 작게 할 수 있다. 또, 1개의 메모리 셀에 1비트의 레지스터를 설치하는 것만으로 좋기 때문에, 메모리의 총 용량이 도 14의 3진 연상 메모리의 절반이면 되므로 불량 발생 확률이 낮아져 수율이 향상된다.
(제5 실시예)
도 8은 본 발명의 제5 실시예에 의한 메모리 셀의 구성예를 도시한다. 이 메모리 셀은 레지스터(801), 매치 회로(802) 및 전달 회로(803)를 구비한다. 이 메모리 셀이 도 7의 메모리 셀과 다른 점을 설명한다. 도 7의 트랜지스터(M23, M24, M52)를 삭제하고, 도 7의 p채널 MOS 트랜지스터(M53) 대신에 n채널 MOS 트랜지스터(M54)를 설치한다. n채널 MOS 트랜지스터(M54)는 게이트가 노드(N2)에 접속되고, 드레인이 플러스 전위(vdd)에 접속되고, 소스가 출력 단자(toz)에 접속된다.
본 실시예에 따르면, 도 7의 메모리 셀에 비하여, 트랜지스터의 수가 적어져 면적을 줄일 수 있다. 또, 매치 회로(802) 및 전달 회로(803)를 n채널 MOS 트랜지스터만으로 구성할 수 있다. 또, 1개의 메모리 셀에 1비트의 레지스터를 설치하면 되기 때문에, 메모리의 총 용량이 도 14의 3진 연상 메모리의 절반으로도 좋고, 불량 발생 확률이 낮아져 수율이 향상된다.
또한, 트랜지스터(M18)의 게이트 전압과 입출력 단자(tiz, toz), 즉 트랜지스터(M17)의 게이트 전압의 하이 레벨 전압이 다른 트랜지스터의 하이 레벨 전압(vdd)보다 낮아지기 때문에, 매치 라인(ML)을 기준 전위(vss)로 구동하는 전류가 약해져, 메모리 셀의 검색 속도가 늦어진다. 그것에 대하여, 도 7의 메모리 셀은 검색 속도를 빨리 할 수 있다.
(제6 실시예)
도 9는 본 발명의 제6 실시예에 의한 메모리 셀 군의 구성예를 도시한다. 상기한 도 6, 도 7 및 도 8의 메모리 셀에서는, 전달 회로(603, 703 및 803)는 신호가 단자(tiz 및 toz) 사이를 통과할 때마다 저항이 증가하므로, 전원이나 신호의 노이즈에 약해지는 경우가 있다. 도 9에 도시한 바와 같이, 수개의 메모리 셀 간격을 두고 입력 단자[tiz(n)]와 출력 단자[toz(n+1)] 사이에 버퍼(901, 902)를 넣음으로써, 신호를 증폭하여, 저항을 줄여 노이즈에 강하게 할 수 있다. 버퍼(901, 902)는 각 메모리 셀 사이에 넣더라도 좋지만, 적어도 2개의 메모리 셀(Xn, Xn-1) 사이에 1개의 버퍼를 넣는 것이 바람직하다.
(제7 실시예)
도 10은 본 발명의 제7 실시예에 의한 메모리 셀 군의 구성예 및 각 메모리 셀의 기억 내용을 나타낸다. 우측단에서부터 임의의 비트수의 메모리 셀을 Don't Care 지정할 수 있다. 이 메모리 셀 군은 교대로 다른 2종류의 메모리 셀을 이용한다.
홀수번째 메모리 셀(X1, X3, X5, …)은 도 11에 도시한 바와 같이, 전달 회로(1103)가 NOR(부정 논리합) 회로로 구성된다. 이 메모리 셀(X1, X3, X5 …)은 입력 단자(tiz)에 L이 입력되면, 자신이 Don't Care임을 나타낸다. 또, 이 메모리 셀(X1, X3, X5 …)은 왼쪽 이웃의 메모리 셀이 Don't Care일 때는 0을 기억하여 출력 단자(tox)에서 H를 출력하고, 왼쪽 이웃의 메모리 셀이 Don't Care가 아닐 때에는 1을 기억하여 출력 단자(tox)에 L을 출력한다. 메모리 셀의 구성은 후에 도 11을 참조하면서 설명한다.
짝수번째 메모리 셀(X2, X4, X6 …)은 도 12에 도시한 바와 같이, 전달 회로(1203)가 NAND(부정 논리곱) 회로로 구성된다. 이 때, NAND 회로의 2 입력은 기억 데이터의 논리 반전 데이터 및 입력 단자(tix)의 데이터이다. 이 메모리 셀(X2, X4, X6 …)은 입력 단자(tix)에 H가 입력되면, 자신이 Don't Care임을 나타낸다. 또, 이 메모리 셀(X2, X4, X6 …)은 왼쪽 이웃의 메모리 셀이 Don't Care일 때는 0를 기억하여 출력 단자(toz)에서 L을 출력하고, 왼쪽 이웃의 메모리 셀이 Don't Care이 아닐 때에는 1을 기억하여 출력 단자(toz)에서 H를 출력한다. 메모리 셀의 구성은 후에 도 12를 참조하면서 설명한다.
메모리 셀의 내부 노드(N1)=H, N2=L일 때를 기억 내용이 0, 내부 노드(N1)=L, N2=H일 때를 1이라 정의한다. 도 10에서는 우측단에서부터 3비트의 메모리 셀(1001)이 Don't Care이며, 그 밖의 메모리 셀(1002)이 Don't Care가 아니라 기억 데이터를 기억하고 있는 경우를 나타내고 있다. 본 실시예는 도 4에 비하여, 홀수번째 메모리 셀(X1, X3, X5 …)의 출력 단자(tox) 및 짝수번째 메모리 셀(X2,X4, X6 …)의 입력 단자(tix)의 논리 레벨(L/H)이 반대로 된다.
도 11은 도 10의 홀수번째 메모리 셀(X1, X3, X5, …)의 구성예를 도시한다. 이 메모리 셀은 레지스터(1101), 매치 회로(1102) 및 전달 회로(1103)를 구비한다. 이 메모리 셀이 도 3의 메모리 셀과 다른 점을 설명한다. 본 실시예에서는 도 3의 트랜지스터(M35, M36)를 삭제하여, 출력 단자(tox)를 트랜지스터(M32)의 드레인에 접속한다. 도 3의 전달 회로(303)는 OR 회로이지만, 도 11의 전달 회로(1103)는 NOR 회로이다.
이 메모리 셀은 입력 단자(tiz)를 우측 이웃의 메모리 셀의 출력 단자(toz)에 접속하고, 출력 단자(tox)를 왼쪽 이웃의 메모리 셀의 입력 단자(tix)에 접속한다. 이 메모리 셀의 동작은 출력 단자(tox)가 도 3의 출력 단자(toz)에 대하여 논리 반전으로 되어 있는 것 이외에는 도 3의 메모리 셀과 동일하다. 도 11의 전달 회로(1103)는 도 3의 전달 회로(303)보다도 트랜지스터를 2개 적게 할 수 있어, 면적을 삭감할 수 있다.
도 12는 도 10의 짝수번째 메모리 셀(X2, X4, X6, …)의 구성예를 도시한다. 이 메모리 셀은 레지스터(1201), 매치 회로(1202) 및 전달 회로(1203)를 구비한다. 이 메모리 셀이 도 11의 메모리 셀과 다른 점을 설명한다. 본 실시예에서는 도 11의 n채널 MOS 트랜지스터(M15) 대신에 p채널 MOS 트랜지스터(M16)를 설치한다. p채널 MOS 트랜지스터(M16)는 게이트가 입력 단자(tix)에 접속된다.
다음에, 전달 회로(1203)에 관해서 설명한다. p채널 MOS 트랜지스터(M42)는 게이트가 입력 단자(tix)에 접속되고, 소스가 플러스 전위(vdd)에 접속되고, 드레인이 출력 단자(toz)에 접속된다. p채널 MOS 트랜지스터(M41)는 게이트가 노드(N1)에 접속되고, 소스가 플러스 전위(vdd)에 접속되고, 드레인이 출력 단자(toz)에 접속된다. n채널 MOS 트랜지스터(M43)는 게이트가 입력 단자(tix)에 접속되고, 드레인이 출력 단자(toz)에 접속된다. n채널 MOS 트랜지스터(M44)는 게이트가 노드(N1)에 접속되고, 드레인이 트랜지스터(M43)의 소스에 접속되고, 소스가 기준 전위(vss)에 접속된다.
전달 회로(1203)는 NAND 회로를 구성한다. NAND 회로의 2 입력은 노드(N1) 및 입력 단자(tix)의 데이터이다. 여기서, 노드(N2)는 메모리 셀의 기억 내용의 상태이며, 노드(N1)에 대하여 논리 반전의 관계에 있다. 즉, NAND 회로의 2 입력은 메모리 셀의 기억 내용의 논리 반전 데이터 및 입력 단자(tix)의 데이터이다.
이 메모리 셀은 입력 단자(tix)를 우측 이웃의 메모리 셀의 출력 단자(tox)에 접속하고, 출력 단자(toz)를 왼쪽 이웃의 메모리 셀의 입력 단자(tiz)에 접속한다. 본 실시예에서는 입력 단자(tix)가 H일 때에 자신의 메모리 셀이 Don't Care임을 나타낸다. 또, 이 메모리 셀은 왼쪽 이웃의 메모리 셀이 Don't Care일 때는 0을 기억하여 출력 단자(toz)에서 L을 출력하고, 왼쪽 이웃의 메모리 셀이 Don't Care가 아닐 때에는 1을 기억하여 출력 단자(toz)에서 H를 출력한다. 도 12의 전달 회로(1203)는 도 3의 전달 회로(303)보다도 트랜지스터의 수를 2개 적게 할 수 있어, 면적을 삭감할 수 있다.
본 실시예에서는 도 10에 도시한 바와 같이, 도 11의 메모리 셀 및 도 12의 메모리 셀이 교대로 접속된다. 도 11 및 도 12의 메모리 셀은 함께, 도 3의 메모리셀에 비해서 트랜지스터의 수가 2개 적기 때문에, 면적을 작게 할 수 있다. 또, 본 실시예는 도 6∼도 8의 메모리 셀에 비해서, 입출력 신호와 전원 사이의 저항이 작아 노이즈에 강하다.
3진 연상 메모리에서는 대부분의 경우에 있어서 데이터의 길이가 서로 다른 기억 워드와 검색 워드를 비교한다. 그 때에 Don't Care 지정이 이용된다. Don't Care 부분은 기억 워드 또는 검색 워드의 우측(/좌측) 단부에 고정으로 위치하는 경우가 대부분이다.
본 실시예에서는 n 비트의 기억 워드 내의 Don't Care 부분을 기억 워드의 우측(/좌측)의 임의의 수 비트로 한정한다. 그 기억 워드를 나타내기 위해서 n 비트의 2치의 메모리 셀 군 및 1비트의 메모리 셀을 구비한다. n 비트 메모리 셀 군의 가장 우측(/좌측)의 메모리 셀의 1비트가 Don't Care인지의 여부는 n 비트의 메모리 셀 군 이외에 추가한 1비트의 메모리 셀에 의해서 결정된다. 그 1비트의 메모리 셀의 기억 영역에는 그 좌측(/우측) 이웃의 메모리 셀이 Don't Care인지의 여부를 기록한다. 자신의 비트가 Don't Care였을 때는 그 메모리 셀의 1비트의 기억 영역에 그 좌측(/우측) 이웃의 비트가 Don't Care인지의 여부를 기록한다. 이것을 이웃의 비트에 관해서 반복하면 된다.
메모리 셀에서는, 우측(/좌측) 이웃의 메모리 셀로부터 입력된 신호에 의해서 그 메모리 셀이 Don't Care인지의 여부를 전환하여, 그 입력된 신호와 셀의 기억 내용을 OR 혹은 NAND 혹은 NOR 혹은 AND(논리곱)한 결과를 좌측(/우측) 이웃의 메모리 셀에 전달하면 된다.
또, 이 메모리 셀을 가로로 이을 때에, 수 메모리 셀마다 출력 신호와 입력 신호 사이에 버퍼 회로를 이용하여도 좋다. 혹은, 수 메모리 셀마다 게이트 수신부(gate receipt)의 OR 혹은 AND를 이용한 메모리 셀을 사용하여도 좋다.
본 실시예의 효과를 설명한다. n 비트의 기억 워드 내의 Don't Care 부분을 기억 워드의 우측(/좌측)의 임의의 수 비트로 한정한다. 우측(/좌측)단의 1비트의 메모리 셀(X0)이 0(/1)이었을 때는 그 좌측(/우측) 이웃의 메모리 셀(X1)로부터 맨 처음에 1(/0)을 기억하고 있는 메모리 셀까지의 비트 열을 Don't Care의 데이터, 그 좌측(/우측) 이웃에서 좌측(/우측)단까지의 메모리 셀을 Don't Care가 아닌 기억 데이터로 한다. 우측(/좌측)단의 메모리 셀(X0)이 1(/0)이었을 때는 그 좌측(/우측) 이웃에서 좌측(/우측)단까지를 Don't Care가 아닌 기억 데이터로 한다. 도 14의 메모리 셀을 이용한 연상 메모리는 2n 비트의 전송 레이트가 필요하지만, 본 실시예의 연상 메모리는 판독/기록을 n+1 비트로 거의 반감할 수 있어, 판독/기록 시간의 단축 혹은 비트 라인 갯수의 삭감이 가능하게 된다.
또, 각 메모리 셀은 1비트를 기억하는 레지스터를 설치하여 반도체 칩의 총 메모리 용량을 축소할 수 있다. 또한, 면적이 작은 전달 회로를 이용함으로써 메모리 셀 자체의 축소도 가능하게 된다.
이 전달 회로를 트랜지스터로 구성하는 방법은 몇 종류를 생각할 수 있지만, 필요 면적이 적은 회로 중에는 회로를 통과할 때마다 출력 신호와 전원 사이의 저항이 커져 노이즈에 약해지는 회로도 있다. 그와 같은 회로를 이용할 때는, 수 메모리 셀마다 출력 신호와 입력 신호 사이에 버퍼 상당의 회로를 삽입함으로써, 전원과 출력 신호 사이의 저항을 줄여 노이즈에 강하게 할 수 있다. 혹은, 수 메모리 셀마다 게이트 수신부의 OR 혹은 AND를 이용한 메모리 셀을 사용하여 전원과 출력 신호 사이의 저항을 줄여도 좋다.
또, 도 1의 (b)에서, 메모리 셀(X0)은 메모리 셀(X1-X3)과 동일한 구성으로 하여도 좋다. 메모리 셀(X0-X3)을 동일한 구성으로 함으로써, 회로 패턴의 대칭성이 향상되기 때문에, 설계가 용이하게 되어 동작이 안정적이게 된다.
이상 설명한 바와 같이, 본 발명에 따르면, 3진 연상 메모리의 메모리 셀 사이즈의 축소, 수율 향상, 메모리 셀에 대한 판독/기록 시간 단축 및/또는 비트 라인 갯수의 삭감이 가능해진다.
또한, 상기 실시예는 모두 본 발명을 실시하는 데 따른 구체화의 예를 나타낸 것에 지나지 않으며, 이들에 의해서 본 발명의 기술적 범위가 한정적으로 해석되어서는 안 된다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징에서 일탈하지 않고, 여러 가지 형태로 실시할 수 있다.
본 발명의 실시예는 예컨대 다음과 같이 여러 가지의 적용이 가능하다.
(부기 1) 자신의 메모리 셀이 Don't Care가 아닐 때에는 기억 데이터를 기억하고, 자신의 메모리 셀이 Don't Care일 때는 이웃의 메모리 셀이 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억하는 복수의 제1 메모리 셀을 포함하는 메모리 셀 군과,
상기 메모리 셀 군을 선택하기 위해서 상기 메모리 셀 군 내의 제1 메모리 셀에 접속되는 워드 라인과,
상기 복수의 제1 메모리 셀에 검색 데이터를 공급하기 위해서 상기 복수의 제1 메모리 셀에 접속되는 복수의 비트 라인과,
상기 메모리 셀 군에 접속되어, 상기 기억 데이터와 상기 검색 데이터가 동일한지의 여부를 나타내는 매치 데이터를 출력하기 위한 매치 라인과,
상기 메모리 셀 군과 함께 상기 워드 라인에 접속되어, 상기 메모리 셀 군 내의 최단(最端)의 제1 메모리 셀이 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억하는 제2 메모리 셀과,
상기 제2 메모리 셀에 기억되어 있는 Don't Care 데이터를 상기 최단의 제1 메모리 셀에 전달하기 위해서 상기 제2 메모리 셀과 상기 최단의 제1 메모리 셀을 접속하는 제1 Don't Care 데이터 전달 라인과,
상기 복수의 제1 메모리 셀 사이에서 Don't Care 데이터를 전달하기 위해서 상기 복수의 제1 메모리 셀을 직렬로 접속하는 제2 Don't Care 데이터 전달 라인을 구비하며,
상기 최단의 제1 메모리 셀은 상기 제1 Don't Care 데이터 전달 라인에 의해 전달되는 Don't Care 데이터 및 자신의 메모리 셀에 기억되어 있는 Don't Care 데이터 양방이 Don't Care를 나타낼 때에는 이웃의 제1 메모리 셀이 Don't Care임을 나타내는 Don't Care 데이터를 상기 이웃의 제1 메모리 셀에 전달하는 제1 전달 회로를 포함하고,
상기 최단 이외의 제1 메모리 셀은 상기 제2 Don't Care 데이터 전달 라인에 의해 전달되는 Don't Care 데이터 및 자신의 메모리 셀에 기억되어 있는 Don'tCare 데이터 양방이 Don't Care를 나타낼 때에는 이웃의 제1 메모리 셀이 Don't Care임을 나타내는 Don't Care 데이터를 상기 이웃의 제1 메모리 셀에 전달하는 제2 전달 회로를 포함하는 연상 메모리.
(부기 2) 상기 복수의 제1 메모리 셀은 최단에서부터 연속되는 메모리 셀이 Don't Care가 되도록 Don't Care 데이터를 기억할 수 있는 부기 1에 기재한 연상 메모리.
(부기 3) 상기 제1 및 제2 전달 회로는 각각 상기 제1 또는 제2 Don't Care 데이터 전달 라인에 의해 전달되는 Don't Care 데이터 및 상기 제1 메모리 셀에 기억되는 Don't Care 데이터를 입력하여, 이웃의 제1 메모리 셀에 Don't Care 데이터를 출력하는 논리 회로인 부기 1 기재한 연상 메모리.
(부기 4) 상기 메모리 셀 군은 Don't Care가 아닌 모든 제1 메모리 셀의 기억 데이터와 검색 데이터가 일치했을 때에 일치를 나타내는 매치 데이터를 상기 매치 라인에 출력하는 부기 1 기재한 연상 메모리.
(부기 5) 상기 각 제1 메모리 셀은 자기가 Don't Care가 아닐 때에는 상기 매치 라인에 접속하고, 자기가 Don't Care일 때는 상기 매치 라인으로부터 분리하기 위한 스위치를 포함하는 부기 4에 기재한 연상 메모리.
(부기 6) 상기 각 제1 메모리 셀의 스위치는 자신의 메모리 셀이 Don't Care가 아닌 경우에 있어서, 상기 기억 데이터와 상기 검색 데이터가 일치하지 않을 때에는 기준 전위를 상기 매치 라인에 접속하고, 상기 기억 데이터와 상기 검색 데이터가 일치할 때에는 기준 전위를 상기 매치 라인으로부터 분리하는 부기 5에 기재한 연상 메모리.
(부기 7) 상기 제2 Don't Care 전달 라인에 접속되는 적어도 하나의 버퍼를 더 구비한 부기 1에 기재한 연상 메모리.
(부기 8) 상기 제1 및 제2 전달 회로는 각각 상기 제1 및 제2 Don't Care 전달 라인이 게이트에 접속되는 트랜지스터를 포함하는 부기 1에 기재한 연상 메모리.
(부기 9) 상기 복수의 제1 메모리 셀의 배열 순서에 있어서, 홀수번째의 제1 메모리 셀 내의 제1 또는 제2 전달 회로가 NAND 회로이며 또한 짝수번째의 제1 메모리 셀 내의 제1 또는 제2 전달 회로가 NOR 회로, 또는 홀수번째의 제1 메모리 셀 내의 제1 또는 제2 전달 회로가 NOR 회로이며 또한 짝수번째의 제1 메모리 셀 내의 제1 또는 제2 전달 회로가 NAND 회로인 부기 1에 기재한 연상 메모리.
(부기 10) 상기 제2 메모리 셀이 상기 최단의 제1 메모리 셀이 Don't Care가 아님을 나타내는 Don't Care 데이터를 기억할 때에는 상기 메모리 셀 군 내의 모든 제1 메모리 셀은 자기가 Don't Care가 아니라고 판단하는 부기 1에 기재한 연상 메모리.
(부기 11) 상기 비트 라인은 상기 제1 메모리 셀에 검색 데이터 또는 Don't Care 데이터를 공급할 수 있고,
상기 메모리 셀 군은 상기 비트 라인을 통해 검색 데이터가 공급된 모든 제1 메모리 셀의 기억 데이터와 상기 검색 데이터가 일치했을 때에 일치를 나타내는 매치 데이터를 상기 매치 라인에 출력하는 부기 1에 기재한 연상 메모리.
(부기 12) 상기 비트 라인은 제1 및 제2 비트 라인을 포함하고,
상기 제1 및 제2 비트 라인은 기억 데이터를 공급할 때에는 서로 반전하는 2치 데이터를 상기 제1 메모리 셀에 공급하고, Don't Care 데이터를 공급할 때에는 서로 동일한 2치 데이터를 상기 제1 메모리 셀에 공급하는 부기 11에 기재한 연상 메모리.
(부기 13) 또한, 상기 워드 라인을 선택하여 상기 비트 라인을 통해 상기 제1 메모리 셀에 대하여 데이터를 판독 및 기록할 수 있는 판독/기록 컨트롤러를 구비하는 부기 1에 기재한 연상 메모리.
(부기 14) 또한, 상기 판독/기록 컨트롤러는 상기 제1 메모리 셀 외에, 상기 제2 메모리 셀에 대하여도 판독 및 기록할 수 있는 부기 13에 기재한 연상 메모리.
(부기 15) 자신의 메모리 셀이 Don't Care가 아닐 때에는 기억 데이터를 기억하고, 자신의 메모리 셀이 Don't Care일 때는 이웃의 메모리 셀이 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억하는 레지스터와,
한쪽 이웃의 메모리 셀로부터 전달되는 Don't Care 데이터 및 자신의 메모리 셀에 기억되어 있는 Don't Care 데이터 양방이 Don't Care를 나타낼 때에는 다른 쪽 이웃의 메모리 셀이 Don't Care임을 나타내는 Don't Care 데이터를 상기 다른 쪽 이웃의 메모리 셀에 전달하는 전달 회로와,
상기 레지스터에 기억되어 있는 기억 데이터와 외부에서 공급되는 검색 데이터가 일치했을 때에 일치를 나타내는 매치 데이터를 출력하는 매치 회로를 구비한 연상 메모리의 메모리 셀.
이상 설명한 바와 같이, 레지스터는 기억 데이터 또는 Don't Care 데이터 중 어느 하나를 기억하기 때문에, 기억 데이터 및 Don't Care 데이터의 양방을 기억하기 위한 2개의 레지스터를 설치할 필요가 없다. 메모리 셀에는 1개의 레지스터를 설치하면 되기 때문에, 메모리의 총 기억 용량이 작아지고 불량 발생 확률이 낮아지므로 수율이 향상된다. 또한, 메모리 셀 및 그것을 포함하는 연상 메모리를 소형화할 수 있다. 또, 메모리 셀에는 1개의 레지스터를 설치하면 되기 때문에, 이 1개의 레지스터의 판독/기록이 1회에 이루어 질 수 있다. 즉, 메모리 셀에 대한 판독/기록 시간 단축 및 비트 라인 갯수를 삭감할 수 있다.

Claims (10)

  1. 자신의 메모리 셀이 Don't Care가 아닐 때에는 기억 데이터를 기억하고, 자신의 메모리 셀이 Don't Care일 때에는 이웃의 메모리 셀이 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억하는 복수의 제1 메모리 셀을 포함하는 메모리 셀 군과,
    상기 메모리 셀 군을 선택하기 위해서 상기 메모리 셀 군 내의 제1 메모리 셀에 접속되는 워드 라인과,
    상기 복수의 제1 메모리 셀에 검색 데이터를 공급하기 위해서 상기 복수의 제1 메모리 셀에 접속되는 복수의 비트 라인과,
    상기 메모리 셀 군에 접속되어, 상기 기억 데이터와 상기 검색 데이터가 동일한지의 여부를 나타내는 매치 데이터를 출력하기 위한 매치 라인과,
    상기 메모리 셀 군과 함께 상기 워드 라인에 접속되어, 상기 메모리 셀 군 내의 최단(最端)의 제1 메모리 셀이 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억하는 제2 메모리 셀과,
    상기 제2 메모리 셀에 기억되어 있는 Don't Care 데이터를 상기 최단의 제1 메모리 셀에 전달하기 위해서 상기 제2 메모리 셀과 상기 최단의 제1 메모리 셀을 접속하는 제1 Don't Care 데이터 전달 라인과,
    상기 복수의 제1 메모리 셀 사이에서 Don't Care 데이터를 전달하기 위해 상기 복수의 제1 메모리 셀을 직렬로 접속하는 제2 Don't Care 데이터 전달 라인을구비하고,
    상기 최단의 제1 메모리 셀은 상기 제1 Don't Care 데이터 전달 라인에 의해 전달되는 Don't Care 데이터 및 자신의 메모리 셀에 기억되어 있는 Don't Care 데이터 양방이 Don't Care를 나타낼 때에는 이웃의 제1 메모리 셀이 Don't Care임을 나타내는 Don't Care 데이터를 상기 이웃의 제1 메모리 셀에 전달하는 제1 전달 회로를 포함하며,
    상기 최단 이외의 제1 메모리 셀은 상기 제2 Don't Care 데이터 전달 라인에 의해 전달되는 Don't Care 데이터 및 자신의 메모리 셀에 기억되어 있는 Don't Care 데이터 양방이 Don't Care를 나타낼 때에는 이웃의 제1 메모리 셀이 Don't Care임을 나타내는 Don't Care 데이터를 상기 이웃의 제1 메모리 셀에 전달하는 제2 전달 회로를 포함하는 연상 메모리.
  2. 제1항에 있어서, 상기 메모리 셀 군은 Don't Care가 아닌 모든 제1 메모리 셀의 기억 데이터와 검색 데이터가 일치했을 때에 일치를 나타내는 매치 데이터를 상기 매치 라인에 출력하는 것인 연상 메모리.
  3. 제2항에 있어서, 상기 각 제1 메모리 셀은 자신이 Don't Care가 아닐 때에는 상기 매치 라인에 접속하고, 자신이 Don't Care일 때에는 상기 매치 라인으로부터 분리하기 위한 스위치를 포함하는 것인 연상 메모리.
  4. 제3항에 있어서, 상기 각 제1 메모리 셀의 스위치는 자신의 메모리 셀이 Don't Care가 아닌 경우에 있어서, 상기 기억 데이터와 상기 검색 데이터가 일치하지 않을 때에는 기준 전위를 상기 매치 라인에 접속하고, 상기 기억 데이터와 상기 검색 데이터가 일치할 때에는 기준 전위를 상기 매치 라인으로부터 분리하는 것인 연상 메모리.
  5. 제1항에 있어서, 상기 제2 Don't Care 전달 라인에 접속되는 적어도 하나의 버퍼를 더 구비한 것인 연상 메모리.
  6. 제1항에 있어서, 상기 제1 및 제2 전달 회로는 각각 상기 제1 및 제2 Don't Care 전달 라인이 게이트에 접속되는 트랜지스터를 포함하는 것인 연상 메모리.
  7. 제1항에 있어서, 상기 복수의 제1 메모리 셀의 배열 순서에 있어서, 홀수번째의 제1 메모리 셀 내의 제1 또는 제2 전달 회로가 NAND 회로이며, 또한 짝수번째의 제1 메모리 셀 내의 제1 또는 제2 전달 회로가 NOR 회로, 또는 홀수번째의 제1 메모리 셀 내의 제1 또는 제2 전달 회로가 NOR 회로이며, 또한 짝수번째의 제1 메모리 셀 내의 제1 또는 제2 전달 회로가 NAND 회로인 것인 연상 메모리.
  8. 제1항에 있어서, 상기 비트 라인은 상기 제1 메모리 셀에 검색 데이터 또는 Don't Care 데이터를 공급할 수 있고,
    상기 메모리 셀 군은 상기 비트 라인을 통해 검색 데이터가 공급된 모든 제1 메모리 셀의 기억 데이터와 상기 검색 데이터가 일치했을 때에 일치를 나타내는 매치 데이터를 상기 매치 라인에 출력하는 것인 연상 메모리.
  9. 제8항에 있어서, 상기 비트 라인은 제1 및 제2 비트 라인을 포함하고,
    상기 제1 및 제2 비트 라인은 기억 데이터를 공급할 때에는 서로 반전되는 2치 데이터를 상기 제1 메모리 셀에 공급하고, Don't Care 데이터를 공급할 때에는 서로 동일한 2치 데이터를 상기 제1 메모리 셀에 공급하는 것인 연상 메모리.
  10. 자신의 메모리 셀이 Don't Care가 아닐 때에는 기억 데이터를 기억하고, 자신의 메모리 셀이 Don't Care일 때에는 이웃의 메모리 셀이 Don't Care인지의 여부를 나타내는 Don't Care 데이터를 기억하는 레지스터와,
    한쪽 이웃의 메모리 셀로부터 전달되는 Don't Care 데이터 및 자신의 메모리 셀에 기억되어 있는 Don't Care 데이터 양방이 Don't Care를 나타낼 때에는 다른 쪽 이웃의 메모리 셀이 Don't Care임을 나타내는 Don't Care 데이터를 상기 다른 쪽 이웃의 메모리 셀에 전달하는 전달 회로와,
    상기 레지스터에 기억되어 있는 기억 데이터와 외부로부터 공급되는 검색 데이터가 일치했을 때에 일치를 나타내는 매치 데이터를 출력하는 매치 회로를 구비하는 연상 메모리의 메모리 셀.
KR1020020017712A 2001-11-16 2002-04-01 연상 메모리 및 그 메모리 셀 KR20030039989A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00352203 2001-11-16
JP2001352203A JP2003157677A (ja) 2001-11-16 2001-11-16 連想メモリ及びそのメモリセル

Publications (1)

Publication Number Publication Date
KR20030039989A true KR20030039989A (ko) 2003-05-22

Family

ID=19164413

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020017712A KR20030039989A (ko) 2001-11-16 2002-04-01 연상 메모리 및 그 메모리 셀

Country Status (6)

Country Link
US (1) US6654269B2 (ko)
EP (1) EP1313105A1 (ko)
JP (1) JP2003157677A (ko)
KR (1) KR20030039989A (ko)
CN (1) CN1182582C (ko)
TW (1) TW544865B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6879532B1 (en) 2002-04-10 2005-04-12 Integrated Device Technology, Inc. Content addressable and random access memory devices having high-speed sense amplifiers therein with low power consumption requirements
JP2007508653A (ja) * 2003-10-11 2007-04-05 スパンス ロジック インコーポレイテッド 高速テーブルルックアップ用メモリおよび低消費電力機構
CN102411995B (zh) * 2011-11-22 2014-03-12 中国科学院声学研究所 内容可寻址存储器存储单元匹配线的检测电路和方法
EP3149546B1 (en) * 2015-02-03 2019-04-10 Huawei Technologies Co. Ltd. Time register
KR20180123610A (ko) * 2017-05-08 2018-11-19 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422838A (en) * 1993-10-25 1995-06-06 At&T Corp. Content-addressable memory with programmable field masking
US6163473A (en) * 2000-02-02 2000-12-19 Hewlett-Packard Company Memory for storing encoded mask and data bits

Also Published As

Publication number Publication date
JP2003157677A (ja) 2003-05-30
CN1182582C (zh) 2004-12-29
TW544865B (en) 2003-08-01
US20030095425A1 (en) 2003-05-22
US6654269B2 (en) 2003-11-25
EP1313105A1 (en) 2003-05-21
CN1420564A (zh) 2003-05-28

Similar Documents

Publication Publication Date Title
TW445410B (en) Method and apparatus for performing a read next highest priority match instruction in a content addressable memory device
KR100633815B1 (ko) 판독 시 및 대기 시에 있어서의 소비 전력을 저감하는것이 가능한 반도체 기억 장치
US6519192B2 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
KR101052812B1 (ko) 감소된 매치라인 용량을 위한 터너리 내용 주소화 메모리셀
KR100373849B1 (ko) 어소시어티브 캐시 메모리
US6707692B2 (en) Content addressable memory device capable of being used as binary CAM device or as ternary CAM device and structure method therefor
JP2009009695A (ja) Ｃａｍ、ｃａｍ内で使用するためのダミー一致線チェーン、およびコアセル
KR100680520B1 (ko) 프리셋 스위치를 갖는 멀티-포트 메모리 셀
US20050002215A1 (en) Multiport semiconductor memory device capable of sufficiently steadily holding data and providing a sufficient write margin
US6389524B1 (en) Decoding device with associative memory permitting variable-length keyword comparisons
US6549470B2 (en) Small signal, low power read data bus driver for integrated circuit devices incorporating memory arrays
US7974126B2 (en) Semiconductor memory device including write selectors
US5745401A (en) High-speed programmable read only memory
KR20030039989A (ko) 연상 메모리 및 그 메모리 셀
US20020080665A1 (en) Content addressable memory having data width extension capability
US20060250833A1 (en) High performance and low area write precharge technique for CAMs
US20050083719A1 (en) Semiconductor memory device used for cache memory
US6747886B1 (en) Content addressable memory with shifted enable signal
US6580628B2 (en) Associative memory
JP3110585B2 (ja) 半導体メモリ
JP2004192695A (ja) 連想メモリ装置
US6621728B2 (en) Method of writing a four-transistor memory cell array
JP3583800B2 (ja) 連想メモリ
JP3359932B2 (ja) プログラマブル・ロジック・ユニット回路及びプログラマブル・ロジック回路
JPH08273399A (ja) メモリ

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid