TW544865B - Association memory and memory cell thereof - Google Patents

Description

相關申請案參考資料 本案係以於2001年11月16提出申請之日本專利申請案 第2001-352203號作為依據，並主張此申請案之優先權， 同時將該申請案之内容包含於此處作為參考之用。 發明背景 發明領域 本發明係有關可將其間之每一記憶體晶胞設定為「不 理㈢」狀悲之相聯記憶體及使用於此相聯記憶體内之記憶 體晶胞。 相關技藝說明 相聯記憶體係-種半導體元件，其中一搜尋字被輸入 且-對應儲存項目被搜尋以藉此發出其位址。相聯記憶體 有兩種習知型式，一種係二進位相聯記憶體，且另一種係 三進位相聯記憶體。二進位相聯記憶體並未對每一儲存字 具有不理會功能。二進位相聯記憶體搜尋完全匹配搜尋字 之儲存字而後輸出其位址。三進位相聯記憶體可將儲存字 之部份位元指定為不理會狀態，使得儲存字之衫部份被 假定為匹配而不管搜尋字。 第13圖係傳統二進位相聯記憶體之記憶體晶胞電路 圖。下文將解釋於此二進位相聯記憶體内執行搜尋時，記 憶體晶胞之操作。在節點N1/N2，儲存有高位準（下文將 以「H」表示）/低位準（下文將以「L」表示）或l/h。當進 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 544865 A7 ^^^- B7 五、發明説明（2 ) 行搜尋時，字線被設定為WL=L，且給予位元線blz/blx搜 尋資料。在位元線為blz/blx=H/L且節點N1/N2=H/L、或位 元線blz/blx=L/H且節點N1/N2=L/H被給予的狀態（匹配狀 態）中，電流並未由匹配線ML傳遞至參考電位vss(接地）， 使得匹配線ML之目前電位並未改變。在位元線blz/blx=L/H 且節點N1/N2=H/L、或位元線blz/blx=H/L且節點 Nl/N2=L/H被給予的狀態（不匹配狀態）中，電流由匹配線 Ml傳遞至參考電位vss(接地），使得匹配線ML之目前電位 降低。當此等記憶體晶胞之數目相當於記錄字之數目十， 此等記憶體晶胞被連接至配對線ML。當字之所有記憶體 晶胞匹配時，匹配線ML之電位並未改變。即使僅有一記 憶體晶胞未匹配，匹配線ML之電位將減少。儲存字與搜 尋字間之一致係藉由判定電位而搜尋。 第14圖係傳統三進位相聯記憶體之記憶體晶胞電路 圖。一般而言，三進位相聯記憶體可以令市場迫切需求之 較少之命令數目搜尋要求位址。當於三進位相聯記憶體執 行搜尋時，記憶體晶胞之操作將說明如下。記憶體晶胞包 含兩個暫存器以儲存0、1及不理會等三種狀態，及讀取/ 寫入電晶體M01至M06、及M61至M64。供比較用之儲存 資料係儲存於一暫存器M01及M04，且用以指示其是否處 於不理會狀態之不理會資料係儲存於另一暫存器M61及 M64。當其係處於不理會狀態時，此等節點為N3/N4=L/H， 且當其非處於不理會狀態時，此等節點為N3/N4=H/L。當 處於不理會狀態時，電晶體Μ1 5被設定為截止以產生匹配 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） (請先閲讀背面之注意事項再填寫本頁) -、可| f 記 生 或

0— (請先閲讀背面之注意事項再填寫本頁) 、!' Φ! 544865 五、發明説明（3 ) 狀態不管搜尋資料。當非處於不理會狀態時，電晶體M15 被設定為導通以產生與二進位相聯記憶體相同之操作。 此，由於電阻器副1至M64、讀取/寫入電晶體M65至 M66、及電晶體M15之故’記憶體晶胞具有較二進位相聯 記憶體更大之尺寸之缺點。相較於二進位相聯記憶體，: 於資料之2位元被要求儲存於記憶體内，故其需準備兩倍 數目之位元線biz及blx以供讀取/寫入用，或花費兩俨2 數以供讀取/寫入用。更詳而言之，相較於二進位相聯 憶體，三進位相聯記憶體要求兩倍記憶體容量，因此產 導致低良率之高故障可能性。 因此’相較於具有㈣儲存容量之二進位相聯記憶 體，二進位相聯記憶體具有因為供記憶體晶胞用之區域增 加或良率降低所造成之價格增加、讀取/寫入次數增加曰 匯流排數目增加等缺點。 9 發明概要 本發明之一目的係在於減少三進位相聯記憶體之記憶 體尺寸、改進良率、減少記憶體晶胞之讀取/寫入次數、 及/或減少位元線之數目。 根據本發明之-態樣，其設有包含暫存器、傳輸電路 及匹配電之三進位相聯記憶體之記憶體晶胞。當特定記憶 體晶胞並非處於不理會狀態時，此暫存器儲存儲存資料了 且當特定記憶體晶胞係處於不理會狀態時，此暫存器儲存 指不相鄰記憶體晶胞是否係處於不理會狀態之不理會資子 本紙張尺(_ Μ規格⑵〇謂公釐） 544865 A7 I-~-~ -—__ 五、發明説明（4 ) --- _ $由此等相鄰#憶體晶胞其中之-所傳送之不理會資 似儲存於特定記憶體晶胞之不理會資料兩者指示不理會 Μ時，傳輸電路將指示相鄰記憶體晶胞中之另一者係處 2不理會狀態之不理會資料傳送至相鄰記憶體晶胞中之另 1。當儲存於暫存器之儲存龍與由外部供給之搜尋資 ’料匹配時’匹配電路輸出指示匹配狀態之匹配資料。 胃Λ暫存H儲存所有儲存資料或不理會資料，因此無須 提供二暫存器以儲存儲存資料與不理會資料兩者。由於一 暫存器需被用以提供於記憶體晶胞，因此所要求之記憶體 之總儲存容量變小，因此降低故障可能性，使得良率增加。 除此之外，記憶體晶胞及其相聯記憶體可被小型化。更詳 而言之，由於記憶體晶胞被要求僅設有一暫存器，此暫存 器所執行之讀取/寫入可同時達成。換言之，可達成記憶 體晶胞之讀取/寫入次數之減少及位元線數目之減少。 圖式簡要說明 苐1A及1B圖係顯示根據本發明之第一實施例之三進 位相聯記憶體的組態釋例的方塊圖； 第2圖係顯示最外側記憶體晶胞之組態釋例之電路 圖； 第3圖係顯示記憶體晶胞組群内之記憶體晶胞之組態 釋例的電路圖； 第4圖係顯示記憶體晶胞組群之組態及每一記憶體晶 胞之儲存内容的圖； 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） Ί !' 訂 Aw. (請先閲讀背面之注意事項再填寫本頁) 544865 B7 五、發明説明（5 ) 第5圖係顯示根據本發明之第二實施例之記憶體晶胞 的組態釋例的電路圖； (請先閲讀背面之注意事項再填寫本頁) 第6圖係顯示根據本發明之第三實施例之記憶體晶胞 的組態釋例的電路圖； 第7圖係顯示根據本發明之第四實施例之記憶體晶胞 的組態釋例的電路圖； 第8圖係顯示根據本發明之第五實施例之記憶體晶胞 的組態釋例的電路圖； 第9圖係根據本發明之第六實施例之記憶體晶胞組群 的組態釋例； 第10圖係顯示根據本發明之第七實施例之記憶體晶胞 組群及每一記憶體晶胞之儲存内容的圖； 第11圖係顯示第10圖所示之記憶體晶胞組群之奇數記 憶體晶胞的組態釋例的電路圖； 第12圖係顯示第i 〇圖所示之記憶體晶胞組群之偶數記 憶體晶胞的組態釋例的電路圖； 第13圖係傳統二進位相聯記憶體之記憶體晶胞的電路 圖； 第14圖係傳統三進位相聯記憶體之記憶體晶胞的電路 圖； 較佳實施例之詳細說明 【第一實施例】 第1A圖顯示根據本發明之第一實施例之三進位相聯 本紙張尺度適财_緖準（CNS) A4規格⑵QX297公楚） 544865 A7 I~ --—-____ 五、發明説明（6 ) 記憶體的組態釋例。數個記憶體晶胞係排置於記憶體晶胞 磁心102之二維矩陣内之數個字線WL與數個位元線blz及 blx之父叉點上。第1B圖顯示連接至此等字線界乙其中之一 者之數個做為記憶體晶胞磁心1〇2之一部份的記憶體晶胞 X〇至Χ3。舉例而言，此等記憶體晶胞X0至X3係靜態隨機 存取記憶體（SRAM)。 讀取/寫入控制器i 05輸入由外部而來之命令u丨以控 制對記憶體晶胞磁心i 〇2之讀取及寫入。當讀取/寫入控 制器105輸入讀取命令lu時，一讀取位址被輸出至字解碼 器101。字解碼器1〇1將讀取位址解碼並選擇字線WL。記 憶體晶胞磁心102將記憶體晶胞χ〇至X3内之對應於選擇字 線WL之儲存資料輸出至位元線blz及blx。位元線Μζ及Μχ 係彼此反轉之二值資料。根據位元線blz& blx，位元線感 | 測放大器1 06將讀取儲存資料1 1 3輸出至外部。 當讀取/寫入控制器105輸入寫入命令111時，一寫入 位址被輸出至字解碼器101。字解碼器1〇1將寫入位址解碼 並選擇字線WL。位元線寫入放大器1〇7將由外部輸入之寫 入資料103輸出至位元線blz及blx。位元線blz及blx係彼此 反轉之二維資料。在記憶體晶胞磁心102中，位元線blz及 blx之寫入資料被寫入對應於選擇字線WL之記憶體晶胞χ〇 至X3。 搜尋控制器109輸入由外部而來之搜尋命令丨丨4。在搜 哥中’不理會狀態可被指定為搜尋字之一部份。換言之， 指定不理會狀態之記憶體晶胞被假定為匹配，且僅有未指 本紙張尺度適用中國國家標準（qsjS ) A4規格（210X297公爱） …：I……：t…： (請先閱讀背面之注意事項再填寫本頁) 、可| 544865 A7 -----------— B7 五、發明説明（7 ) '~ ---!— 定不理會狀態之記悚髀曰 ^ U餵曰θ胞被判定，無論搜尋資料與儲存 資料是否彼此-致。供不理會狀態用之模式可使用命令ιΐ4 力乂選擇舉例而言，由左端或右端起之預定數目記憶體 晶胞可被指定為不理會。 搜哥子控制器1〇8藉由搜尋字112及命令ιΐ4根據不理 會模^對位元線blz及blx指定搜尋字及此不理會模式。具 體而言，當未處於不理會狀態時，搜尋字控制器108將彼 此不同之一值搜尋資料輸出至位元線此及他，且當處於 不理會狀態時，輸出「L」至位元線biz及blx兩者。經由 匹配線ML，匹配線感測放大器103被連接至記憶體晶胞磁 〜102，並上拉匹配線ML。在記憶體晶胞磁心丨中，搜 尋字與儲存資料匹配之記憶體晶胞組群之匹配線ml得到 Η位準，且搜尋字未與儲存資料匹配之記憶體晶胞組群之 匹配線ML得到L位準。位址編碼器1〇4根據處狀態之 匹配線ML編碼並輸出儲存搜尋字之位址115至外部。 一進位相聯記憶體藉由如上所述之外部命令1 1 4指定 不理會模式。除此之外，三進未相聯記憶體允許每一記憶 體晶胞可用於儲存，無論此記憶體晶胞是否係處於不理會 狀態。亦即，每一記憶體晶胞包括三種狀態：〇、1及不理 會狀悲。不理會所指定之記憶體晶胞被假定為匹配而不影 響匹配結果。 如第1B圖所示，字線WL被連接至記憶體晶胞χ〇及構 成記憶體晶胞組群之記憶體晶胞X1SX3。位元線biz及blx 被連接至各別記憶體晶胞X〇至X3。匹配線ML被連接至記 本紙張尺度適用中國國家標準（⑽）A4規格（210X297公釐）

、訂丨 (請先閲讀背面之注意事項再填寫本頁) 五、發明説明（8 ) fe體晶胞X 1至X3。 子toz及tiz串聯連接 記憶體晶胞又〇至又3係以傳輸線經由端 』讀體晶胞X1X3係儲存儲存字之記憶體晶組群。 ^憶體晶胞X0儲存指示位於記憶體晶胞組群右端之記憶 體晶胞XI是否係處於不理纽態之不理會資料，並將此 不理會資料經由端子toz及tiz輸出至記憶體晶胞x卜當記 憶體晶胞X1本身並未處於不理會狀態時，記憶體晶胞X1 儲存儲存資肖’且當記憶體晶胞X1本身係處於不理會狀 態時，記憶體晶胞X1儲存指示相鄰記憶體晶胞X2是否係 處於不理會狀態之不理會資料。當由記憶體晶胞xo經由 輸入端子tiz輸人之不理會資料及儲存於記憶體晶胞幻之 不理會資料本身’兩者皆指示不理會狀態時，記憶體晶胞 XI將指示相鄰記憶體晶胞X2係處於不理會狀態之不理會 資料經由端子toz及tiz輸出至記憶體晶胞χ2。除上所述之 外，記憶體晶胞XI將指示記憶體晶胞又2未處於不理會狀 態之不理會資料輸出至記憶體晶胞X2。記憶體晶胞X2及 X3兩者皆具有與記憶體晶胞χι相同之組態。 當所有記憶體晶胞XI、X2及X3之儲存資料與搜尋資 料係經由彼此匹配之位元線biz及blx供給時，記憶體晶胞 組群將指示此一致之匹配資料輸出至匹配線ML。 第2圖顯示第1B圖所示之記憶體晶胞χ〇之組態釋例。 記憶體晶胞X0包括為SRM之暫存器201。在η通道MOS電 晶體Μ06中，閘極係連接至字線WL，汲極係連接至位元 線biz，且源極係連接至節點Ν2。在ρ通道M0S電晶體Μ02 -11- 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 544865 五、發明説明（9 / 中’閘極係連接至節細’源極係連參考電位（接地 點）VSS，且汲極係連接至節點N2。 ，在η通道刪電晶體则中，閉極係連接至字線乳， 及極係連接至位元線blx，且源極係連接至節點⑽。在ρ通 道職電晶體讓中，閘極係連接至節點N2，源極係連 接至正電位vdd，且没極係連接至節謂。在通道刪 電晶體M03中，閉極係連接至節點N2，源極係連接至參考 電位（接地點）VSS，且汲極係連接至節點N1。 輸出端子toz係連接至節點N2並將節點N2之儲存資料 輸出至相鄰記憶體晶胞幻。對暫存器201而言，資料可經 由位元線biz及blx實施於讀取/寫入。舉例而言，位元線 biz及節點N2係基本儲存資料，且位元線心及節點m係其 間之專用資料。亦即，暫存器2()1之内容係處於節點犯之 狀態。 當暫存器201儲存〇及（L)時，其指示相鄰記憶體晶胞χι 係處於不理會狀態，且當暫存器2〇1儲存1及旧）時，其指 示相鄰記憶體晶胞XI係未處於不理會狀態。 、苐3圖顯示苐1B圖之把憶體晶胞X1至之組態釋例。 為解釋方便起見，記憶體晶胞幻之組態將以一釋例解釋 士下σ己隐體晶胞XI包括暫存器301、匹配電路3〇2及傳 輸電路303。第14圖所示之記憶體晶胞包括二暫存器，同 時第3圖所示之記憶體晶胞僅包括一暫存器川1。 暫存器301具有與第2圖所示之暫存器2〇1相同之組 態。輸入端子tiz輸入指示特定記憶體晶胞是否係處於不 本紙張尺度適用中國國家標準（⑽）A4規格（21〇><297公釐） -12-

............— (請先閲讀背面之注意事項再填寫本頁) .訂丨 嚷- 544865 A7 r-—------- Β7 ____ 五、發明説明（10 ) '--— :”狀態之資料。若其特定記憶體晶胞係處於不理會狀 態’日記憶體晶胞X1之暫存器則儲存指示相鄰記憶體晶胞 X2是否係處於不理會狀態之不理會資料，若其特定記憶 體晶胞並未處於不理會狀態，則儲存儲存資料。 匹配電路3 02之組態將解釋如下。在n通道M〇 s電晶 H Μ1 5中’閘極係連接至輸人端子tiz，且汲極係連接至匹 配線ML。在11通道％〇8電晶體M12中，閘極係連接至節點 N1且/及極係連接至電晶體Ml 5之源極。在n通道m〇s電 晶體M14中，閘極係連接至位元線blz，汲極係連接至電 晶體M12之源極，且源極係連接至參考電位vss。在n通道 MOS電晶體Mil中，閘極係連接至節點N2，且汲極係連 接至電晶體Ml 5之源極。在n通道m〇S電晶體M13中，閘 極係連接至位元線blx ,汲極係連接至電晶體MU之源極， 且源極係連接至參考電位vSS。匹配線ml係藉由匹配線感 測放大器103(第1A圖）而上拉。當進行搜尋時，字線貿^係 處於L位準。 輸入端子tiz係位於L位準，其指示特定記憶體晶胞χι | 係處於不理會狀態。當輸入端子tiz係處於L位準時，電晶 體Ml 5係截止，且匹配電路302係由匹配線ml切斷。亦即， ‘ 5己fe體晶胞X係處於不理會狀態時，暫存器3 〇 1之儲存 内容並未對匹配線ML產生影響。在此實例中，指示相鄰 記憶體晶胞X2是否係處於不理會狀態之不理會資料儲存 於暫存器301内。 另一方面，若輸入端子tiz係處於Η位準，其指示特定 本紙張尺度適用中國國家標準（CNS) Α4規格（210Χ297公釐) ~

-訂丨 (請先閲讀背面之注意事項再填窝本頁) 544865 A7 ~----— ___ 五、發明説明（11 ) "~ ：一 記憶體晶胞XI並未處於不理會狀態。若特定記憶體晶胞χι 並未處於不理會狀態，暫存器301儲存儲存資料。若輸入 端子tiz係處於Η位準，電晶體M15被導通。搜尋資料由外 部被供給至位元線biz及blx。若搜尋資料與暫存器3〇1之 儲存資料彼此匹配，匹配線以乙變為H位準，且若搜尋資 料及暫存器301之儲存資料並未彼此匹配，匹配線]^1^變為 L位準。 首先，下文將針對當其彼此匹配之情況加以解釋。當 顯示搜尋資料之位元線blz係處於L位準，且顯示儲存資料 之節點N2係處於L位準之情形將解釋如下。在此情形中， 位元線blz及節點N1係處於Η位準。由於位元線blz係處於L 位準，電晶體M14截止，且由於節點N2係處於L位準，電 晶體Mil截止。換言之，匹配線％!^係由參考電位vss切斷 並維持Η位準。 當顯示搜尋資料之位元線blz係處於Η位準，且顯示儲 存資料之節點Ν2係處於Η位準之情形將解釋如下。在此情 形中，位元線blx及節點Ν1係處於L位準。由於位元線bix 係處於L位準，電晶體M13截止，且由於節點N1係處於l 位準，電晶體M12截止。換言之，匹配線ML係由參考電 位vss切斷並維持Η位準。 而後’將解釋不一致之情形。當顯示搜尋資料之位元 線blz係處於L位準，且顯示儲存資料之節點Ν2係處於η位 準之情形將解釋如下。在此情形中，位元線blx係處於η位 準，且節點Ν1係處於L位準。由於位元線blx係處於Η位準， 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐）

•、^τ— (請先閲讀背面之注意事項再填寫本頁) 544865 A7 _____£7_ I五、發明説明（7 " " ：~

電晶體M13導通，且由於節點N2係處於H位準，電晶體MU 導通。換言之，匹配線ML係連接至參考電位vss以處於l 位準。 當顯示搜尋資料之位元線biz係處於Η位準，且顯示儲 存資料之節點Ν2係處於L位準之情形將說明如下。在此情 形中，位元線biz係處於L位準，且節點Ν1係處於位準。 由於位元線biz係處於Η位準，電晶體M14導通，且由於節 點Ν1係處於Η準位，電晶體Μ12導通。換言之，匹配線熥乙 係連接至參考電位vss以處於L位準。 當不理會被指定為搜尋資料之情形將解釋如下。在不 理會之情形中，位元線biz及blx兩者皆係處於l位準。當 位元線biz及blx係處於L位準時，電晶體M13及M14截止， 且匹配線ML係由參考電位vss切斷。因此，儲存内容並未 収配線ML產生影響。 傳輸電路303之組態將解釋如下。在p通道M〇s電晶 體M3 1中，閘極係連接至輸入端子tiz，且源極係連接至正 電位vdd。在p通道MOS電晶體M32中，閘極係連接至節點 N2，且源極係連接至電晶體m3 1之汲極。在n通道m〇§電 晶體M33中，閘極係連接至輸入端子tiz，汲極係連接至電 晶體?432之汲極，且源極係連接至參考電位vss。在n通道 MOS電晶體Μ34中，閘極係連接至節點Ν2，汲極係連接 至電晶體Μ32之沒極，且源極係連接至參考電位vss。在ρ 通道MOS電晶體M35中，閘極係連接至電晶體M32之汲 極，源極係連接至正電位vdd，且汲極係連接至輸出端子 - -—_—— ____ 本紙張尺度翻巾關緖準（CNS)从祕（21GX297公幻 ~ ~

、τ· (請先閲讀背面之注意事項再填窝本頁) 五、發明説明（) 閘極係連接至電晶體M32 ’且源極係連接至參 t〇Z。在n通道MOS電晶體M36中，問 之汲極，汲極係連接至輪出端子t〇z 傳輸電路303構成具有二輸入及一輸出之〇R(邏輯加）

’ …王f狀恶位準）時，傳輸 電路303將指示相鄰記憶體晶胞X2係處於不理會狀態之不 理會貝料（L)輸出至輸出端子t〇z。除上所述之外，傳輸電 路303將H」輸出至輸出端子t()z。當輸出端子係處於l 位準時’此輸出端子t〇z指示相鄰記憶體晶胞幻係處於不 理會狀態，且當輸出端子係處純位準時，此輸出端子指 示相鄰έ己憶體晶胞X2並未處於不理會狀離。 附帶地，當由右端延續之記憶體晶胞係被指定為不理 會之情形將做為一釋例解釋如下，由左端延續之記憶體晶 胞可藉由在左端設置暫存器Χ0而被指定為不理會。 在第3圖中，電晶體M31至M362〇R電路係設於第Μ 圖中電晶體顧至祕之位置。在此實施例中，由於僅有 一位兀暫存器301被要求設於一記憶體晶胞上，記憶體所 要求之總容量僅有第14圖之三進位相聯記憶體的一半，因 此使得故障之可能性降低，並增加生產良率。更詳而古之， 雖然對第14圖之二暫存器而言，兩次的讀取/寫入是必須 的，第3圖内之暫存器301之讀取/寫入可僅實施一次。、 544865 五、發明説明（14 第4圖顯示記憶體晶胞組群之組態及每-記憶體晶胞 之儲存内容。相聯記憶體之釋例可指定具有由右端起算任 選位讀之做為不理會之記憶體晶胞。記憶體晶胞被定義 為當即點m=i^N2=L被給與時，儲存内容為q，及當節 點N1=un純時，儲存内容為1。當輸入端子化⑻等 於「L」且同時儲存資料為〇、輪出端子t〇z⑷等於「L」 時，記憶體晶胞Xn係處於不理會狀態。當輸入端子tiz⑷ 等於「H」，且輸出端子t〇z⑻等於「[」時，記憶體 晶胞Xn儲存儲存資料，不管儲存内容。除此之外，在記 憶體晶胞Xn中’當儲存内容為㈣，輸出端子⑽⑻等於 H」，不管輸出端子(n)。 在第4圖中’由右端起算之三位元記憶體晶胞術指示 一種不理會狀態之情形。在記憶體晶胞XI中，輸入端子tiz (士^等於L」，且其係處於不理會狀態。在記憶體晶胞XI ，由於儲存内容為「〇」，且輸人端子&⑴科％， f左側鄰居之記憶體晶胞X2之位元亦係處於不理會狀 態：此模式重複至記憶體晶胞χ3。雖然記憶體晶胞幻之 、疋係處於不理會狀態，由於記憶體晶胞幻之儲存内容 f/1」，輸出端子t〇Z(3)等於「Η」。由左侧鄰居内之 思體曰曰月匕X4至左端記憶體晶胞Xm之輸入端子Η? (4至㈣ 等於「H」。左端W位元記憶體晶 L 2之•位i變為並非處於不理會狀態之儲存資料。 寸贡地+理會狀態、儲存内容、及輸入與輸出端之 之關係係如上所述，輸人端子tiz與輸出端子之L/H可為 本紙張尺度適用中國國家標準（cns) A4規格（21〇 X 297公釐）

----- (請先閲讀背面之注意事項再填寫本頁) 訂- .囔· 17- 544865 A7 「_ 1 - B7_ 五、發明説明（15 ) 相反關係。 【第二實施例】 第5圖顯不根據本發明之第二實施例之記憶體晶胞的 組態釋例。雖然第—實施例顯示當輸入端子tiz與輸出端 子toz係處於L位準時，相鄰記憶體係處於不理會狀態之情 形，本實施例顯示當輸入端子tiz與輸出端子t〇z係處於H 位準時，相鄰記憶體晶胞係處於不理會狀態之情形。 記憶體晶胞包括暫存器5〇1、匹配電路5〇2、及傳輸電 路5〇3。暫存器5〇3及匹配電路5〇2係相同於如第3圖所述之 暫存器301及匹配電路3〇2。傳輸電路5〇3之組態將解釋如 下。在P通道M0S電晶體M35中，閘極係連接至輸入端子tix 且源極係連接至正電位vdd。在n通道M〇s電晶體Μ%中， 閘極係連接至輸入端子tix、汲極係連接至電晶體M3 5之汲 極、且源極係連接至參考電位vss。在p通道M〇s電晶體ΜΗ 中，閘極係連接至電晶體M35之汲極且源極係連接至正電 位vdd。在p通道M0S電晶體M32中，閘極係連接至節點 N1、源極係連接至電晶體M31之汲極、且汲極係連接至輸 出端子tox。在n通道M0S電晶體M33中，閘極係連接至電 晶體Μ35之汲極、汲極係連接至輸出端子t〇x、且源極係 連接至參考電位vss。在11通道]^08電晶體M34中，閘極係 連接至節點N1、汲極係連接至輸出端子t〇x、且源極係連 接至參考電位vss。 匹配電路502之電晶體M15之閘極係連接至電晶體 ~ 1 丨 ...... - 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ----

囔· (請先閲讀背面之注意事項再填寫本頁) 訂· 544865 五、發明説明（π ) M35的汲極。與輸入端子Ηχ之位準相反之邏輯相反位準備 ^加至電晶體]VII 5之閘極。亦即，電晶體M1 5之閘極相當 於其係連接至第3圖所示之輸入端子tiz。 雖然此記憶體晶胞之輸出端子係連接至左側鄰居之記 憶體晶胞的輸入端子，此處之解釋將假定不理會係於左 側。當輸入端子tix係處於H位準時，電晶體M15「截止」， 且電机未由匹配線ML傳遞，不管令匹配線變為h位準之 儲存内容與搜尋資料内容間之一致/不-致，使得儲存内 容與搜尋資料内容彼此一致。換言之，其特定記憶體晶胞 係處於L位準’電晶體M i 5「導通」以根據儲存内容與搜 尋資料輸出此一致/不一致。當輸入端子tiz係處於Η位 準且即點N1係處於L位準時，輸出端子t〇x變為處 準且左郇居之纪憶體晶胞變為處於不理會狀態。當輸入 =子tix係處於l位準時，輸出端子ί〇χ係處於l位準，不管 即點之狀態，使得左鄰居之記憶體晶胞並未處於不理 ㈢片、〜並儲存儲存資料。當輸入端子Hx係處於Η位準且節 點Ν1係處於η位準時，輸出端子⑽係處於l位準，使得左 、、、·邮居之Z It體晶胞並未處於不理會狀態並儲存儲存資 广、在本實方也例中，由於僅有一位元暫存器⑼1被要求設 ；L體曰曰胞，所要求之記憶體晶胞總容量僅為第14圖 之-進位相聯記憶體之一半，其可將低故障之可能性並增 加Ϊ產良率。更詳而言之，對暫存器5〇1之讀取/寫入可 僅貫施一次。 本紙張尺歧财關

•訂| (請先閲讀背面之注意事項再填寫本頁) 嗡- 19- 544865 A7 - ~—--— B7____ 五、發明説明（17 ) 【第三實施例】 第6圖顯示根據本發明之第三實施例之記憶體晶胞的 組態釋例。此記憶體晶胞包括暫存器6〇1、匹配電路6〇2、 及傳輸電路603。暫存器601及匹配電路6〇2係相同於第3圖 所不之暫存器301及匹配電路3〇2。傳輸電路6〇3之組態將 解釋如下。在η通道M0S電晶體M51中，閘極係連接至節 點N1、汲極係連接至輸入端子tiz、且源極係連接至輸出 端子t〇z。在p通道MOS電晶體M52中，閘極係連接至節點 N2、源極係連接至輸入端子tiz、且汲極係連接至輸出端 子toz。在p通道M0S電晶體M53中，閘極係連接至節點N1、 源極係連接至正電位vdd、且汲極係連接至輸出端子t〇z。 傳輸電路603構成一 〇R電路。記憶體晶胞之操作係與第3 圖所之記憶體晶胞之操作相同。 在本實施例中，傳輸電路603可由三電晶體M51至M53 組成’使得記憶體晶胞可被小型化。除此之外，由於僅有 一位元暫存器被要求設於一記憶體晶胞，所要求之記憶體 總容量僅為第14圖所示之三進位相聯記憶體的一半，其可 降低故障之可能性並增加生產良率。 【第四實施例】 第7圖顯示根據本發明之第四實施例之記憶體晶胞的 組態釋例。此記憶體晶胞包括暫存器7〇 1、匹配電路7〇2、 及傳輸電路703。暫存器701及傳輸電路703係相同於第6圖 所示之暫存器601及傳輸電路603。傳輸電路703之組態將 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

.........----- (請先閲讀背面之注意事項再填寫本頁) 訂丨 544865 A7 --------- 87______ 五、發明説明（18 ) 解釋如下。在n通道M0S電晶體M22中，閘極係連接至節 點N：l、且汲極係連接至位元線blz。在1)通道1^〇8電晶體Μ〕# 中，閘極係連接至節點N2、源極係連接至位元線Μζ、且 汲極係連接至電晶體M22之源極。在11通道]^1〇3電晶體 中，閘極係連接至輸入端子tiz、且汲極係連接至匹配線 ML在η通道MOS電晶體Μ1 8中，閘極係連接至電晶體m22 之源極、汲極係連接至電晶體Μ17之源極、且源極係連接 至參考電位vss。在η通道M0S電晶體Μ21中，閘極係連接 至節點Ν2、汲極係連接至電晶體μ 1 8之閘極、且源極係連 接至位元線blx。在ρ通道MOS電晶體Μ23中，閘極係連接 至節點N1、源極係連接至電晶體mi 8之閘極、且汲極係連 接至位元線blx。記憶體晶胞之操作係相同於第6圖所示之 記憶體晶胞之操作。 在第6圖所示之記憶體晶胞中，用以由匹配線ml傳遞 電流之五電晶體Μ11至Μ1 5需要令其具有較其他電晶體更 大之通道寬度以加快操作速度，其導致區域之加大。在根 據本貫施例之記憶體晶胞中，僅有二用以由匹配線ml傳 遞電流之電晶體Ml 7至Ml 8被要求加大，要求需有大區域 之電晶體數目可減少，使得總區域可減少。除此之外，由 於僅有一位元暫存器被要求設於一記憶體晶胞，要求之總 記憶體容量僅為第14圖所示之三進位相聯記憶體之一半， 其可降低故障可能性並增加生產良率。 【第五實施例】 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂— 嗛， -21- 544865 A7 「 - B7 _ 五、發明説明（19 ) " " ' —^— 第8圖顯示根據本發明之第五實施例之組態釋例。此 記憶體晶胞包括暫存器8〇1、匹配電路8〇2、及傳輸電路 8G3。下文解釋係針對與第7圖所示之記憶體晶胞之不同處 加以說明。第7圖所示之電晶體乂23、訄24、及M52被移除， 且η通道MOS電晶體M54係設於第7圖所示之p通道M〇s電 晶體M53處。在!!通道％〇3電晶體M54中，閘極係連接至 | 節點N2、汲極係連接至正電位vdd、且源極係連接至輸出 端子toz。 根據本實施例，相較於第7圖所示之記憶體晶胞，電 晶體之數目可被減少，且總區域可被減少。除此之外，匹 配電路802及傳輸電路803可僅以一n通道MOS電晶體構 成。除此之外，由於僅要求一位元暫存器設於一記憶體晶 胞，所要求之總記憶體容量僅於第14圖所示之三進位相聯 記憶體之一半，其可降低故障可能性並增加生產良率。 更詳而言之，由於電晶體Μ18及輸入與輸出端子丨匕與 toz之閘極電壓，亦即電晶體mi7之閘極電壓之高位準電 壓變為低於其他電晶體之高位準電壓vdd，將匹配線ML驅 動至參考電位vss之電流變弱，使得記憶體晶胞之搜尋速 度減小。相反地，第7圖所示之記憶體晶胞可改進搜尋速 度。 【第六實施例】 第9圖顯示根據本發明之第六實施例之記憶體晶胞組 群的組態釋例。在第6、7、及8圖所示之記憶體晶胞中， 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） _ 22 _ ......Φ.......-..........訂...............嗛 C請先閲讀背面之注意事項再填寫本頁) 544865 A7 B7 五、發明説明（ 當信號每次經由端子tiz&t〇z通過時，傳輸電路6〇3、7〇3、 及803之電阻增加，且對電源及信號雜訊有變弱之傾向。 如第9圖所不，藉由在某些記憶體晶胞間將緩衝器1及列2 插入於輸入端子tiz(n)及輸出端子toz(n+1)間，此信號可 被放大，且電阻可被減少而強化對抗雜訊。雖然緩衝器 及902可被插入於每一晶胞間，較佳者係在至少二記憶體 晶胞Xn及Xn-1間插入一緩衝器。 【第七實施例】 第10圖顯示根據本發明之第七實施例之記憶體晶胞組 群的組態釋例及每一記憶體晶胞之儲存内容。由右端起算 任選位元數之記憶體晶胞可被指定為不理會。此記憶體晶 胞組群使用彼此交替地不同之兩種記憶體晶胞。 在奇數記憶體晶胞XI、X3、X5等等中，傳輸電路11〇3 係由一如第11圖所示之N0R(負0R)電路構成。當「L」被 輸入至輸入端子tiz時，此等記憶體晶胞X1、χ5等等 指示其係處於不理會狀態。詳而言之，當左側鄰居内之記 憶體晶胞係處於不理會狀態時，此等記憶體晶胞χι、χ3、 X5等等由輸出端子t〇x將「〇」儲存於輪出「η」，且當左 側鄰居内之記憶體晶胞並非處於不理會狀態時，由輸出端 子tox將「1」儲存於輸出「l」。稍後，此記憶體晶胞組 態將參考第11圖解釋如下。 在偶數記憶體晶胞X2、X4、X6等等中，傳輸電路12〇3 係由一如第12圖所示之NAND(非與）電路構成。此處， 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) ,訂| .囔· -23- 544865 五、發明説明（21 N AND電路之—輸人包含儲存資料及輸人端子Μ資料之邏 輯相反貝料。當「Η」被輸入至輸入端子如時，此等記憶 體晶胞乂2、乂4、从等等指示其係處於不理會狀態。詳而 言之，當左側鄰居内之記憶體晶胞係處於不理會狀態時， 此等記憶體晶胞X2、X4、χ6等等由輸出端子⑽將「〇」 儲存於輸出「L」，且當左側鄰居内之記憶體晶胞並非處 於不理會狀態時，由輸出端子t〇z將Γι」儲存於輸出「h」。 稍後，此記憶體晶胞組態將參考第丨2圖解釋如下。 此圯憶體晶胞係定義為當内側節點N1=H且N2=L被給 與時，儲存内容為「〇」，且當節點N1=LiN2=H被給與 時，儲存内容為「1」。在第10圖中，由右端起算三位元 之記憶體晶胞1001係處於不理會狀態，其指示其他記憶體 晶胞1002並非處於不理會狀態並儲存儲存資料之情形。在 本實施例中，奇數記憶體晶胞Χ1、χ3、χ5等等之輸出端 子tox及偶數記憶體晶胞Χ2、Χ4、乂6等等之輸入端子Ηχ之 邏輯位準L/H被與如第4圖所示者相反比1交。 第11圖顯示第10圖所示之奇數記憶體晶胞χι、χ3、 Χ5等等之組態釋例。此記憶體晶胞包括暫存器丨ι〇ι、匹 配電路1102、及傳輸電路1103。下文解釋將針對此記憶體 晶胞與第3圖所示之記憶體晶胞不同之處加以說明。在本 實施例中，第3圖所示之電晶體Μ35及Μ36被移除且輸出 iW子tox係連接至電晶體Μ32之汲極。第3圖所示之傳輸電 路303係一 OR電路，同時第丨丨圖所示之傳輸電路11〇3係一 NOR電路。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

(請先閲讀背面之注意事項再填寫本頁) .、可| SW, 544865 A7 B7 五、發明説明（22 夤… (請先閲讀背面之注意事項再填窝本頁) 此$己憶體晶胞將輸入端子tiz連接至右側鄰居内之記 憶體晶胞之輸出端子toz，並將輸出端子t〇x連接至左側鄰 居内之g己憶體晶胞之輸入端子tix。除輸出端子t〇x係與第3 圖所示之輸出端子toz呈邏輯相反之關係外，此記憶體晶 胞之操作與第3圖所示之記憶體晶胞之操作相同。第丨j圖 所示之傳輸電路1103可較第3圖所示之傳輸電路3〇3減少二 電晶體，使得區域可被減少。 、一-T— 第12圖顯示第1 〇圖所示之偶數記憶體晶胞χ2、χ4、 X6等等之組態釋例。此記憶體晶胞包括暫存器丨2〇〗、匹 配電路1202、及傳輸電路1203。下文解釋將針對此記憶體 晶胞與第11圖所示之記憶體晶胞不同之處加以說明。在本 實施例中，p通道M0S電晶體M16被設於第丨丨圖所示之η通 道M0S電晶體Μ15處。在ρ通道M0S電晶體Μ16中，閘極 係連接至輸入端子tix。 下文將解釋傳輸電路1203。在p通道M0S電晶體M42 中，閘極係連接至輸入端子tix、源極係連接至正電位vdd、 且;及極係連接至輸出端子t〇z。在p通道m〇s電晶體M41 中閘極係連接至郎點N1、源極係連接至正電位V(jd、且 /及極係連接至輸出端子toz。在η通道m〇s電晶體M43中， 閘極係連接至輸入端子tiz、且汲極係連接至輸出端子t〇z。 在η通道MOS電晶體M44中，閘極係連接至節點N1、汲極 係連接電晶體M43之汲極、且源極係連接至參考電位vss。 傳輸電路含有一 NAND電路。此nAND電路之二輸入 包含節點N1極輸入端子tix之資料。此處，節點N2指示記

544865 A7 五、發明説明（23 (請先閲讀背面之注意事項再填寫本頁) 憶體晶胞之儲存内容狀態，且其係與節點N1呈邏輯反相 之關係。換言之，NAND電路之輸入係記憶體晶胞之儲存 内容之反相資料與輸入端子tix之資料。 記憶體晶胞將輸入端子tix連接至右側鄰居内之記憶 體晶胞之輸出端子tox，並將輸出端子t〇z連接至左側鄰居 内之記憶體晶胞之輸入端子tiz。在本實施例中，當輸入 端子t1Z係處於η位準時，其指示特定記憶體晶胞係處於不 理會狀態。詳而言之，當左側鄰居内之記憶體晶胞係處於 不理會狀態時，記憶體晶胞由輸出端子toz將「0」儲存至 輸出「L」，且當左側鄰居内之記憶體晶胞並非處於不理 會狀態時，由輸出端子toz將「丨」儲存至輸出「H」。第12 圖所示之傳輸電路1203可較第3圖所示之傳輸電路3〇3減少 二電晶體，使得區域可被減少。 餐， 在本實施例中，第n圖所示之記憶體晶胞及第12圖所 不之記憶體晶胞係交替地連接，如第1〇圖所示。由於第^ 及12圖所示之記憶體晶胞兩者在電晶體數目上皆較第3圖 所不之記憶體晶減少二電晶體，因此總區域可被減少。除 此之外，在本實施例中，相較於第6至8圖所示之記憶體晶 胞，輸入一輸出信號與電源間之電阻較小，其使得記憶體 晶胞可堅固抵抗雜訊。 在三進位相聯記憶體中，在大多數情形中，儲存字與 搜哥字在彼此資料長度上之差異被進行比較。此時不理會 指定被使用。不理會狀態之部份最常被放置於儲存字或搜 哥子之右（/左）端部份之組群内。

-26- 544865 A7 —---------------B7__ 五、發明説明（24 ) 在本實施例中，η位元儲存字之不理會部份係限制於 儲存字之右（/左）側之任何位元。為指示上述之儲存字， 記憶體包括η位元之二值記憶體晶胞組群及一位元之記憶 體晶胞。無論η位元之記憶體晶胞組群之最右（/左）記憶 體晶胞的一位元是否係處於不理會狀態，其係藉由增加非 η位tl記憶體晶胞組群之一位元記憶體晶胞而決定。無論 左（/右）鄰居内之記憶體晶胞是否係不理會，其係儲存於 位元δ己憶體晶胞之記憶體區域。當其特定位元係發現為 處於不理會狀態時，無論左（/右）鄰居内之此位元是否係 處於不理會狀態，其係儲存於記憶體晶胞之一位元儲存區 域。所有要求係一直為相鄰位元重複上述處理。 7人滿意者為，根據由右（/左）相鄰記憶體晶胞輸入 之信號將記憶體晶胞切換於欲處於不理會狀態或不欲處於 不理㈢狀怨之§己憶體晶胞的二種狀態間，或將對輸入信號 =施OR、NAND、NOR、或AND(邏輯乘）之結果及記憶體 晶胞之儲存内容傳送至左（/右）相鄰記憶體晶胞。 其亦可接受者為，當技藝體晶胞係水平地連接時，於 某些記憶體晶胞間使用介於輸出信號與輸入信號間之緩衝 器任擇地，其亦可接受者為，使用此記憶體晶胞，其使 用接收於某些記憶體晶胞間之閘極OR或AND。 本實施例之效果將解釋如下。n位元儲存字之不理會 部份係限制為儲存字之右（/左）側之任意位元。當右（/ )^之β己隐體晶胞之一位元係「〇 (/ 1 )」時，由相鄰於 儲存1(/0)」之記憶體晶胞之左（/右）的記憶體晶胞X1 T紙張尺度適格⑵0X297公爱）~—：—^- —-----------...........…訂—....... (請先閱讀背面之注意事項再填寫本頁) 544865 A7 --- --B7 五、發明說25 ) " " 〜〜"·： 之位元列首先被定義為處於不理會狀態之資料，且尤其相 鄰於左（/右）端之左（/右）的記憶體晶胞被定義為非處於 不理會狀態之儲存資料。當右（/左）端之記憶體晶胞乂〇係 1 (/0)時，由相鄰於左（/右）端之左（/右）的記憶體晶胞被 疋義為非處於不理會狀態。雖然使用第14圖所示之記憶體 晶胞之相聯記憶體需2n位元之傳送率，本實施例之相聯記 憶體之讀取/寫入所要求之位元數可實質上地減少為 位元的一半，使得讀取/寫入時間之減少或位元線數目之 減少變為可能。 更詳而言之，若每一記憶體晶胞設有暫存器即足以儲 存一位元，且半導體晶片之總記憶體容量可被減少。除此 之外，藉由使用具有小區域之傳輸電路，記憶體晶胞本身 之減少亦可實現。 以電晶體構成傳輸電路之某些方法係可理解的。然 而，每次電流經由電路傳遞時，某些電路之輸出信號與電 源間之電阻變大且對抗雜訊變弱。當使用此種電路時，藉 由在否些記憶體晶胞間之輸出信號與輸入信號間插入相當 於緩衝器之電路，電源與輸出信號間之電阻可被減小且可 堅固對抗雜訊。任擇地，電源與輸出信號間之電阻可藉由 利用於某些記憶體晶胞間使用閘接收0R或AND之記憶體 晶胞而減小。 附帶地，記憶體晶胞X0可使用與第1B圖所示之記憶 體晶胞XI至X3相同之組態。由於電路模式之對稱特性可 藉由使記憶體晶胞X0至X3變為相同組態而改進，設計可 财關家標準（CNS) A4規格⑵GX297公爱) ---- …： 養..................訂............…費. (請先閱讀背面之注意事^再填窝本頁〕 544865 五、發明説明（26 ) 被簡化，且動作可更穩定。 如上所述，根據此等實施例，實現三進為相 之記憶體晶胞尺寸之減少、生產良率 心假 夕、座民半之改進、記憶體晶胞 為可能。 裏數目之減少皆變 應瞭解者為，此等實施例僅係用以供說明之用，而非 ::限制之用，因此所有在本案申請專利範圍之等效意義▲ 範圍内所為之修改且應包含於本案之範圍内。本案可在 悖離本案之基本精神與特性之範圍内以其他特定型式實 施。 κ 如上所述，由於暫存器儲存儲存資料或不理會資料 因此即無設置二暫存器以儲存儲存資料與不理會資料二 者。由於提供-暫存器即足以供記憶體晶胞用，記憶體 總儲存容量變小，故障之可能性降低且生產良率可提高 詳而言之，記憶體晶胞及其間之相聯記憶體可被小型化 由於僅要求於記憶體晶胞上設一暫存器，對此暫存琴所： 行之讀取/寫入可僅實施一次。換言之，讀取/寫入象 之減少及位元線數目之減少皆變為可能。 不 之

(請先閲讀背面之注意事項再填寫本頁) .訂· .餐· 544865 A7 B7 五、發明説明（27 ) 元件標號對照表 101 字解碼器 102 記憶體晶胞磁心 103 寫入資料、匹配線感測放大器 104 位址編碼 105 讀取/寫入控制器 106 位元線感測放大器 107 位元線寫入放大器 108 搜尋字控制器 109 搜尋控制器 111、114 命令 112 搜尋字 113 讀取儲存資料 115 位址 201、301、501、601、701、801、1101、1201 暫存器 302、 502、602、702、802、1102、1202 匹配電路 303、 503、603、703、803、1103、1203 傳輸電路 401、402、1001、1002 記憶體晶胞 901、902 緩衝器 blx、biz 位元線 M01、M02、M03、M04、M05、M06、Mil、M12、M13、 M14、M15、M16、M17、M18、M21、M22、M23、M24、 M31、M32、M33、M34、M35、M36、M41、M42、M43、 M44、M51、M52、M53、M54、M61、M62、M63、M64、 -30- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 544865 A7 B7 五、發明説明（28 ) M65 、M66 電晶 體 ML 匹配 線 N1、 N2、N3、 • N4 節點 tix、 tiz 輸入 端子 tox、 toz 輸出 端子 vdd 正電 位 vss 參考 電位 WL 字線 X0、 XI、X2、 ‘ X3、 X4、X5、X6、Xn、Xn-1記憶體晶胞 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -31-

Claims (1)

1. 544865 Λ BCD 、申請專利範圍 1. 一種相聯記憶體，包含： 一 έ己憶體晶胞組群’包括制彳m 個於特定記憶體晶胞 亚未處於-不理會狀態時，儲存儲存資料，及於 記憶體晶胞係處於該不理會狀態時，儲存指示該相鄰 吕己憶體晶胞是否係處於該不理合 t 曰狀怨之不理會資料之 第一記憶體晶胞； ' 等第一記 一用以連接至該記憶體晶胞組群内 憶體晶胞以選擇該記憶體組群之字線； 數個用以各別連接至該等數個第一記憶體晶胞以 將搜尋資料供給至該等數個第-記憶體晶胞之位元 線； -用以連接至該記憶體晶胞組群且用以輸出指示 該儲存資料與該搜尋資料是否相同之匹配資料之匹配 線； 用以連接至该子線與該記憶體晶胞組群，並用 以儲存指示位於該記憶體晶胞組群最外側之該第一記 憶體晶胞是否係處於該不理會狀態之該不理會資料之 第二記憶體晶胞； 一用以連接該第二記憶體晶胞與位於該最外側之 該第一記憶體晶胞以將儲存於該第二記憶體晶胞内之 該不理會資料傳送至位於該最外側的該第一記憶體晶 胞的第一不理會資料傳輸線；以及 一用以串聯連接該等數個第一記憶體晶胞以傳送 5亥專弟一兄憶體晶胞間之該不理會資料之第二不理會 本紙張尺度適用中國國家標準（CNS) A4·規格（210X297公楚） -32- 5 6 8 44 5 A B c D 、申請專利範圍 資料傳輸線， 其中’位於該最外側之該第一記憶體晶胞包含一 用以於經由該第一不理會資料傳輸線傳送之該不理會 貧料及儲存於特定記憶體晶胞内之該不理會資料兩者 皆指示該不理會狀態時，將指示該相鄰第一記憶體晶 胞係處於該不理會狀態之該不理會資料傳送至該相鄰 第一圮憶體晶胞之第一傳輸電路，以及 其中"亥等第一記憶體晶胞除位於該最外侧之該 裝 記憶體晶胞外，包含一用以於經由該第二不理會資料 傳輸線傳送之該不理會資料及儲存於特定記憶體晶胞 内之該不理會資料兩者皆指示該不理會狀態時，將指 不口玄相W第-呂己憶體晶胞係處於該不理會狀態之該不 訂 理會資料傳送至該相鄰第一記憶體晶胞之第二傳輸電 路。 2·如申明專利範圍第1項所述之相聯記憶體，其中，該 等數個帛„己體晶胞係可健存該不理會資料，使得 由該最外側起之該等連續記憶體晶胞係處於該不理會 狀態。 3. ”請專利範圍第1項所述之相聯記憶體，其中，該 専第一及第二傳輪電路白人 々 1寻叛也路包含一用以輸入各自經由該等 第一及第二不理會資料傳輪線傳送之該不理會資料及 儲存於該第一記憶體晶胞之該不理會資料，及用以將 该不理會資料輸出至該相 路。 相一第-記憶體晶胞之邏輯電 97公釐） Ϊ紙張尺度適用標準（c疋yA4規格 .33- 六、申請專利範圍 4. 如申請專利範圍第丨項所述之相聯記憶體，其中，該 记憶體晶胞組群於非處於該不理會狀態之所有第一記 憶體晶胞之該儲存資料與該搜尋資料一致時，輸出指 示該一致之匹配資料。 5. 如申晴專利範圍第4項所述之相聯記憶體，其中，該 等第一記憶體晶胞中之每一者包含一用以於其未處於 該不理會狀態時，連接至該匹配線，及於其係處於該 不理會狀悲時，由該匹配線切斷之開關。 6. 如申請專利範圍第5項所述之相聯記憶體，其中，每 一該第一記憶體晶胞之該開關於該儲存 資料彼此並非-致時，將該參考電位連接至該=哥 線，及在特定記憶體晶胞並未處於該不理會狀態之該 情形中，於該儲存資料與該搜尋資料彼此一致時，由 該匹配線切斷該參考電位。 7. 如申請專利範圍第丨項所述之相聯記憶體，更包含： 时至卜用以連接至該第二不理會傳輪線之緩3衝 器。 8· ^申請專利範圍第丨項所述之相聯記憶體，其中，該 等第一及第二傳輸線包含電晶體，其中，該等第」及 第一不理會傳輸線係各別連接至該閘極。 9·如*申請專利範圍第工項所述之相聯記憶體，其中，在 :亥等數個第-記憶體晶胞之該對齊順序中，該等奇數 第一記憶體晶胞之該等第一及第二傳輸電路係一 ° NAND電路且該等偶數第—及第二記憶體晶胞之該等 544865 A8 B8 C8 ------一 D8 ------------ 六、申請專利範圍 第一及第二傳輸電路係一〇R電路，或該等奇數第一記 憶體晶胞之該等第-及第二傳輸電路係_職電路且 该等偶數第一及第二記憶體晶胞之該等第一及第二傳 輸電路係一 NAND電路。 ίο.如申請專利範圍第1項所述之相聯記憶體，其中該記 憶體晶胞組群之所有記憶體晶胞於該第二記憶體晶胞 儲存指示位於該最外側之該第一記憶體晶胞並未處於 該不理會狀態之該不理會資料時，判定其是否係處於 該不理會狀態。 11 ·如申睛專利範圍第1項所述之相聯記憶體， 其中，該位元線係可將該搜尋資料或該不理會資 料供給至該第一記憶體晶胞；以及 其中’该5己憶體晶胞組群於經由該位元線供給予 該搜尋資料之所有第一記憶體晶胞之該儲存資料與該 搜尋資料彼此一致時，將指示該一致之該匹配資料輸 出至該匹配線。 12·如申請專利範圍第11項所述之相聯記憶體， 其中，該位元線包含該等第一及第二位元線；以 及 其中，該等第一位元線與第二位元線於供給該儲 存資料時，將彼此相反之該二值資料供給至該第一記 憶體晶胞’且於供給該不理會資料時，將該相同之二 值資料供給至該第一記憶體晶胞。 13·如申請專利範圍第1項所述之相聯記憶體，更包含： 本紙張尺度適用中國國家標準（CMS) A4規格（210X297公釐） -35- 544865

   六、申請專利範圍 、丄由選擇该子線之該位元線，將該資料讀取及 寫入於該第-記憶體晶胞之讀取/寫人控制器。 H.:申請專利範圍第13項所述之相聯記憶體，其中，該 璜取/寫入控制器可讀&这 及寫入非該第一記憶體晶胞 之該第二記憶體晶胞。 種5己彳思體晶胞，包含： 一心於特；t記Μ晶胞並未處於該不理會狀態 時’儲存儲存資料，及於特定記憶體晶胞係處於該不 理會狀悲時，儲存指示該相鄰記憶體晶胞是否係處於 該不理會狀態之不理會資料之暫存器； -用以於由該相鄰記憶體晶胞傳送之該不理會資 料及儲存於特定記憶體晶胞 一 Κ 4不理會資料兩者皆指 示該不理會狀態時，將指示哕 Μ八他相鄰記憶體係處於 該不理會狀態之該不理會資斜 a貝枓傳迗至該其他相鄰記憶 體晶胞的傳輸電路；以及 -用以於儲存於該暫存器之儲存資料與由該外部 供給之該搜尋資料彼此—致時，輪出指示—致之匹 資料之匹配電路。 15. 配

   裝 訂 -36-