JPS62219394A - 破損可能ｘ−ｙランダムアクセスメモリアレイ - Google Patents

破損可能ｘ−ｙランダムアクセスメモリアレイ

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JPS62219394A
JPS62219394A JP62056389A JP5638987A JPS62219394A JP S62219394 A JPS62219394 A JP S62219394A JP 62056389 A JP62056389 A JP 62056389A JP 5638987 A JP5638987 A JP 5638987A JP S62219394 A JPS62219394 A JP S62219394A
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shift
latch
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master
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JP62056389A
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マイケル・イー・スパーク
クレイグ・エス・タイル
フィリップ・シィ・ウォトリッチ
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は一般にランダムアクセスメモリ回路に関し、
かつより特定的には共通アドレスを利用することにより
データのランダムなアクセスおよびアレイのランダムな
破損を同時に行なう破損可能ｘ−ｙランダムアクセスメ
モリ（ＲＡＭ）アレイに関するものである。
特に、この発明はランダムアクセスメモリの改良に向け
られ、それはスタック内へのデータのプッシュ動作およ
びスタックからのデータのホップ動作を行ないかつメモ
リセルにランダムな読出し／書込みアクセスを与えるｘ
−ｙアレイ組織に配列された複数個のスタティックな交
差結合されたメモリセルを含む。さらに、双方向シフト
におけるシフトの方向を制御するための手段を含む１対
の交差結合されたラッチのメモリセル形態が提供される
。複数個のこのようなメモリセルはマスタスレーブシフ
トレジスタとして利用するための列に配列されてもよく
、そこでデータはシフトレジスタの中央で挿入可能／削
除可能である。
通常、任意の大きさのコンピュータは主フレーム、ミニ
コンピユータまたはマイクロコンピュータのいずれであ
っても、メモリ記憶装置またはシフトレジスタに連続す
る利用を必要とする。これらのシフトレジスタは典型的
には、オーダされていない形状よりも高い回路密度を与
えるオーダされた回路アレイからなる。このようなシフ
トレジスタの大量生産は、均等のゲートあたりのコスト
を劇的に低下させる。新たなデータワードはシフトレジ
スタにおける選択されたアドレスで挿入可能であり、か
つストアされたデータワードは選択されたアドレスから
読出し可能（削除可能）である。データワード挿入（ブ
ッシング）では、選択されたアドレス以下のすべての後
のデータがシフトされまたは１個のアドレスをプッシュ
ダウンさ　−れる。データワード削除（ポツピング）で
は、選択されたアドレス以下のすべての後のデータはシ
フトされまたは１個のアドレスをホップアップされる。
しかしながら、先行技術のシフトされたレジスタではデ
ータのシフトが１つの方向（一方向）にのみ生じた。さ
らに、これらの前のシフトレジスタはアドレス可能なラ
ンダムアクセスメモリに対して典型的なそのランダムア
クセス能力を失う。
さらに、任意のかなり大きいシフトレジスタに対して、
データをシフトするのに必要なスイッチング電流が比較
的大きくなる。典型的な１ビットの記憶セル１２０が第
１図においてこのような先行技術のシフトレジスタのマ
スクセクション１２２およびスレーブセクション１２４
から形成されて示される。
したがって、高いスイッチング電流を生じることなく双
方向のシフトを行ないかつ従来の読出し／書込みＲＡＭ
と同じ態様で動作するｘ−ｙアレイに配列された複数個
の交差結合されたランダムアクセスメモリセルを提供す
ることが望ましい。
さらに、アレイを「破損する」のに利用される同じビッ
トアドレスにおいてデータのプッシュ動作およびホップ
動作がメモリアレイ上で行なわれることもまた都合良い
。ここで用いられる用語「破損」は独特のアドレスでア
レイをスプリットするものとして規定され、そのため破
損アドレスシフトよりも高い（または低い）アドレスお
よび破損アドレスよりも低い（または高い）アドレスを
有するアレイ内のすべてのメモリセルはそのデータが変
化されないままである。双方向シフトにおけるシフトの
方向を制御するための手段を含む１対の交差結合された
ラッチから形成されたメモリセルを提供することもまた
所望である。
発明の要約 したがって、この発明の一般の目的は、同じアドレスで
データをプッシュしかつホップするための破損可能ｘ−
ｙランダムアクセスメモリアレイを提供し、しかも先行
技術の不利な点を克服することである。
この発明の目的は、アレイから／アレイ内にデータをホ
ップしかつプッシュするように用いられるものと同じア
ドレスを用いて同時に破損可能であるｘ−ｙランダムア
クセスメモリアレイを提供することである。
この発明の他の目的は、双方向シフトにおけるシフトの
方向を制御するための手段を含む１対の交差結合された
ラッチから形成されたメモリセルを提供することである
。
こめ発明のさらに他の目的は、シフトの方向を制御しか
つ電力消費を減じるためにマスタラッチおよびスレーブ
ラッチへの電力をオンにスイッチしかつオフにスイッチ
するための手段を含む、マスタラッチおよびスレーブラ
ッチから形成されたメモリセルを提供することである。
この発明のさらに他の目的は、マスタ／スレーブシフト
レジスタとして用いるための１組のアドレス可能な列に
配列され、そこでシフトレジスタ内の任意の場所でデー
タのホップ動作およびプッシュ動作が生じる、複数個の
交差結合されたランダムアクセスメモリセルから形成さ
れたメモリ装置を提供することである。
これらの目的および目標に従って、この発明は同じバイ
トのアドレスでのデータのプッシュ動作およびホップ動
作を行なうために破損可能ｘ−ｙランダムアクセスメモ
リアレイを与えることに関し、それは行アドレスに応答
してデコードされた行選択信号を発生するための行デコ
ーダ回路および列アドレスに応答してデコードされた列
選択信号を発生するための列デコーダ回路を含むアレイ
を破損するのに用いられる。メモリアレイは、デコード
された行選択信号に応答してＹ一方向にアレイを破損す
るように行シフト可能化信号を発生するための行破損回
路およびデコードされた列選択信号に応答してＸ一方向
にアレイを破損するように列シフト可能化信号を発生す
るための列破損回）各を含む。シフト制御ドライバは、
行シフト可能化信号および列シフト可能化信号、ならび
にタイミング位相信号に応答して、アップシフトパルス
およびダウンシフトパルスを発生する。複数個のメモリ
セルは、ｘ−ｙ組織を形成するように複数個の列にスタ
ックされ、それは破損アドレスを規定する行および列ア
ドレスに応答して同時にランダムにアクセスされかつ破
損され得る。破損アドレスよりも高いアドレスを有する
メモリセルの各々は、アップシフトパルスおよびダウン
シフトパルスに応答して、前記複数個のランダムにアド
レス可能なスタックされた列のうちの１個の任意の点で
データをプッシュするかまたはそれをホップする。破損
アドレスよりも低いアドレスを冑するメモリセルのすべ
ては、そのデータが変化されないままである。
この発明の他の局面では、交差結合されたマスタラッチ
および交差結合されたスレーブラッチを含むメモリセル
が提供される。メモリセルは、双方向シフトにおけるシ
フトの方向を制御するよう−にマスタラッチおよびスレ
ーブラッチに接続された電源をオンおよびオフにスイッ
チするための手段を含む。マスタラッチに接続された電
源がオフにスイッチされるときデータは第１の方向にシ
フトされ、かつスレーブラッチに接続された電源がオフ
にスイッチされるときデータは第２の方向にシフトされ
る。
この発明のこれらのおよび他の目的および利点は、同じ
参照数字が対応する部分を示す添付の図面に関連して読
まれるとき、以下のより詳細な説明から、より十分に明
らかになるであろう。
好ましい実施例の説明 さて種々の図面を詳細に参照すると、この発明のランダ
ムアクセスメモリ（ＲＡＭ、）１０の略図的表示が一般
化された形態で第２図に示される。
ＲＡ、ＭＩＯは、記憶要素ＤＢＯないしＤＢＩＱ２３で
示された１０２４個のデータバイトまたはワードの容量
を有するハードウェアスタックであり、各記憶要素は８
個の１ビット記憶セルから形成される。説明する目的の
ために、各８ビットワードまたはデータバイトは横の行
に配列される。このように、ＲＡＭｌ０は総計８１９２
個のビットの記憶を提供する。
メモリ１０は１６個の別々の列Ｃｏ、ＣＩ、・・・Ｃ１
５に折り重ねられ、そこでは各列がデータバイトの６４
個の行を含む。これはｘ−ｙアレイ組織を規定し、そこ
ではマトリックスが１０２４個のデータバイトをストア
するように６４個の行（Ｙ−６４）および１６個の列（
Ｘ−１６）を含む。行またはＹ−デコーダは、メモリア
レイのＹ−軸に沿って位置される。Ｙ−デコーダは６ビ
ットのアドレスＡ５、Ａ４、・・・ＡＯをその入力とし
て受取り、かつデータバイトの特定の行を選択するた′
めの６４個の行選択ラインＲ５０１ＲＳＩ、・・・Ｒ５
６３のうちの１個上に出力として活性信号を与える。複
数個の列または°Ｘ−デコーダＸ０１Ｘ１、・・・Ｘ１
５はメモリアレイのＸ−軸に沿って位置される。Ｘ−デ
コーダの各々は４ビットのアドレスＡ９、Ａ８、・・・
Ａ６をその入力として受取り、かつデータバイトの特定
の列が選択されるとき列可能化ラインＣ０ＬＥＮＯ１Ｃ
ＯＬＥＮＩ、・・・Ｃ０ＬＥＮ１５の適当なもの上に出
力として活性信号を与える。
列デコーダが存在しない（すなわち、ｘ−ｙアレイが用
いられない）場合、この位置は１０２４個の行デコーダ
を必要とする。ｘ−ｙマトリックス組織を有するこの発
明では、（６ビットのアドレスがデコードされる）６４
個の行デコーダおよび（４ビットのアドレスがデコード
される）１６個の列デコーダのみが必要である。デコー
ドされた行アドレスおよびデコードされた列アドレスの
交差は、アクセスされるべき記憶要素の特定のバイトを
生じる。それゆえ、アレイ形態におけるデータをアドレ
スすることによりかなりの量の周辺デコーダ回路が蓄え
られる。しかしながら、各データバイトに対して１個の
ドライバを有する１０２４個の別々のシフト制御ドライ
バＳＣＤがさらに必要である。さらに、１６個の列のす
べてはデータシフトライン１１によりともに連結されま
たはつながれる。これらのシフト制御ドライバ破損点以
下のそのドライバ（すなわち、デコードされた行および
列アドレスより低いアドレス）が不能化され、かつ破損
点上のそのドライバ（すなわち、デコードされた行およ
び列アドレスよりも高いアドレス）が可能化され、それ
によってデータ挿入（プッシュ）動作およびデータ削除
（ホップ）動作がランダムにアドレス可能な１６個の列
スタックのうちの１個内の任意の場所で行なわれるのを
可能にするように、これらのシフト制御ドライバＳＣＤ
は、「破損可能」でなければならない。
データ挿入動作に対して新たなデータが破損点でスタッ
ク内に書込まれ、かつ破損点以上のアドレスを有するす
べての後のデータが次のより高い番号を付されたアドレ
スまで１個のアドレスをプッシュまたはシフトダウンさ
れる。データ削除動作に対して、現存のデータは破損点
でスタックから読出され、かつ破損点以上のアドレスを
有するすべての後のデータは次のより低い番号を付され
たアドレスまで１個のアドレスをホップまたはシフトア
ップされる。破損点以下のアドレスを有するすべてのデ
ータがプッシュ動作およびホップ動作の量変化されない
ままであることが注目されるべきである。その結果、破
損点以上のドライバのすべてがプッシュ動作またはホッ
プ動作を調節するために双方向シフトを行なうことが可
能でなければならない。
動作の理解を容易にするために、かつ第２図の破損可能
ｘ−ｙアレイ１０を説明する目的のため１；４個の行お
よび２個の列で組織されたわずかに８個のビットからな
る、よりずっと小さいｘ−ｙアレイ１０ａの論理図が第
３図で例示される。アレイ１０ａは８個のメモリセルま
たはビットＢ１００、ＢＩＯＩ、・・・Ｂ１０７を含み
、それは４個の行および２個の列を有するマトリックス
で配列される。セルの各々は１個のセルのマスタラッチ
とスレーブラッチとの間で、かつそれぞれの隣接するセ
ルのスレーブ／マスタラッチとマスタ／スレーブラッチ
との間で各セルの真のデータＱおよび補数のデータＱを
シフトするために、マスタラッチＭＬおよびスレーブラ
ッチＳＬと呼ばれる１対の交差結合されたラッチ、およ
び４個のシフト可能化Ｎ−チャネルＭＯＳトランジスタ
ＳＥＩないしＳＥ４を含む。メモリセルＢ１００、ＢＩ
Ｏｌ、・・・Ｂ１０７は独特な構造であり、それは第７
（ｂ）図に関して以下でより十分に述べられる。
Ｎ−チャネルＭＯＳトランジスタから形成された転送ゲ
ートＴ１は、その主端子がセルＢ１００の真のデータ接
続点Ｑと共通のビットセンスラインＢＬＯとの間で接続
される。Ｎ−チャネルＭＯＳトランジスタから形成され
た転送ゲートＴ２は、その主端子がセルＢ１００の補数
のデータ接続点互と共通のビットセンスラインＢＬＯと
の間で接続される。同様の転送ゲートが、残余のセル８
１０１′ないしＢ１０７において類似の態様で接続され
る。
ｘ−ｙアレイ１０ａを用いて利用するための相関の回路
が設けられ、それは行デコーダ回路１２、Ｙ一方向破損
回路２２、シフト制御ドライバ回路２６、ならびにセン
ス増幅器および読出し／書込み回路２８を含む。さらに
、相関の回路は第５図におけるＸ一方向破損回路３２を
含む。シフト制御ドライバ回路２６は、それぞれのメモ
リセルＢ１００、Ｂ１０１、・・・Ｂ１０７を用いて利
用するための複数個のドライバ２８ａないし２６ｈから
なる。センス増幅器および読出し／書込み２８は、列Ｏ
に対する入力／出力回路２８ａおよび列１に対する入力
／出力回路２８ｂを含む。
行デコーダ回路１２はインバータ１１，１２、ＡＮＤ論
理ゲートＧ３．Ｇ４．Ｇ５．Ｇ６、およびラッチＧ７．
Ｇ８、Ｇ９．ＧＩＯを含む。行アドレス信号ＡＯおよび
Ａ１が、行デコーダ回路１２の入力ライン１４および１
６にそれぞれ与えられる。アドレスビットＡＯを受取る
入力ライン１４は、インバータ■２の入力、ＡＮＤゲー
トＧ３の一方の入力、かつＡＮＤゲー）Ｇ５の一方の入
力に接続される。インバータＩ２の出力は、ゲートＧ４
の一方の入力およびゲー）Ｇ８の一方の入力に接続され
る。アドレスビットＡ１を受取る入力ライン１６は、ゲ
ートＧ３およびＧ４の他方の入力に接続される。インバ
ータ１１の出力は、ゲートＧ５およびＧ６の他方の入力
に接続される。
ゲートＧ３ないしＧ６は、行アドレスビットＡ１、ＡＯ
をデコードする働きをする。たとえば、アドレス■２（
Ａ１、ＡＯ−１０２進）であるとき、ゲートＧ４の出力
のみが論理「１」またはハイのレベルにあり、かつ他の
ゲートＧ３、Ｇ５およびＧ６が論理「０」またはローの
レベルにある。それぞれのゲートＧ３ないしＧ６の出力
は、それぞれのラッチＧ７ないしＧＩＯのＤ−入力端子
に接続される。ラッチＧ７ないしＧＩＯのクロック入力
端子は、第１の位相クロックパルス信号ＰＨＩを受取る
ためにともにかつライン１８に接続される。
ラッチＧ７ないしＧＩＯのそれぞれの真のデータ出力Ｑ
は、Ｙ一方向破損回路２２のそれぞれのＡＮＤゲートＧ
１１ないしＧ１４の一方の入力に接続される。ゲートＧ
１１ないしＧ１４の他方の入力は、第２の位相クロック
パルス信号ＰＨ２を受取るためにともにかつライン２０
に接続される。
ラッチＧ７ないしＧＩＯはデータ動作のランダムなアク
セスおよびシフトがアレイ内で生じる間、行アドレスビ
ットＡＯおよびＡ１が変化するのを可能にするようにゲ
ー）Ｇ３ないしＧ６からのデコードされた行の出力を保
持しかつ維持する。ラッチＧ７ないしＧＩＯの真のデー
タ出力Ｑの出力および補数のデータ出力Ｑの出力は、Ｙ
一方向破損回路２２の人力に接続された行デコーダ回路
１２の出力を規定する。
Ｙ一方向破損回路２２は、直列に接続された一連のＹ−
破損Ｎ−チャネルＭＯ３トランジスタＮ１９、Ｎ２２、
Ｎ２５およびＮ２８を含む。トランジスタＮ１９のドレ
インはトランジスタＮ２２のソースに接続され、かつト
ランジスタＮ２２のドレインはトランジスタＮ２５のソ
ースに接続される。トランジスタＮ２５のドレインはト
ランジスタＮ２８のソースに接続される。シフトダウン
トランジスタＮ１６はそのドレインをトランジスタＮ１
９のソースに接続することにより鎖の一方の端部に接続
される。トランジスタＮ１６はシフトダウンパルス信号
を受取るためにそのゲートがライン２３に接続され、か
つそのソースが接地電位に接続される。シフトアップト
ランジスタＮ２９は、そのドレインをトランジスタＮ２
８のドレインに接続することにより鎖の他方の端部に接
続される。トランジスタＮ２９は、シフトアップパルス
信号を受取るためにそのゲートがライン２４に接続され
、かつそのソースが接地電位に接続される。
Ｙ−破損トランジスタＮ１９、Ｎ２２、Ｎ２５およびＮ
２８のそれぞれのゲートは、ラッチＧ７ないしＧＩＯの
それぞれの補数のデータ出力Ｑに接続される。複数個の
ＡＮＤ論理ゲートＧ１１、Ｇ１２、Ｇ１３およびＧ１４
はその入力のうちの１個′がラッチＧ７ないしＧＩＯの
それぞれの真のデータ出力Ｑに接続される。ＡＮＤゲー
トＧｌｌないしＧ１４の出力は行選択信号Ｒ３０１ＲＳ
Ｉ、・・・ＲＳ３を与え、そこで各々は対応する行０，
１、・・・３におけるすべてのメモリセルに対する転送
ゲートＴ１およびＩ２のゲートに接続される。
その特定の行が選択されるとき、行選択信号Ｒ３Ｏない
しＲＳ３のうちの１個のみがハイまたは「１」の論理レ
ベルにある。これにより、選択された行におけるメモリ
セルのすべては対応する対のビットセンスラインＢＬＯ
，ＢＬＯ１ＢＬＩ、ＢＬＩに結合されるようにされる。
予充電Ｐ−チャネルＭＯＳトランジスタＰ１７、Ｐ２Ｏ
，Ｐ２３、およびＰ２６は、典型的には＋５．０ボルト
である電圧源または電位ｖＣＣにそのソースが接続され
る。予充電トランジスタのゲートのすべては、ともにか
つインバータ１１５の出力に接続される。インバータ１
１５の入力は、ライン１８に接続される。インバータ１
２７．１２４、Ｉ２１．１１８は、その出力で、部分的
シフト可能化信号ＰＳＥＯないしＰＳＥ３を与える。イ
ンバータＩ２７、Ｉ２４．１２１および１１８のそれぞ
れの入力は、それぞれの予充電トランジスタＰ２６、Ｐ
２３、Ｐ２ＯおよびＰＩ３の対応するソースに接続され
る。
列Ｏにおける４個のビットＢ１００．ＢＩＯＩ、Ｂ１０
２およびＢ１０３に対するドライバ２６（ａ）ないしく
ｄ）を有するシフト制御ドライバ回路２６は、ＯＲゲー
トＧ３０ないしＧ３３、ＡＮＤゲートＧ３５ないしＧ４
１、およびＯＲゲートＧ４２ないしＧ４９を含む。同様
に、列１における４個のビットＢｌ　（）４、Ｂ１０５
、Ｂ１０６およびＢ１０７に対するドライバ２６（ｅ）
ないしくｈ）を有するシフト制御ドライバ回路２６はＯ
ＲゲートＧ５０ないしＧ５３、ＡＮＤゲートＧ５４ない
しＧ６１、およびＯＲゲートＧ６２ないしＧ６９を含む
。
メモリセルＢ１００に対して、シフトドライバ回路２６
ａがゲートＧ３０ＳＧ３５、Ｇ４２およびＧ４３により
形成される。ＯＲゲート３０は、Ｙ一方向破損回路２２
における行０に対する部分的シフト可能化信号ＰＳＥＯ
からの第１の入力および列可能化信号（ＣＯＬＥＮＯ）
を受取るための第２の入力を有する。ＡＮＤゲートＧ３
５は、ＯＲゲートＧ３０の出力に接続された第１の入力
およびタイミングクロックパルスＵＰＣＫＯを受取るた
めの第２の入力を有する。ＯＲゲートＧ４２は、タイミ
ングパルスＵＰ−ＰＨ１を受取るための第１の入力およ
びタイミングクロックパルスＤＮＣＫＯを受取るための
第２の入力を有する。
ゲートＧ４２の出力は、シフト可能化トランジスタＳＥ
３およびＳＦ３のゲートに接続される。ゲートＧ４３は
、ゲートＧ３５の出力に接続された第１の入力およびタ
イミングパルスＤＮ−ＰＨ１を受取るための第２の入力
を有する。ゲートＧ４３の出力は、シフト可能化トラン
ジスタＳＥＩおよびＳＦ３のゲートに接続される。
メモリセルＢ１０１に対するシフト制御ドライバ回路２
６ｂは、ゲートＧ３１、Ｇ３６、Ｇ３７、Ｇ４４および
Ｇ４５により形成される。ＯＲゲートＧ３１は、Ｙ一方
向破損回路２２における第１の行に対する部分的シフト
可能化信号ＰＳＥＩからの第１の入力および列可能化信
号Ｃ０ＬＥＮＯを受取るための第２の人力を有する。ゲ
ート０３６は、次のより低いセルＢ１００におけるゲー
トＧ３０の出力に接続された第１の入力およびタイミン
グクロックパルスＤＮＣＫＯを受取るための第２の入力
を有する。ゲートＧ３７は、ゲートＧ３１の出力に接続
された第１の入力およびタイミングクロックパルスＵＰ
ＣＫＯを受取るための第２の入力を有する。ゲートＧ４
４は、ゲートＧ３６の出力に接続された第１の入力およ
びタイミングパルスＵＰ−ＰＨ１を受取るための第２の
入力を有する。ゲートＧ４４の出力は、セルＢ１０１に
おいてシフト可能化トランジスタＳＥ３およびＳＦ３の
ゲートに接続される。ゲートＧ４５は、ゲートＧ３７に
接続された第１の入力およびタイミングパルスＤＮ−Ｐ
Ｈ１を受取るための第２の入力を有する。ゲートＧ４５
の出力は、セルＢ１０１においてシフト可能化トランジ
スタＳＥＩおよＦＳ　Ｅ　２のゲートに接続される。
それぞれのセルＢ１０２ないしＢ１０７に対するシフト
制御ドライバ回路２６ｃないし２６ｈのための残余の論
理ゲートは、メモリセルＢ１０１に対する論理ゲートに
関して述べられたものに対応する態様で相互接続される
。ドライバ回路２６ａは唯一のＡＮＤゲートを有する唯
一のものであることが注目される。これは、ビットＯに
対応するセルＢ１００はデータがより低いアドレスから
それに決してシフトされないからである。１ビットのメ
モリセルＢ１００は横の行に配列された記憶要素の８ビ
ットのワードにより置換され得ることが当業者に理解さ
れるはずである。この場合、ゲートＧ’４２およびＧ４
３は８個のビットを並列に駆動する。同様に、メモリセ
ルＢ１０１ないしＢ１０７は類似の態様で接続され得る
。結果として、隣接するワードの対応するビット場所間
の双方向シフトを可能にするように、そのときビットよ
りもむしろワードが各列において一連の鎖で接続される
。１個の列（列Ｏ）の底部および次の列（列１）の上部
がシフトライン２７ａおよびデータライン２７ｂ、２７
ｃにより相互接続されまたは連結されることもまた注目
される。これは、所与のマトリックスにおける列の各々
に対して繰返される。
列０に対する入力／出力回路２８ａは、センス増幅器２
００．Ｎ−チャネルＭＯＳトランジスタ２０２．２０３
、および２０４、ならびにインバータ２０５を含む。同
様に、列１に対する入力／出力回路２８ｂはセンス増幅
器２０１、Ｎ−チャネルＭＯＳトランジスタ２０６．２
０７．２０８、およびインバータ２０９を含む。センス
増幅器および読出し／書込み回路２８は、読出し／書込
み動作のための典型的なＲＡＭ設計に対して全〈従来通
りである。たとえば、列０に対してセンス増幅器２００
はその入力が対のビットセンスラインＢＬＯおよびＢＬ
Ｏに接続され、かつトランジスタ２０３を介してライン
３０上にデータ出力信号を与える。トランジスタ２０３
は、読出し信号ＲＥＡＤＯにより可能化される。書込み
動作はトランジスタ２０２および２０４により制御され
、それはビットセンスラインＢＬＯおよびＢＬＯにライ
ン３０上のデータを給送するために書込み信号ＷＲＩＴ
ＥＯにより可能化される。ビットセンスラインＢＬＯ，
ＢＬＯ１ＢＬＩ、およびＢＬＩはそれぞれの予充電され
たトランジスタＮ７０ないしＮ７３を介して電圧源また
は電位ｖＣＣに接続される。トランジスタＮ７０ないし
Ｎ７３のゲートは、各列における各対のビットセンスラ
インを予充電するために第１の位相パルス信号ＰＨ１に
接続される。
背景としてかつこの発明を理解する際に助力するために
、Ｘ一方向の破損に対して存在する列の３個の基本型式
の簡単な表示が第４図で示される。
第１の型式の列は破損された列（すなわち列番号Ｎ）で
あり、そこではデータの一部分のみがシフトする。特定
には、破損されたアドレス下の場所におけるデータのす
べてがシフトされ、かつ破損アドレス上の場所における
データはすべてシフトするわけではない。列の第２の型
式はデータのシフトが生じないものであり（すなわち、
列番号Ｎ−１）、その列アドレスは破損された列アドレ
スよりも低い。列の第３の型式はデータのすべてがシフ
トされるものであり（すなわち、列番号Ｎ＋１）、その
列アドレスは破損された列アドレスよりも高い。
列番号Ｎに対して、列可能化信号Ｃ０ＬＥＮ番号Ｎは不
活性状態または論理ｒＯＪであり、かつタイミングパル
スＵＰＣＫ番号ＮおよびＤＮＣＫ番号Ｎが与えられる。
列番号Ｎ−１に対して、列可能化信号Ｃ０ＬＥＮ番号Ｎ
−１は不活性状態または論理「０」であり、かつタイミ
ングパルスＵＰＣＫ番号Ｎ−１およびＤＮＣＫ番号Ｎ−
１は与えられない。列番号Ｎ＋１に対して、列可能化信
号Ｃ０ＬＥＮ番号Ｎ＋１は可能化または論理「１」であ
り、かつタイミングパルスＵＰＣＫ番号Ｎ十１およびＤ
ＮＣＫ番号Ｎ＋１が与えられる。この型式の論理制御を
実現するための回路が、第５図で例示される。
第５図は、第２図における論理ゲートで用いられた列可
能化信号Ｃ０ＬＥＮＯおよびＣ０ＬＥＮ１ならびにタイ
ミングパルスＵＰＣＫＯ１ＤＮＣＫＯ，、ＵＰＣＫＩお
よびＤＮＣＫｌを発生するためのＸ一方向破損回路３２
をブロック図の形態で例示する。Ｘ一方向破損回路３２
は、列アドレスビット（すなわちＡ４、Ａ３）に応答し
て、列可能化信号Ｃ０ＬＥＮＯ１ＣＯＬＥＮＩおよびＣ
０ＬＥＮ２を生じるための論理ブロックＨ１、Ｈ２およ
びＨ３を含む。論理ブロックＨ１ないしＨ３は、すべて
のデータがシフトされるべきである第１の列に対応する
列アドレスに対して、かつすべてのより高い番号を付さ
れた列に対してハイまたは「１」の論理レベルである列
可能化信号を発生するように多数の方法で形成されても
よい。このように、これらの信号は「全」列可能化信号
と呼ばれる。これらの列可能化信号が生じられ得る１つ
の方法は、Ｙ一方向破損回路２２におけるものと同じ破
損鎖による。
論理ブロックＨ１ないしＨ３の出力はそれぞれのラッチ
Ｈ４ないしＨ６に給送され、その出力はアレイにおける
シフトの量刑アドレスビットが変化されるように第１の
位相クロックパルスＰＨ１によりラッチされる。見られ
得るように、列Ｏに対する列デコード論理ブロックＨ１
は次のより高い列可能化信号Ｃ０ＬＥＮＩを発生するよ
うに用いられる。同様に、論理ブロックＨ２およびＨ３
は次のより高い列可能化信号Ｃ０ＬＥＮ２およびＣ０Ｌ
ＥＮ３を発生するように用いられる。実際にシフトが生
じるようにされる列０に対するタイミング信号は列シフ
トゲートＨ７およびＨ８により制御され、それは次のよ
り高い列可能化信号Ｃ０ＬＥＮＩにより可能化される。
同様に、列１に対するタイミングパルスは列シフトゲー
トＨ９およびＨＩＯにより制御され、それは列可能化信
号Ｃ０ＬＥＮ２により可能化される。列２に対するタイ
ミングパルスは列シフトゲートＨ１１およびＨ１２によ
り制御され、それは列可能化信号Ｃ０ＬＥＮ３により可
能化される。
ゲートＨ８、ＨＩＯおよびＨ１２の各々は、第４の位相
パルス信号ＰＨ４および選択信号ＳＳからなる２個の人
力信号を受取る。ゲー）Ｈ７、Ｈ９およびＨｌｌの各々
は、第４の位相パルス信号ＰＨ４および選択信号ＳＳの
補数からなる２個の入力信号をインバータ１３４を介し
て受取る。もしホップ動作が選択されるならば、選択信
号ＳＳは第４の位相パルス信号が生じるとき論理「１」
である。他方で、もしプッシュ動作が選択されるならば
、選択信号ＳＳは第４の位相パルス信号が生じるとき論
理「０．］である。
第３図および第５図におけるその相関の回路を有する破
損可能ｘ−ｙアレイ１０ａの動作は、ホップ動作および
プッシュ動作の理解を容易にするのに有用な第６（ａ）
図ないし第６（ｓ）図の波形を参照して今から説明され
る。第６（ａ）図ないし第６　（ｓ）図のグラフ図は、
デコードされたアドレス−５（Ａ２、Ａ１、ＡＯ−１０
１２進）でのプッシュ動作がすぐにその後に続くデコー
ドされたアドレス−２（すなわちＡ２、Ａ１、ＡＯ−０
１０２進）でのホップ動作に対する、第３図および第５
図の回路の種々の点でのタイミング波形を例示する。
時間ｔ１でのアドレス−２（第６（ｄ）図）に対して、
ＡＮＤゲートＧ４の出力のみが論理「１」である。他の
ゲートＧ３、Ｇ５およびＧ６の出力は、論理「０」のま
まである。こうして、時間ｔ１での第１の位相クロック
パルスＰＨ１（第６ａ図）により対のビットセンスライ
ンＢＬＯ％ＢＬＯおよびＢＬＩ、ＢＬＩが電位源ＶＣＣ
に予充電されるようにされる、なぜならトランジスタＮ
７０ないしＮ７３が導電性にされるからである。デコー
ドされた行におけるラッチＧ８のデータ出力Ｑは、次の
第１の位相クロックパルスＰＨ１まで論理「１」のまま
である。さらに、Ｙ−破損鎖における中間接続点Ａない
しＤは、トランジスタＰ１７、Ｐ２Ｏ，Ｐ２３、および
Ｐ２６が導電性にされるので、Ｙ一方向の破損選択に備
えて時間ｔ１の間高い値まで充電される。
この予充電が生じるとき、セルＢ１０３ないしＢ１０７
におけるマスタラッチＭＬのデータは、それぞれのゲー
トＧ４８、Ｇ６２、Ｇ６４、Ｇ６６およびＧ６８に与え
られる、第６（ｎ）図で示されるタイミングパルスＵＰ
−ＰＨ１により、その上のメモリセルにおけるスレーブ
ラッチＳＬによりサンプリングされる。これにより、セ
ルＢ１０３ないしＢ１０７におけるシフト可能化トラン
ジスタＳＥ３およびＳＥ４がオンになるようにされる。
タイミングパルスＵＰ−ＰＨ１の間オフにされる各スレ
ーブラッチＳＬに電力が接続されることにより、セルＢ
１０３ないしＢ１０７において上方シフトが生じられる
。ホップ動作が行なわれるべきであるので、タイミング
パルスＵＰ−ＰＨ１が与えられる。ホップ動作は特定の
ランダムなアドレスでデータの読出しを必要とし、かつ
次のより低いアドレスにおけるデータはそのアドレスを
充填するように移動されまたはホップアップされる。よ
り高いアドレスにおけるすべてのデータはまた、次のよ
り低いアドレスまでシフトアップされる。
時間ｔ２では、ゲートＧ１２に与えられた第２の位相パ
ルス信号ＰＨ２（第６ｂ図）によりその出力がハイまた
は論理「１」のレベルになるようにされる。その結果、
通常ローである、ＡＮＤゲートＧ１２の出力での行選択
信号Ｒ５２（第６ｇ図）は第２の行における転送ゲート
Ｔ１およびＴ２をオンにするようにハイまたは論理「１
」のレベルにスイッチされる。これにより、第２の行に
おけるセルＢ１０２およびＢ１０６の真の出力Ｑおよび
補数の出力ＱがそのそれぞれのビットセンスラインＢＬ
Ｏ，ＢＬＯおよびＢＬＩ、ＢＬＩに順に接続されるよう
にされる。時間ｔ２でのトランジスタ２０３を信号ＲＥ
ＡＤＯで活性化することにより、メモリセルＢ１０２に
おけるデータがライン３０上に読出され得る。この読出
し信号は、アドレスビットＡ２のデコーディングにより
得られる。
この時間ｔ２では、第６ｈ図のシフトダウンパルス信号
がまたライン２３を介してトランジスタＮ１６のゲート
に与えられ、それはデコードされた行以下で中間接続点
のすべて（ＣおよびＤ）をプルダウンするようにトラン
ジスタＮ１６のゲートをオンにする。この場合節２の行
はデコードされた行であるので、ラッチＧ８の補数のデ
ータ出力間のみがトランジスタＮ２２をオフにするよう
に低い電位にある。こうして破損点（Ｒ３２）以上のす
べての中間接続点（接続点ＡおよびＢ）は、部分的シフ
ト可能化信号ＰＳＥＯおよびＰＳＥＩがローにされ、そ
れによって部分的シフトが生じる（第６１図および第６
ｊ図）列Ｏにおけるθ番目および第１の行のシフトを不
能化するようにハイのままである。部分的シフトが生じ
る列は、列アドレスビットＡ２をデコードする、第５図
における論理ブロックＨ１ないしＨ３により決定される
。列可能化信号Ｃ０ＬＥＮＩ　（第６ｍ図）はノ１イで
あり、列１が全列シフトであり、そこで列１におけるす
べてのデータがシフトされるべきであることを示す。こ
のように、列０に対するゲートＨ７およびＨ８はこの次
のより高い列可能化信号Ｃ０ＬＥＮＩにより可能化され
る。
破損アドレスよりも高いアドレスに置かれたデータのみ
をシフトするのを可能にするように、トランジスタＮ１
６がオンにされることが注目されるべきである。もし破
損アドレスよりも低いアドレスに置かれたデータのみを
シフトすることが所望であるならば、そのときトランジ
スタＮ２９はオンにされる必要がある。時間ｔ２でトラ
ンジスタＮ１６をオンにすることにより、接続点Ｃおよ
びＤは部分的可能化信号ＰＳＥ２およびＰＳＥ３がハイ
になるように（第６に図および第６痣図）放電される。
信号ＰＳＥ２は、ゲートＧ３２を介してゲートＧ３９お
よびＧ４０に与えられる。信号ＰＳＥ３は、ゲートＧ３
３を介してゲートＧ４１およびＧ５４に与えられる。
第５図かられかるように、ゲートＨ８からの信号ＵＰＣ
ＫＯ（第６ｐ図）およびゲートＨＩＯからのＵＰＣＫＩ
　（第６ｒ図）は、選択信号ＳＳがホップ動作に対して
時間ｔ４においてノ１イであるので、第４の位相信号Ｐ
Ｈ４（第６Ｃ図）に応答して発生される。これらの信号
ＵＰＣＫＯおよびＵＰＣＫＩはゲートＧ３９、Ｇ４１、
Ｇ５５、Ｇ５７、Ｇ５９およびＧ６１への入力であり、
それはセ′ルＢ１０２ないしＢ１０７におけるシフト可
能化トランジスタＳＥＩおよびＳＦ３をオンにするよう
に用いられる。インバータ１３４は第４の位相パルス信
号ＰＨ４がゲートＨ７およびＨ９の出力に到達するのを
妨げるので、信号ＤＮＣＫＯおよびＤＮＣＫｌはローで
ある。このように、ゲートＧ３８、Ｇ４０、Ｇ５４、Ｇ
５６、Ｇ５８およびＧ６０の出力はセルＢ１０２、Ｂ１
０３およびＢ１０４におけるシフト可能化トランジスタ
ＳＥ３およびＳＦ４をオフにするようにローである。
その結果、アップシフトクロック信号ＵＰＣＫＯおよび
ＵＰＣＫＩを与える間マスタラッチＭＬへの電力をオフ
にすることにより、セルＢ１０２ないしＢ１０７におけ
るスレーブＳＬのデータがそれぞれのマスタラッチＭＬ
までシフトアップされる。全列可能化信号Ｃ０ＬＥＮＩ
がハイであるので、列１におけるゲートＧ５５、Ｇ５７
、Ｇ５９およびＧ６１に与えられた信号ＵＰＣＫＩはそ
このすべでのデータが次のより低いアドレスまでシフト
アップされるようにされる。
要するに、もしその全列可能化（ＣＯＬＥＮＯおよびＣ
０ＬＥＮＩ）がハイであるかまたは部分的シフト可能化
信号（Ｙ一方向破損回路２２がらの出力）がハイである
かのいずれかであるならば、その列シフトゲートが可能
化された任意の列（すなわちゲートＨ７ないしＨ１２）
はシフトするようにされることが注目される。このよう
に、部分的シフト可能化信号は破損が生じる列（すなわ
ち、データの一部分のみがシフトされる列）におけるシ
フトのみに影響を与える。
時間ｔ５では、ゲートＧ５の出力のみがハイになるよう
にされるように、アドレスが第６ｄ図においてアドレス
−５（Ａ２、Ａ１、ＡＯ−１０１２進）に今変化される
。第１の位相パルス信号ＰＨ１を再度与えることにより
（第６ａ図）、ゲートＧ９の出力Ｑはハイの状態でラッ
チされる。
時間ｔ６では、ゲートＧ１３の出力は唯一ハイになり、
かつ部分的シフト可能化信号ＰＳＥＩ、ＰＳＥ２および
ＰＳＥ３　（第６ｊ図、第６に図、および第６店図）が
ハイになるようにされるようにＹ一方向破損回路２２が
同じように作用する。これは、ハイになるように行選択
信号Ｒ８Ｉ（第６ｆ図）を与える第１の行が今選択され
るという事実による。行選択信号ＲＳＩにより、データ
は入力／出力回路２８ｂを介してセルＢ１０５のマスタ
ラッチＭＬ内に書込まれるようにされる。破損アドレス
より高いアドレス内に置かれたデータはプッシュ動作の
ために次のより高いアドレスまでシフトダウンされるべ
きであるので、ダウンシフト信号ＤＮ−ＰＨ１（第６（
０）図）はまた、セルＢ１０５ないしＢ１０７における
すべてのマスタラッチＭＬが以下でスレーブラッチＳＬ
によりサンプリングされるように時間ｔ５の間開始され
る。部分的シフト列は今、アドレス−５であるという事
実により列１である。
ゲートＨ７およびＨ８（第５図）が不能化されるので、
時間ｔ８での第４の位相パルス信号ＰＨ４（第６Ｃ図）
は列Ｏのセルには与えられない。
こうして、アップシフトクロック信号ＵＰＣＫＯまたは
ダウンシフトクロック信号ＤＮＣＫＯ（第６ｐ図および
第６ｑ図）は現われない。部分的シフト列アドレスより
も低い列アドレスを有する任意の列が、ローである列可
能化信号を有することが撤回される。こうして、列可能
化信号Ｃ０ＬＥＮ１はローであり、それによってゲート
Ｈ７およびＨ８を不能化する。しかしながら、時間ｔ８
では部分的シフト可能化信号ＰＳＥ　１ないしＰＳＥ３
により下方のシフトが、次のより高いアドレスにおける
対応するマスタラッチに対してセルＢ１０５ないしＢ１
０７のスレーブラッチＳＬにおいて生じるようにされる
。これは、列シフトゲートＨ９が第４の位相パルス信号
ＰＨ４から得られるダウンシフトクロック信号ＤＮＣＫ
Ｉ　（第６ｓ図）を与えるからである。プッシュ動作の
開時間ｔ４では列可能化信号Ｃ０ＬＥＮ２がハイであり
かつ選択信号ＳＳがローであることが注目される。
前に指摘されたように、第３図で示されたこの発明のメ
モリセルＢ１００ないしＢ１０７の各々はマスタラッチ
ＭＬおよびスレーブラッチＳＬと呼ばれる１対の交差結
合されたラッチを含む。第７ａＩ９では、マスタラッチ
またはスレーブラッチのいずれかとして用いるためのラ
ッチ回路の論理表示が示される。ラッチ回路は、第１の
イン＜−夕１１および第２のインバータＩ２から形成さ
れる。インバータ１１は、その出力が第２のインバータ
■２の入力に接続され、かつ真のデータ出力Ｑを与える
。インバータＩ２は、その出力が第１のインバータエ１
の入力に接続され、かつ補数のデータ出力Ｑを与える。
この発明のｘ−ｙアレイ１０ａは複数個のＭＯＳスタテ
ィックＲＡＭセルを含み、各セルは互いに同一の配列を
有する。こうしてメモリセルの各々が、典型的にはメモ
リセルＢＨの第７ｂ図で詳細に例示されるように構成さ
れる。第７ｂ図で示されるメモリセルＢＮはその構造に
おいて独特であるので、この発明の破損可能ｘ−ｙアレ
イにおける利用以外の応用を有する。たとえば、複数個
のこのようなメモリセルは双方向にシフトするマスタ／
スレーブシフトレジスタとして作用するように列に配列
されてもよい。
マスタラッチＭＬは、第７ａ図のインバータ１１に対応
する第１のインバータおよびインバータ■２に対応する
第２のインバータを含む。マスタラッチにおける第１の
インバータは、Ｐ−チャネルＭＯＳトランジスタＰ４お
よびＮ−チャネルＭＯＳトランジスタＮ５から形成され
る。トランジスタＰ４およびＮ５のドレインは、真のデ
ータ出力Ｑを規定する接続点Ｅを形成するようにともに
接続される。トランジスタＰ４およびＮ５のゲートはま
た、補数のデータ出力Ｑを規定する接続点Ｆを形成する
ようにともに接続される。マスタラッチＭＬの第２のイ
ンバータは、Ｐ−チャネルＭＯＳトランジスタＰ６およ
びＮ−チャネルＭＯＳトランジスタＮ７から形成される
。トランジスタＰ６およびＮ７のドレインは、ともにか
つ補数のデータ出力Ｑに接続される。トランジスタＰ６
およびＮ７のゲートはまた、ともにかつ真のデータ出力
Ｑに接続される。トランジスタＰ４およびＰ６のソース
は、ともにかつ電源可能化トランジスタＰ１を介して第
１の電源ＰＳ１の正の端子に接続される。トランジスタ
Ｐ１のゲートは、第１の電源の真の信号Ｃ１を受取る。
トランジスタＮ５およびＮ７のソースは、ともにかつ電
源可能化トランジスタＮ３を介して第１の電源ＰＳ１の
接地端子に接続される。トランジスタＮ３のゲートは、
第１の電源の真の信号Ｃ１の補数を受取る。
同様に、スレーブラッチＳＬは第７ａ図のインバータ１
１に対応する第３のインバータおよびインバータＩ２に
対応する第４のインバータを含む。
第３のインバータは、Ｐ−チャネルＭＯＳトランジスタ
Ｐ８およびＮ−チャネルＭＯＳトランジスタＮ９から形
成される。第４のインバータは、Ｐ−チャネルＭＯ３ト
ランジスタＰＩＯおよびＮ−チャネルＭＯＳトランジス
タＮ１１から形成される。トランジスタＰ８およびＮ９
のドレインは、ともにかつスレーブラッチＳＬの真のデ
ータ出力Ｑを規定する接続点Ｇに接続される。トランジ
スタＰ８およびＮ９のゲートはまた、ともにかつスレー
ブラッチＳＬの補数のデータ出力Ｑを規定する接続点Ｈ
に接続される。トランジスタＰＩＯおよびＮｉｌのドレ
インは、ともにかつスレーブラッチＳＬの補数のデータ
出力Ｑに接続される。トランジスタＰＩＯおよびＮｉｌ
のゲートはまた、ともにかつスレーブラッチＳＬの真の
データ出力Ｑに接続される。トランジスタＰ８およびＰ
ＩＯのソースは、ともにかつ電源可能化トランジスタＰ
２を介して第２の電源ＰＳ２の正の端子に接続される。
トランジスタＰ２のゲートは、第２の電源の真の信号Ｃ
２を受取る。トランジスタＮ９およびＮｉｌのソースは
、ともにかつ電源可能化トランジスタＮ４を介して第２
の電源ＰＳ２の接地電位に接続される。トランジスタＮ
４のゲートは、第２の電源の真の信号Ｃ２の補数を受取
る。
行選択トランジスタＮ１２はその主電極が接続点Ｅとビ
ットセンスラインＢＬＮの間に接続され、かつ行選択ト
ランジスタＮ１３はその主電極が接続点Ｆとビットセン
スラインＢＬＮとの間に接続される。行選択トランジス
タＮ１２およびＮ１３のゲートは、第３図の回路１２と
同じ行デコーダ回路からのものである行選択信号ＲＳＮ
を受取る。
第１のシフト可能化トランジスタＮ１４は、その主電極
が接続点ＥとＧとの間に接続される。トランジスタＮ１
４のゲートは、第１のシフト可能化信号５ＥＮＩを受取
る。第２のシフト可能化トランジスタＮ１５は、その主
電極が接続点ＦとＨとの間に接続される。トランジスタ
Ｎ１５のゲートはまた、第１のシフト可能化信号５ＥＮ
Ｉを受取る。第３のシフト可能化トランジスタＮ１６は
、接続点Ｅと、次のより低いアドレスを存するセル（セ
ルＢＮ−１）に対する接続点Ｇに対応する接続点との間
に接続される。第４のシフト可能化トランジスタＮ１７
は、接続点Ｆと、次のより低いアドレスを有するセル（
セルＢＮ−１）に対する接続点Ｈに対応する接続点との
間に接続される。
トランジスタＮ１６およびＮ１７のゲートは、第２のシ
フト可能化信号５ＥＮ２を受取る。
もし第７ｂ図のセルＢＮが第３図におけるセルＢ１０２
に対応すると仮定するならば、そのときトランジスタＮ
１２はＴ１に対応し、かつトランジスタＮ１３はトラン
ジスタＴ２に対応する。トランジスタＮ１４はトランジ
スタＳＥ１に対応し、かつトランジスタＮ１５はトラン
ジスタＳＥ２に対応する。トランジスタＮ１６はトラン
ジスタＳＥ３に対応し、かつトランジスタＮ１７はトラ
ンジスタＳＥ４に対応する。
第７（ｂ）図のＲＡＭシフトセルの動作が、第８（ａ）
図ないし第８（ｅ）図および第９（ａ）図ないし第９（
ｅ）図における波形を参照してこれから説明される。特
に、第８（ａ）図ないし第８（ｅ）図はプッシュ動作の
間の第７（ｂ）図のＲＡＭシフトセルに対するタイミン
グ図である。見られ得るように、行選択信号Ｒ３Ｎがハ
イであるので（第８ｅ図）、時間ｔ２でのアドレス−Ｎ
でデータがメモリセル内に書込まれる。これにより、電
流が対のビットセンスラインＢＬＮおよびＢＬＮと接続
点ＥおよびＦとの間で流れるようにされる。第３図の回
路２８ａと同じ人力／出力回路を介してビットセンスラ
インＢＬＮおよびＢＬＮ上に駆動電圧を与えることによ
り、データがマスタラッチＭＬに書込まれる。
書込み動作が生じる前の時間ｔ１の間、第２の電源信号
Ｃ２（第８ｂ図）は、トランジスタＰ２およびＮ４を介
して電源端子を接続解除することによりスレーブラッチ
ＳＬを不能化する。スレーブラッチＳＬが不能化される
と、隣接するマスタラッチＭＬ（上方または下方のいず
れか）のうちの１個からデータを受取ることが今可能に
される。
プッシュ動作を行なうことが所望であるので、スレーブ
ラッチＳＬは上のマスタラッチＭＬからのデータをサン
プリングする。これは、トランジスタＮ１４およびＮ１
５のゲートに与えられるシフト可能化信号５ＥＮＩ　（
第８Ｃ図）により達成される。書込み動作の後の時間ｔ
４の間、第１の電源信号ＣＩ（第８ａ図）はトランジス
タＰ１およびＮ３を介して電源端子を接続解除すること
によりマスタラッチを不能化する。マスタラッチＭＬが
不能化されると、セルＢＮ−１におけるスレーブラッチ
ＳＬからデータを受取ることが今可能にされる。これは
、トランジスタＮ１ＢおよびＮ１７のゲートに与えられ
た第２のシフト可能化信号５ＥＮ２　（第８ｄ図）によ
り達成される。
プッシュ動作に対して、第２の電源信号Ｃ２は第６（ａ
）図で示される第１の位相１のパルス信号ＰＨ１に対応
する。第１の電源信号Ｃ１は、第６（Ｃ）図で示される
第４の位相パルス信号ＰＨ４に対応する。シフト可能化
信号５ＥＮＩは、第６　（ｏ）図におけるタイミングパ
ルスＤＮ−ＰＨ１に対応する。シフト可能化信号５ＥＮ
２は、第６　（ｓ）図のダウンシフトタイミングクロッ
ク信号ＤＮＣＫ１に対応する。
第９（ａ）図ないし第９（ｄ）図では、ホップ動作の間
に第７（ｂ）図のＲＡＭシフトセルに対するタイミング
図が示される。データは、行選択信号Ｒ５Ｎがハイであ
るので（第９ｅ図）、時間ｔ２でのアドレス−Ｎでメモ
リセルから読出される。時間ｔ１で予充電されたビット
センスラインＢＬＮおよびＢＬＮ上で、第３図の回路２
８ａと同じ人力／出力回路を介して駆動電圧を与えない
ことにより、データは第３図の回路２８ａと同じ入力／
出力回路からの読出し信号を介してマスタラッチＭＬか
ら読出される。
読′出し動作の前の時間ｔ１の間、第２の電源信号Ｃ２
（第９ｂ図）は隣接するマスタラッチＭＬのうちの１個
からデータを受取るようにスレーブラッチＳＬを不能化
する。ホップ動作を行なうことが所望であるので、スレ
ーブラッチＳＬはセルＢＮ＋１においてその下方のマス
タラッチからデータをサンプリングする。これは、トラ
ンジスタＮ１６およびＮ１７に与えられた第２のシフト
可能化信号５ＥＮ２　（第９ｄ図）により達成される。
読出し動作の後の時間ｔ４の間、第１の電源信号Ｃ１は
、それがその下方のスレーブラッチＳＬからデータを受
取るようにされるようにマスタラッチＭＬを不能化する
。これは、トランジスタＮ１４およびＮ１５に与えられ
た第１のシフト可能化信号５ＥＮＩ　（第９ｃ図）によ
り達成される。
ホップ動作に対して、第２の電源信号Ｃ２は第６（ａ）
図で示される第１の位相信号ＰＨ１に再度対応する。第
１の電源信号ＣＩは、第６（ｃ）図で示される第４の位
相パルス信号ＰＨ４に再度対応する。シフト可能化信号
５ＥＮ２は、第６（ｎ）図におけるタイミングパルスＵ
Ｐ−ＰＨ１に対応する。シフト可能化信号５ＥＮＩは、
第６（ｒ）図のアップシフトタイミングクロック信号Ｕ
ＰＣＫＩに対応する。
第８図および第９図かられかるように、マスタラッチＭ
ＬおよびスレーブラッチＳＬに対する電源はハイになる
信号であるそれぞれのシフト可能化信号５ＥＮＩおよび
５ＥＮ２を与える前にオフにされる。この態様で、マス
タラッチおよびスレーブラッチへの電源のスイッチング
オフおよびスイッチングオンは、上方のまたは下方いず
れかの態様で双方向シフトにおけるシフトの方向を制御
するのに用いられる。こうして、電源はデータを受取る
べきであるラッチに対してオフにスイッチされる。それ
ゆえに、駆動ＲＡＭセルは容量を充電しかつ放電するの
みであり、それによってもしＣＭＯＳインバータにおけ
るプルアップトランジスタおよびプルダウントランジス
タの両方が両方ともオンにされるならば生じる電流消費
をなくする。真の側および補数の側の両方を駆動するこ
とにより（二重側面ドライブ）、これは、正の電力およ
び接地端子が接続される前に、交差結合されたラッチの
入力に与えられたゲート電圧が電源の１つのしきい値内
にあることを確実にする。その結果、電力が受取セルに
再度与えられるとき最小量の電流のみがスイッチされた
電源により与えられる。
第１０図は、第７（ｂ）図のスタティックＲＡＭセルの
代わりの実施例を例示する。第１０図では、スレーブラ
ッチは４個のトランジスタよりもむしろ２個のトランジ
スタのみからなるダイナミックＲＡＭセルにより置換さ
れる。マスタラッチに対するスタティックＲＡＭセルは
均一のトランジスタＥＱを含み、それはスレーブラッチ
がマスタラッチへデータをシフトするときバランスのと
れた電荷分割効果を保証する。これらの相違がなければ
、第１０図のＲＡＭセルは第７（ｂ）図のＲＡＭセルに
同一でありかつ同一の態様で動作する。こうして、第１
０図のＲＡＭセルの動作は二重と繰返されない。
前記の詳細な説明から、このようにこの発明が共通のア
ドレスを用いることによりデータのランダムなアクセス
およびアレイのランダムな破損のために複数個のメモリ
セルから形成されたｘ−ｙアレイを同時に提供すること
がわかる。さらに、１対の交差結合されたラッチから形
成されたメモリセルが提供され、それは対の交差結合さ
れたラッチのうちの１個への電力をオフにスイッチする
ことにより双方向シフトを制御するための手段を含む。
１つの特定の応用では、複数個のこのようなメモリセル
は双方向シフト能力を有するマスタスレーブシフトレジ
スタとして作用するように列内に配列される。
現在考慮されるべきであるこの発明の好ましい実施例が
例示されかつ述べられたが、様々な変更および修正がな
されてもよくかつ均等物がこの発明の真の範囲を逸脱す
ることなくその要素に代用されてもよいことが当業者に
より理解されるであろう。さらに、その中心的範囲を逸
脱することなくこの発明の教示に特定の状態または材料
を適合させ′るように多くの修正がなされてもよい。そ
れゆえに、この発明はこの発明を実施するために企図さ
れた最良のモードとして開示された特定の実施例に限定
されないが、この発明が前掲の特許請求の範囲内のすべ
ての実施例を含むことが意図されている。
【図面の簡単な説明】
第１図は、先行技術のシフトレジスタのマスクセクショ
ンおよびスレーブセクションから形成された典型的な１
ビットの記憶セルである。 第２図は、この発明のランダムアクセスメモリの簡単な
概略表示である。 第３Ａ図、第３Ｂ図および第３Ｃ図は、この発明に従っ
て構成された、４個の行および２個の列を例示するラン
ダムアクセスメモリの論理図である。 第４図は、第２図における列に対して可能である列の３
個の基本型式の簡単な表示である。 第５図は、第３図におけるメモリアレイで用いるための
Ｘ一方向破損回路のブロック図である。 第６図は、その動作を理解する際に有用である第３図お
よび第５図の回路における種々の点に存在する波形であ
る。 第７Ａ図は、この発明のメモリセルにおけるマスタラッ
チまたはスレーブラッチを表わす論理図である。 第７Ｂ図は、この発明の１ビットのランダムアクセスメ
モリセルの詳細な略回路図である。 第８図は、プッシュ動作問の、第７図ＣＢ）のメモリセ
ルの動作を理解する際に有用な波形である。 第９図は、ホップ動作問の、第７図（Ｂ）のメモリセル
の動作を理解する際に有用な波形である。 第１０図は、この発明に従って構成されたメモリセルの
代わりの実施例の詳細な略回路図である。 図において、１０はＲＡＭ、１０ａはｘ−ｙアレイ、１
２は行デコーダ回路、２２はＹ一方向破損回路、２６は
シフト制御ドライバ回路、２８はセンス増幅器および読
出し／書込み回路、３２はＸ一方向破損回路、Ｂ１００
ないしＢ１０７はメモリセル、ＨｌないしＨ３は列デコ
ード論理ブロックである。

Claims (21)

    【特許請求の範囲】
  1. （１）データのプッシュ動作およびホップ動作を行ない
    、かつ共通のアドレスで同時にアレイを破損するための
    破損可能ｘ−ｙランダムアクセスメモリアレイであって
    、 行アドレスに応答してデコードされた行選択信号を発生
    するための行デコーダ手段と、 前記デコードされた行選択信号に応答してＹ−方向のア
    レイを破損するように行シフト可能化信号を発生するた
    めの行破損手段と、 列アドレスに応答してデコードされた列選択信号を発生
    するための列デコーダ手段と、 前記デコードされた列選択信号に応答してＸ−方向のア
    レイを破損するように列シフト可能化信号を発生するた
    めの列破損手段と、 前記行および列シフト可能化信号ならびにタイミング位
    相信号に応答してアップシフトクロックパルスおよびダ
    ウンシフトクロックパルスを発生するためのシフト制御
    ドライバ手段と、 前記行および列アドレスに応答してランダムにアクセス
    され得るｘ−ｙ組織を形成するように複数個の列にスタ
    ックされる複数個の記憶要素とを含み、さらに 前記記憶要素の各々が前記アップシフトおよびダウンシ
    フトクロックパルスに応答して、破損点を規定するアレ
    イを破損するように用いられる前記行および列アドレス
    で前記複数個のランダムにアドレス可能な列のうちの１
    個からの任意の点にデータをプッシュしまたは任意の点
    からデータをホップするかいずれかにより双方向シフト
    を生じ、それによって破損点よりも高い（または低い）
    アドレスを有するアレイ内のメモリセルのすべてにおけ
    るデータがシフトしかつ破損点よりも低い（または高い
    ）アドレスを有するメモリセルがそのデータを変化され
    ないままである、破損可能ｘ−ｙランダムアクセスメモ
    リアレイ。
  2. （２）前記記憶要素の各々が１ビットのメモリセルを含
    み、各メモリセルが１対の交差結合されたラッチから形
    成される、特許請求の範囲第１項に記載のメモリアレイ
    。
  3. （３）前記記憶要素の各々がデータバイトを規定するよ
    うに複数個の１ビットのメモリセルを含み、各メモリセ
    ルが交差結合されたマスタラッチおよび交差結合された
    スレーブラッチから形成される、特許請求の範囲第１項
    に記載のメモリアレイ。
  4. （４）双方向シフトが生じる方向を制御するように、前
    記マスタラッチに接続された電源をオンおよびオフにス
    イッチするための手段をさらに含む、特許請求の範囲第
    ３項に記載のメモリセル。
  5. （５）前記マスタラッチに接続された電源がオフにスイ
    ッチされるとき、前記マスタラッチが隣接するスレーブ
    ラッチのうちの１個からのデータをサンプリングする、
    特許請求の範囲第４項に記載のメモリセル。
  6. （６）第１のインバータおよび第２のインバータから形
    成された交差結合されたマスタラッチを含み、前記第１
    のインバータはその出力が前記第２のインバータの入力
    および真のデータ出力接続点に接続され、前記第２のイ
    ンバータはその出力が前記第１のインバータの入力およ
    び補数のデータ出力接続点に接続され、 第３のインバータおよび第４のインバータから形成され
    た交差結合されたスレーブラッチを含み、前記第３のイ
    ンバータはその出力が前記第４のインバータの入力およ
    び真のデータ出力接続点に接続され、前記第４のインバ
    ータはその出力が前記第３のインバータの入力および補
    数のデータ出力接続点に接続され、さらに 前記マスタラッチおよび前記スレーブラッチに動作して
    接続され、前記マスタラッチの真のかつ補数のデータ接
    続点と前記スレーブラッチの真のかつ補数のデータ接続
    点との間でデータの双方向シフトを制御するための手段
    を含むメモリセル。
  7. （７）前記制御手段が前記マスタラッチに接続された電
    源をオフおよびオンにスイッチするための手段を含む、
    特許請求の範囲第６項に記載のメモリセル。
  8. （８）前記マスタラッチおよび前記スレーブラッチに結
    合されかつパルスのシフトに応答して前記マスタラッチ
    と前記スレーブラッチとの間でデータをシフトするため
    のシフト可能化手段をさらに含む、特許請求の範囲第７
    項に記載のメモリセル。
  9. （９）前記マスタラッチに接続された前記電源がオフに
    スイッチされるとき前記マスタラッチにデータがシフト
    される、特許請求の範囲第７項に記載のメモリセル。
  10. （１０）前記第１のインバータがＰ−チャネルＭＯＳト
    ランジスタおよびＮ−チャネルＭＯＳトランジスタを含
    み、前記Ｐ−チャネルトランジスタおよびＮ−チャネル
    トランジスタはそのゲートがその入力を規定するように
    ともに接続され、かつそのドレインがその出力を規定す
    るようにともに接続され、前記Ｐ−チャネルトランジス
    タはそのソースが電位源に接続され、前記Ｎ−チャネル
    トランジスタはそのソースが接地電位に接続される、特
    許請求の範囲第６項に記載のメモリセル。
  11. （１１）前記第２のインバータがＰ−チャネルＭＯＳト
    ランジスタおよびＮ−チャネルＭＯＳトランジスタを含
    み、前記Ｐ−チャネルトランジスタおよびＮ−チャネル
    トランジスタはそのゲートがその入力を規定するように
    ともに接続され、かつそのドレインがその出力を規定す
    るようにともに接続され、前記Ｐ−チャネルトランジス
    タはそのソースが電位源に接続され、前記Ｎ−チャネル
    トランジスタはそのソースが接地電位に接続される、特
    許請求の範囲第１０項に記載のメモリセル。
  12. （１２）前記第３のインバータがＰ−チャネルＭＯＳト
    ランジスタおよびＮ−チャネルＭＯＳトランジスタを含
    み、前記Ｐ−チャネルトランジスタおよびＮ−チャネル
    トランジスタはそのゲートがその入力を規定するように
    ともに接続され、かつそのドレインがその出力を規定す
    るようにともに接続され、前記Ｐ−チャネルトランジス
    タはそのソースが電位源に接続され、前記Ｎ−チャネル
    トランジスタはそのソースが接地電位に接続される、特
    許請求の範囲第１１項に記載のメモリセル。
  13. （１３）前記第４のインバータはＰ−チャネルＭＯＳト
    ランジスタおよびＮ−チャネルＭＯＳトランジスタを含
    み、前記Ｐ−チャネルトランジスタおよびＮ−チャネル
    トランジスタはそのゲートがその入力を規定するように
    ともに接続され、かつそのドレインがその出力を規定す
    るようにともに接続され、前記Ｐ−チャネルトランジス
    タはそのソースが電位源に接続され、前記Ｎ−チャネル
    トランジスタはそのソースが接地電位に接続される、特
    許請求の範囲第１２項に記載のメモリセル。
  14. （１４）前記マスタラッチと前記スレーブラッチとの間
    に相互接続された第１のシフト可能化手段と、前記マス
    タラッチと隣接するメモリセル内のスレーブラッチとの
    間に接続される第２のシフト可能化手段とをさらに含む
    、特許請求の範囲第６項に記載のメモリセル。
  15. （１５）第１のシフト可能化手段がその主端子が前記マ
    スタラッチの真の／補数のデータ出力接続点と前記スレ
    ーブラッチの真の／補数のデータ出力接続点との間に接
    続された第１のおよび第２のシフト可能化トランジスタ
    を含み、かつそこで前記第２のシフト可能化手段はその
    主電極が前記マスタラッチの真の／補数のデータ出力接
    続点と隣接するメモリセル内のスレーブラッチの真の／
    補数のデータ出力接続点との間に接続された第３のおよ
    び第４のシフト可能化トランジスタを含む、特許請求の
    範囲第１４項に記載のメモリセル。
  16. （１６）前記マスタラッチの前記真のデータ出力接続点
    に接続された第１の行選択トランジスタと、前記マスタ
    ラッチの補数のデータ出力接続点に接続された第２の行
    選択トランジスタとをさらに含む、特許請求の範囲第１
    ５項に記載のメモリセル。
  17. （１７）列に配列された複数個のメモリセルを含み、前
    記メモリセルの各々はマスタセルおよびスレーブセルか
    ら形成され、さらに １対のデータ接続点を有する各マスタセルと、１対のデ
    ータ接続点を有する各スレーブセルと、各マスタセル内
    の対のデータ接続点と各スレーブセル内の対のデータ接
    続点との間に接続された第１の対のシフト可能化トラン
    ジスタと、 各マスタセル内の対のデータ接続点とより低いアドレス
    を有するメモリセルの隣接するスレーブセル内の対のデ
    ータ接続点との間に接続された第２の対のシフト可能化
    トランジスタと、 列に配列された前記複数個のメモリセルに共通の１対の
    ビットセンスラインと、 各マスタセル内の対のデータ接続点と対の共通ビットセ
    ンスラインとの間に接続され、各マスタセルからランダ
    ムにデータを読出しかつ各マスタセルにランダムにデー
    タを書込むための転送ゲート手段と、 データの方向シフトを制御するために各マスタセルに接
    続され、電源をオンおよびオフにスイッチするための手
    段とを含み、電源がマスタセル内でオフにスイッチされ
    るとき、各マスタセルにおいて隣接するスレーブセルの
    うちの１個からデータが受取られるメモリ装置。
  18. （１８）前記マスタセルがスタティックランダムアクセ
    スメモリセルを含む、特許請求の範囲第１７項に記載の
    メモリ装置。
  19. （１９）前記スレーブセルがスタティックランダムアク
    セスメモリセルを含む、特許請求の範囲第１８項に記載
    のメモリ装置。
  20. （２０）前記スレーブセルがダイナミックランダムアク
    セスメモリセルを含む、特許請求の範囲第１７項に記載
    のメモリ装置。
  21. （２１）前記マスタセルの各々が１対の第１のおよび第
    ２のインバータから形成された交差結合されたラッチを
    含み、かつそこで前記スレーブセルの各々が１対の第３
    のおよび第４のインバータから形成された交差結合され
    たラッチを含む、特許請求の範囲第１７項に記載のメモ
    リ装置。
JP62056389A 1986-03-12 1987-03-11 破損可能ｘ−ｙランダムアクセスメモリアレイ Pending JPS62219394A (ja)

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