JPS61184781A - アドレス・デコ−ダ - Google Patents
アドレス・デコ−ダInfo
- Publication number
- JPS61184781A JPS61184781A JP60024748A JP2474885A JPS61184781A JP S61184781 A JPS61184781 A JP S61184781A JP 60024748 A JP60024748 A JP 60024748A JP 2474885 A JP2474885 A JP 2474885A JP S61184781 A JPS61184781 A JP S61184781A
- Authority
- JP
- Japan
- Prior art keywords
- address
- access time
- data
- moving direction
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレス・デコーダに係り、特に集積回路メモ
リなどに夏用さｎるアドレス・デコーダの配置に関する
。
リなどに夏用さｎるアドレス・デコーダの配置に関する
。
ランダム・アクセス可能なデータ入出力端子とともに、
シリアル・アクセス可能なデータ入出力端子を持ち、ラ
ンダム・アクセスと同時にシリアル・アクセスのできる
デエアル・ボート・メモリにおいては、ランダム・アク
セスされるアドレスとシリアル・アクセスされるアドレ
スとの対応が必要である。そしてシリアル・アクセスさ
するデータは、第一アドレスから始まり、最終アドレス
までインクリメントされたら、最終アドレスの次に第一
アドレスがアクセスさｎるという閉鎖ループを形成し、
そのアクセスタイムは、各アドレス間のアクセスタイム
の最悪のアクセスタイムで決定さｎる。
シリアル・アクセス可能なデータ入出力端子を持ち、ラ
ンダム・アクセスと同時にシリアル・アクセスのできる
デエアル・ボート・メモリにおいては、ランダム・アク
セスされるアドレスとシリアル・アクセスされるアドレ
スとの対応が必要である。そしてシリアル・アクセスさ
するデータは、第一アドレスから始まり、最終アドレス
までインクリメントされたら、最終アドレスの次に第一
アドレスがアクセスさｎるという閉鎖ループを形成し、
そのアクセスタイムは、各アドレス間のアクセスタイム
の最悪のアクセスタイムで決定さｎる。
従って、シリアル・アクセスさルるデータをストアスる
レジスタをシフトレジスタで構成し、−行アドレス分の
データがストアさｎるものとした時、前記シフトレジス
タの読出順は列アドレスのインクリメント順と同じ順序
でなけｎばならない。
レジスタをシフトレジスタで構成し、−行アドレス分の
データがストアさｎるものとした時、前記シフトレジス
タの読出順は列アドレスのインクリメント順と同じ順序
でなけｎばならない。
従来使用されている列デコーダの場合、最終アドレスか
ら第一アドレスへのアクセスタイムは、最終アドレスか
ら第一アドレスへの帰還線の負荷容量などの寄生インピ
ーダンスが、他のアドレス間の奇生インピーダンスに比
べて太きいため、他のアドレス間のアクセスタイムに比
べて遅く、このためシリアル・アクセスタイムが最終ア
ドレスから第一アドレスへのアクセスタイムで決定され
る。
ら第一アドレスへのアクセスタイムは、最終アドレスか
ら第一アドレスへの帰還線の負荷容量などの寄生インピ
ーダンスが、他のアドレス間の奇生インピーダンスに比
べて太きいため、他のアドレス間のアクセスタイムに比
べて遅く、このためシリアル・アクセスタイムが最終ア
ドレスから第一アドレスへのアクセスタイムで決定され
る。
前述したように、従来では一行アドレス分のデータをシ
フトレジスタにストアし、シリアル・アクセスする時、
そのシリアル・アクセスタイムは最終アドレスから第一
アドレスへのアクセスタイムで決定さｎる。この時、従
来のアドレス・デコーダの配置では前記シフトレジスタ
の最終アドレスから第一アドレスへのアクセスタイムは
、最終アドレスから第一アドレスへの帰還線の負荷容量
などの寄生インピーダンスが大きいため、高速化が困難
であるという欠点があった。
フトレジスタにストアし、シリアル・アクセスする時、
そのシリアル・アクセスタイムは最終アドレスから第一
アドレスへのアクセスタイムで決定さｎる。この時、従
来のアドレス・デコーダの配置では前記シフトレジスタ
の最終アドレスから第一アドレスへのアクセスタイムは
、最終アドレスから第一アドレスへの帰還線の負荷容量
などの寄生インピーダンスが大きいため、高速化が困難
であるという欠点があった。
本発明の目的は、前述したような欠点を排除して、シリ
アル・アクセスさｎるデータをストアするシフトレジス
タの各段の寄生インピーダンスをほぼ均等にし、シリア
ル・アクセスタイムの高速化を計ったアドレス・デコー
ダを提供することにある。
アル・アクセスさｎるデータをストアするシフトレジス
タの各段の寄生インピーダンスをほぼ均等にし、シリア
ル・アクセスタイムの高速化を計ったアドレス・デコー
ダを提供することにある。
本発明のアドレス・デコーダの構成は、最上位アドレス
が１１″の時に選ばれる被選択位置と最上位アドレスが
”０″の時に選ばれる被選択位置とを交互に配置し、か
つアドレスがインクリメントされた時に前記最上位アド
レスが６１ｎの時に選ばれる被選択位置の移動方向と前
記最上位アドレスが”０″の時に選ばれる被選択位置の
移動方向とが互いに逆になるように配置したことを特徴
とする。
が１１″の時に選ばれる被選択位置と最上位アドレスが
”０″の時に選ばれる被選択位置とを交互に配置し、か
つアドレスがインクリメントされた時に前記最上位アド
レスが６１ｎの時に選ばれる被選択位置の移動方向と前
記最上位アドレスが”０″の時に選ばれる被選択位置の
移動方向とが互いに逆になるように配置したことを特徴
とする。
次に本発明を図面を用いて詳細に説明する。
第１図は本発明の実施例のアドレス・デコーダを示すブ
ロック図で、同図において、デュアル・ボート・メモリ
のシリアル・アクセスさｎるデータをストアしたシフト
レジスタ１が示されている。
ロック図で、同図において、デュアル・ボート・メモリ
のシリアル・アクセスさｎるデータをストアしたシフト
レジスタ１が示されている。
シリアル・アクセスさｎる１面々のデータをストアする
レジスタＹ ｏ 、 Ｙ ｌ、−−−−・・、 Ｙｚｎ
の符号０，１，２゜・・・・・・、２ｎはそのアクセス
順序を表わしている。
レジスタＹ ｏ 、 Ｙ ｌ、−−−−・・、 Ｙｚｎ
の符号０，１，２゜・・・・・・、２ｎはそのアクセス
順序を表わしている。
第２図は従来のシフトレジスタを示すブロック図で、同
図においてシフトレジスタ２のシリアル・アクセスさｎ
る個々のデータをストアするレジスタＹｏ 、Ｙｌ、−
・−・・、Ｙｚｎ の符号０，１，２．−・・・’−
、２ｎはそのアクセス順序を示している。
図においてシフトレジスタ２のシリアル・アクセスさｎ
る個々のデータをストアするレジスタＹｏ 、Ｙｌ、−
・−・・、Ｙｚｎ の符号０，１，２．−・・・’−
、２ｎはそのアクセス順序を示している。
今、−行アドレス分のデータ数が２ｎであるデータをス
トアし、そのデータをシリアル・アクセスする時、従来
のアドレス・デコーダの配置だと、第２図のようにスト
アされ、このデータをシリアル・アクセスする時そのシ
リアル・アクセスタイムは、第２図中のレジスタＹｍか
らＹＯへのアクセスタイムで決定さ几てしまう。そして
、そのレジスタＹ ｚｎからＹｏへのアクセスタイムは
、前述のように高速化が困難である。しかしながら、本
実施例の場合、レジスタＹｏ、Ｙｌ、・・・・・・、Ｙ
ｚｎの一行アドレス分のデータ数が２ｎであるデータは
、第１図のように、ストアされる。そして、第１図のよ
うにストアされたデータをシリアル・アクセスする時の
シリアル・アクセスタイムは、レジスタの各段の寄生イ
ンピーダンスがほぼ均等なため、レジスタＹ ｚｎから
Ｙｏへのアクセスタイムで決定さｎることなく、シリア
ル・アクセスタイムの高速化が計れる。
トアし、そのデータをシリアル・アクセスする時、従来
のアドレス・デコーダの配置だと、第２図のようにスト
アされ、このデータをシリアル・アクセスする時そのシ
リアル・アクセスタイムは、第２図中のレジスタＹｍか
らＹＯへのアクセスタイムで決定さ几てしまう。そして
、そのレジスタＹ ｚｎからＹｏへのアクセスタイムは
、前述のように高速化が困難である。しかしながら、本
実施例の場合、レジスタＹｏ、Ｙｌ、・・・・・・、Ｙ
ｚｎの一行アドレス分のデータ数が２ｎであるデータは
、第１図のように、ストアされる。そして、第１図のよ
うにストアされたデータをシリアル・アクセスする時の
シリアル・アクセスタイムは、レジスタの各段の寄生イ
ンピーダンスがほぼ均等なため、レジスタＹ ｚｎから
Ｙｏへのアクセスタイムで決定さｎることなく、シリア
ル・アクセスタイムの高速化が計れる。
本発明によれば、以上説明したように、シリアル・アク
セスタイムの高速化が計ｎるという効果が得られる。
セスタイムの高速化が計ｎるという効果が得られる。
第１図は本発明の実施例のアドレス・デコーダを示すブ
ロック図、第２図は従来のアドレス・デコーダ配置のデ
ュアル・ボート・メモリのシフトレジスタを示すブロッ
ク図である。
ロック図、第２図は従来のアドレス・デコーダ配置のデ
ュアル・ボート・メモリのシフトレジスタを示すブロッ
ク図である。
Claims (1)
- 多数のレジスタが配列されたアドレス・デコーダにお
いて、最上位アドレスが“１”の時に選ばれる第１の被
選択位置と最上位アドレスが“０”の時に選ばれる第２
の被選択位置とが交互に配置され、アドレスがインクリ
メントされた時前記第１の被選択位置の移動方向と前記
第２の被選択位置の移動方向とが互いに逆になるように
配置されたことを特徴とするアドレス・デコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024748A JPS61184781A (ja) | 1985-02-12 | 1985-02-12 | アドレス・デコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024748A JPS61184781A (ja) | 1985-02-12 | 1985-02-12 | アドレス・デコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184781A true JPS61184781A (ja) | 1986-08-18 |
| JPH0535519B2 JPH0535519B2 (ja) | 1993-05-26 |
Family
ID=12146762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60024748A Granted JPS61184781A (ja) | 1985-02-12 | 1985-02-12 | アドレス・デコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184781A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232550A (ja) * | 1985-08-05 | 1987-02-12 | Mitsubishi Electric Corp | アドレスポインタ回路 |
| JPS6468851A (en) * | 1987-09-09 | 1989-03-14 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit |
| US4813015A (en) * | 1986-03-12 | 1989-03-14 | Advanced Micro Devices, Inc. | Fracturable x-y storage array using a ram cell with bidirectional shift |
| US4864544A (en) * | 1986-03-12 | 1989-09-05 | Advanced Micro Devices, Inc. | A Ram cell having means for controlling a bidirectional shift |
-
1985
- 1985-02-12 JP JP60024748A patent/JPS61184781A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232550A (ja) * | 1985-08-05 | 1987-02-12 | Mitsubishi Electric Corp | アドレスポインタ回路 |
| JPH0451916B2 (ja) * | 1985-08-05 | 1992-08-20 | Mitsubishi Electric Corp | |
| US4813015A (en) * | 1986-03-12 | 1989-03-14 | Advanced Micro Devices, Inc. | Fracturable x-y storage array using a ram cell with bidirectional shift |
| US4864544A (en) * | 1986-03-12 | 1989-09-05 | Advanced Micro Devices, Inc. | A Ram cell having means for controlling a bidirectional shift |
| JPS6468851A (en) * | 1987-09-09 | 1989-03-14 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535519B2 (ja) | 1993-05-26 |
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